CN103324467A - 一种基于随机指令延迟的抗旁路攻击处理器架构 - Google Patents

Abstract

本发明公开了一种基于随机指令延迟的抗旁路攻击处理器架构，架构为指令存储器与指令随机调度模块相连，中央处理单元分别与多路选择器、随机流水段延迟模块和数据存储器相连，多路选择器分别与指令随机调度模块、随机废指令注入模块相连；随机数产生模块分别与随机废指令注入模块、指令随机调度模块和随机流水段延迟模块相连。本发明通过随机调度指令并乱序执行、随机注入废指令和随机流水段操作延迟等方式，使旁路攻击无法确定特定运算的执行时间点，从而难以进行统计分析，极大的增强系统抵抗旁路攻击的能力，避免因旁路信息的泄露而导致密码算法被破解。

Description

一种基于随机指令延迟的抗旁路攻击处理器架构

技术领域

本发明涉及信息安全领域，涉及一种抗旁路攻击的处理器架构，特别涉及一种基于随机指令延迟的抗旁路攻击处理器架构。

背景技术

信息安全芯片在各个领域中得到了广泛的应用，主要完成用户关键数据的安全存储、数据加解密、数字签名与认证、以及身份鉴别等。安全芯片在各种应用系统中往往作为安全控制的核心和信任根源，因此安全芯片自身的安全性对整个系统而言起着关键作用。

安全芯片的安全性很大程度上取决于芯片中密码算法的复杂性和密钥的安全。当前广泛应用的密码算法都达到了很高的复杂性，数学意义上的密码分析几乎无法完全破解密码算法。而旁路攻击是近年来出现的一种利用密码算法具体实现中所泄露的旁路信息（包括执行时间，功耗，电磁辐射，声音等）来直接获取密钥的一种攻击方法。研究表明，对于没有任何保护的密码芯片，攻击者只需要少量的功耗/电磁曲线就可在几分钟内破解密钥。因此，旁路攻击的出现给安全芯片带来严重的安全威胁，这就要求安全芯片特别是密码算法的具体实现中必须具备抗旁路攻击的能力。

已提出的抗旁路攻击的技术包括增加噪音信号、插入随机时延和使用随机掩码、采用功耗恒定逻辑单元与功耗平滑技术等，主要是消除密码算法具体实现中可被攻击的漏洞或者增大功耗攻击的难度。但是以上防御方法存在很多的缺点和不足。例如，增加噪音信号虽然可以直观的削弱功耗与密钥之间相关性，但攻击者可以采用自适应滤波等信号处理技术以消除噪声的影响。采用n阶随机掩码可以抵抗n阶差分功耗攻击，却对n+1阶差分功耗攻击无能为力。同时采用掩码技术需要针对不同的密码算法设计不同的掩码算法，掩码算法的开发周期长且实现时要占用大量的资源。采用功耗恒定逻辑单元在一定程度上可以抵抗功耗攻击，但与基于静态标准单元的实现相比，芯片面积和功耗大约增加一倍，但运算性能约下降为前者的一半。仍然缺乏真正有效的抗旁路攻击方法，能够在低的硬件和系统性能开销的前提下提供有效的旁路攻击防护。

随机时间延迟技术通过在密码算法中引入随机时间延迟，使得旁路攻击无法确定特定运算的执行时间点，从而增加统计分析的难度。该技术容易实现，且可以应用在各种算法中，对故障攻击、时间攻击、差分功耗攻击和高阶差分功耗攻击等都具有一定的防护作用。已提出的随机延迟技术包括采用多时钟、插入空指令、插入随机废指令等。但是，单一的随机延迟方法被证明存在局限。研究表明，针对DPA(Differential Power Analysis)攻击，插入随机时间延迟后，虽然单一的偏置尖峰分散为若干不同位置上的小尖峰，显著降低DPA攻击的信噪比，但是如果攻击者能够估算时间延迟可能出现的范围，也就是确定时间延迟窗口，那么通过分析这个时间窗口内的总功耗，能够有效提高DPA攻击的信噪比，使得随机延迟技术失效。

发明内容

本发明的目的在于克服现有技术的缺点与不足，提供一种基于随机指令延迟的抗旁路攻击处理器架构，本发明应用于安全芯片，能抵抗多种复杂旁路攻击，避免因旁路信息的泄露而导致密码算法被破解。

本发明的技术方案为：

一种基于随机指令延迟的抗旁路攻击处理器架构，利用多种随机指令延迟技术来抵抗旁路攻击，其特征在于：包括指令随机调度模块、随机废指令注入模块、随机流水段延迟模块、多路选择器、中央处理单元、随机数产生模块、指令存储器和数据存储器，其中，指令存储器与指令随机调度模块相连，中央处理单元分别与多路选择器、随机流水段延迟模块和数据存储器相连，多路选择器分别与指令随机调度模块、随机废指令注入模块相连。随机数产生模块分别与随机废指令注入模块、指令随机调度模块和随机流水段延迟模块相连。

所述指令储存器用于存储指令随机调度模块所需的所有超长指令字；

所述指令随机调度模块能够随机调度多个可并行执行的指令并乱序发射；

所述的数据存储器用于存储中央处理单元执行所需的数据；

所述中央处理单元用于执行指令，也就是指令执行单元，指令执行单元又分为n个流水段，n为不等于零的自然数；

所述随机废指令注入模块能在正常指令执行过程中随机的产生废指令并发射到中央处理单元执行；

所述随机流水段延迟模块能够对中央处理单元内部的流水段操作单元进行单周期内随机延时控制。

所述随机数产生模块提供随机废指令注入模块、指令随机调度模块和随机流水段延迟模块所需的随机数；所述随机数产生单元为真随机数产生器。

所述指令随机调度模块包括指令缓冲单元和随机调度单元；

首先利用超长指令字编译技术将执行代码编译成超长指令字并存储在指令存储器中，每条超长指令字包含多条能并行执行的指令；超长指令字在执行过程中首先被加载到指令缓冲单元，随机调度单元按照随机顺序依次调度指令缓冲单元中的所有指令并发射给中央处理单元执行。当指令缓冲单元中的所有指令都被调用之后，将自动从指令存储器中加载一条新的超长指令字。

所述随机废指令注入模块包括随机废指令产生单元、随机废指令注入控制单元、配置寄存器和影子寄存器；

所述随机废指令产生单元能够产生随机的废指令，产生的随机废指令为单周期的不改变程序状态寄存器的数据处理类指令；

所述随机废指令注入控制单元用来控制随机废指令的注入，包括选择注入随机废指令的时刻、单次注入随机废指令的数量；

所述配置寄存器用来设置随机废指令注入控制单元的参数，从而调整注入随机废指令的频率和数量；配置寄存器内包括但不限于以下参数：使能、安全防护级别；所述配置寄存器为可寻址的专用寄存器，能被软件设置；所述配置寄存器有加强的安全措施以防止攻击者非法修改寄存器的值从而旁路随机废指令注入功能；

所述影子寄存器提供随机废指令使用的源寄存器和目的寄存器；随机废指令使用若干个影子寄存器作为源寄存器，同时将执行结果写到另外的影子寄存器中。

所述中央处理单元内部的各流水段具有单周期内随机时延功能；在指令进行流水执行的每个时钟周期内，当时钟信号来到，每个流水段会分别延迟一段随机时间后再启动，并确保在下个时钟周期来到之前完成本周期内的所有操作，以满足时序要求；该随机时延功能由随机流水段延迟模块来控制实现；每个流水段的延迟范围可以根据时钟信号频率进行调整。

所述随机流水段延迟模块对中央处理单元内部的流水段延时的控制实现，采用但不限于以下方式：1)在中央处理单元执行的每个时钟周期，当有效时钟信号到达之后，随机流水段延迟模块分别为每个流水段产生独立的随机延时后的控制信号，使每个流水段随机启动；2) 每个流水段内部采用带随机延时触发功能的寄存器；当时钟信号有效时，流水段中的寄存器会随机延时一段时间之后再触发，并确保在下个时钟周期来到之前稳定触发以满足时序要求。

所述随机废指令注入模块、指令随机调度模块和随机流水段延迟模块均具有抵抗旁路攻击的能力，根据设计需要在处理器架构中选择其中任意模块的组合来实现适当的抵抗旁路攻击的能力。

本发明各模块的利用使旁路攻击无法确定特定运算的执行时间点从而难以进行统计分析，极大的增强了系统抵抗旁路攻击的能力。通过这四种技术的结合，进一步加大了时间延迟的状态数，使得延迟时间窗难以确定，从而使总功耗分析的效能急剧下降直至完全失效。

使用该结构的中央处理单元执行加密算法时，不需要针对不同加密算法设计不同的防护算法，减少了设计开销。同时可以根据设计需要任意选取这四种实现方式中的一种或多种进行组合，将系统性能开销降低在可承受范围之内。

本发明处理器架构内各随机指令延迟模块均实现了指令执行的随机延时，具体实现技术如下：

1、指令随机调度

该处理器架构内包含指令随机调度模块，能够随机调度多条可并行执行的指令乱序执行。随机指令调度打乱了指令的执行顺序，本质上也是随机延迟技术。该模块包括指令缓存单元和随机调度单元。本结构的中央处理单元在实现随机调度功能时需要编译器支持。具体流程包括：

1）超长指令字编译：为了支持中央处理单元进行随机指令调度，首先利用超长指令字编译技术将加密算法编译成超长指令字，其中每个指令字包含多条（例如8条）可以并行执行的指令，并存储在指令存储器中。

2）指令缓冲与随机调度：中央处理单元执行时，一个超长指令字中的n条指令将首先将从指令存储器调用到指令缓存单元，然后由随机调度单元按指令调度算法按照随机顺序依次调度执行。当指令缓冲单元内的指令全部执行完成后，自动从指令存储器中读加载新的超长指令字。

2、随机废指令注入

该处理器架构内包含了随机废指令注入模块，能够在正常指令执行过程中随机注入并执行随机废指令。随机废指令的执行打乱了正常指令的执行时序，使其发生随机的延迟。同时，通过采用添加影子寄存器等方法来确保随机废指令的执行不影响正常指令。具体技术方案包括：

1）随机废指令产生单元：产生随机的单周期的数据处理类指令。确保产生的随机废指令不影响程序状态寄存器，也不会引起程序的跳转。

2）随机废指令注入控制单元：用来控制随机废指令的注入，包括选择注入随机废指令的时刻、单次注入随机废指令的数量等。

3）随机废指令注入控制单元配置寄存器：为了让设计人员能够根据需要设定中央处理单元的抵抗能力，将额外添加一个随机废指令注入控制单元的配置寄存器，该配置寄存器包括使能、安全防护等级等值。通过使能来控制随机废指令注入控制单元的开启，通过安全防护等级参数来设置随机废指令注入的频率和单次注入数量上限。该配置寄存器和其他专用寄存一样，可以由上层软件进行设置。同时，该配置寄存器附有加强的安全措施以防止攻击者非法修改寄存器的值从而旁路伪指令注入功能。

4）影子寄存器：影子寄存器单元提供随机废指令使用的源寄存器和目的寄存器。随机废指令使用若干个影子寄存器作为源寄存器，同时执行结果写到另外的影子寄存器中。

3、随机流水段延迟

通常为了提高指令执行效率，指令在中央处理单元中一般采用流水执行。中央处理单元内的指令执行单元被划分为多个流水段，每个流水段使用相应的硬件电路来实现，在相应的时钟周期内完成既定操作。在指令执行过程中，每当时钟信号来到，每个流水段中的时序单元将统一翻转，驱动组合电路发生状态的跳变。这些翻转和跳变将引起功耗的变化。

本发明采用了一种流水线单周期内时延技术，可对指令执行中的流水段操作进行延时控制。具体原理是：在指令进行流水执行时，当时钟信号来到，每个流水段中的寄存器不立即翻转，而是等待一个随机时间之后再翻转。也就是说，在每个时钟周期内，每个流水段的启动时间都不一样，且延时是随机的，这将引起指令执行单元在该周期的总功耗曲线的随机变化。即使在同样输入下执行相同指令，指令执行单元在某个时钟周期内的每次功耗曲线都不相同，且变化也是随机的。

需要注意的是，为了保证流水段的延时不会引起系统时序混乱，必须确保每个流水段在每个时钟周期内的操作能在下个时钟周期来到之前完成，因此应合理设置流水段的延时范围。

该技术使得中央处理单元每个周期内的功耗曲线都变得平滑且随机变化，能有效降低功耗攻击等旁路攻击的信噪比，进一步加大了攻击难度，同时不会带来性能上的任何损失。

附图说明

图1为本发明抗旁路攻击处理器架构；

图2为本发明具有随机指令延迟功能的处理器架构的内部结构原理图；

具体实施方式

本说明书中公开的所以特征，或公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤外，均可以以任何方式组合。

下面结合附图，对本发明作进一步详细的描述。

图1所示为本发明处理器架构框图，本发明所述指令储存器用于存储指令随机调度模块所需的所有超长指令字；

所述指令随机调度模块能够随机调度多个可并行执行的指令并乱序发射；

所述的数据存储器用于存储中央处理单元执行所需的数据；

所述中央处理单元用于执行指令，也就是指令执行单元，指令执行单元又分为n个流水段，n为不等于零的自然数；

所述随机废指令注入模块能在正常指令执行过程中随机的产生废指令并发射到中央处理单元执行；

所述随机流水段延迟模块能够对中央处理单元内部的流水段操作单元进行单周期内随机延时控制。

所述随机数产生模块提供随机废指令注入模块、指令随机调度模块和随机流水段延迟模块所需的随机数；所述随机数产生单元为真随机数产生器。

图2所示为本发明处理器架构的内部结构原理图。具体原理与实施方式如下：

超长指令字编译：为了支持中央处理单元进行随机指令调度，首先利用超长指令字编译技术将加密算法编译成超长指令字，其中每个指令字包含多条（例如8条）可以并行执行的指令，并存储在指令存储器中。

指令缓存：中央处理单元执行时，一个超长指令字中的多条指令将首先调用到指令缓存单元，由随机调度单元按指令调度算法依次调度执行。当指令缓冲单元内的指令全部执行完成后，自动从指令存储器中读取新的超长指令字。

指令随机调度：指令缓冲单元内存储了可以乱序执行的多条指令，随机调度单元按随机调度算法将随机依次调度指令缓冲单元内的全部指令并输送到一个多路选择器中。同时，加入一个控制信号，用来开启和暂停随机调度单元的执行。

随机废指令产生：使用中央处理单元内随机数产生模块产生随机数，然后使用随机数构成指令的操作码、源寄存器和目的寄存器的一部分，再根据指令格式规范，将指令的其他位段填以固定的数值，产生了一条随机废指令。通过将指令的操作码的某些位段固定为相应的数值，可以控制产生的随机废指令是数据操作类型指令，不会影响程序状态寄存器，也不会引起程序的跳转。

随机废指令注入与控制：所述随机废指令注入模块包括随机废指令产生单元、随机废指令注入控制单元、配置寄存器和影子寄存器；随机废指令注入控制单元，用来控制随机废指令的注入，包括选择注入随机废指令的时刻、单次注入随机废指令的数量等。一种实现方式是（如图2所示）：随机调度单元发射的指令和随机废指令产生单元产生的指令作为两路输入，输入到一个多路选择器中。随机废指令注入控制单元根据相应的算法，在相应的时刻使注入将能信号拉高，使多路选择器输出切换到随机废指令输送到中央处理单元的指令执行单元。该信号同样输入到随机废指令调度单元和指令执行单元，用来使随机废指令调度暂停，同时通知指令执行单元进行影子寄存器切换。

同时，为了让设计人员能够根据需要设定中央处理单元的抵抗旁路攻击能力，还设置一个随机废指令注入控制单元的配置寄存器，该配置寄存器可以包括但不限于使能、安全等级等值。上层软件可以通过配置寄存器值，在加密算法中有密钥参与的关键时间段使能随机废指令插入功能，这样可以极大的减少系统开销。通过设置安全等级，用来调整指令注入控制单元调用随机废指令的频率和单次注入指令条数上限。

寄存器切换：中央处理单元也就是指令执行单元将额外添加一些影子寄存器，影子寄存器提供随机废指令使用的源寄存器和目的寄存器。指令在流水段执行中，如果控制信号表明该条指令是随机废指令，读写寄存器都会替换成影子寄存器，执行正常指令时再切回，这样可以确保随机废指令的执行不会修改通用寄存器的值。同时，为了进一步提高抗攻击能力，可以在每个时钟周期随机改变源影子寄存器的值。

流水段延迟：中央处理单元也就是指令执行单元采用了一种流水线单周期内时延技术，可对指令执行中的流水段操作进行延时控制。当时钟信号来到时，每个流水段会随机延迟一段时间后在启动，这将引起指令执行单元在该周期的总功耗曲线的随机变化。每个流水段的延迟的时间应合理设置，确保在下个时钟周期来到之前本周期内的所有操作能够全部完成，同时所述的每个流水段的延迟范围可以根据时钟信号频率进行调整。

所述随机流水段延迟模块对中央处理单元内部的流水段延时的控制实现，采用但不限于以下方式：1)在中央处理单元执行的每个时钟周期，当有效时钟信号到达之后，随机流水段延迟模块分别为每个流水段产生独立的随机延时后的控制信号，使每个流水段随机启动；2) 每个流水段内部采用带随机延时触发功能的寄存器；当时钟信号有效时，流水段中的寄存器会随机延时一段时间之后再触发，并确保在下个时钟周期来到之前稳定触发以满足时序要求。

所述随机废指令注入模块、指令随机调度模块和随机流水段延迟模块中所需的随机数由随机数产生单元提供；所述随机数产生单元为真随机数产生器。

所述随机废指令注入模块、指令随机调度模块和随机流水段延迟模块均具有抵抗旁路攻击的能力，根据设计需要在处理器架构中选择其中任意模块的组合来实现适当的抵抗旁路攻击的能力。

本发明不限于前述的具体实施方式，其他的任何未背离本发明的精神实质与原理下所做的改变、修饰、替代、组合、简化，均应视为等效的置换方式，都包含在本发明的包含范围内。

Claims (6)

1.一种基于随机指令延迟的抗旁路攻击处理器架构，利用多种随机指令延迟技术来抵抗旁路攻击，其特征在于：包括指令随机调度模块、随机废指令注入模块、随机流水段延迟模块、多路选择器、中央处理单元、随机数产生模块、指令存储器和数据存储器，其中，指令存储器与指令随机调度模块相连，中央处理单元分别与多路选择器、随机流水段延迟模块和数据存储器相连，多路选择器分别与指令随机调度模块、随机废指令注入模块相连；随机数产生模块分别与随机废指令注入模块、指令随机调度模块和随机流水段延迟模块相连；

所述指令储存器用于存储指令随机调度模块所需的所有超长指令字；

所述指令随机调度模块能够随机调度多个可并行执行的指令并乱序发射；

所述的数据存储器用于存储中央处理单元执行所需的数据；

所述中央处理单元用于执行指令，也就是指令执行单元，指令执行单元又分为n个流水段，n为不等于零的自然数；

所述随机废指令注入模块能在正常指令执行过程中随机的产生废指令并发射到中央处理单元执行；

所述随机流水段延迟模块能够对中央处理单元内部的流水段操作单元进行单周期内随机延时控制；

所述随机数产生模块提供随机废指令注入模块、指令随机调度模块和随机流水段延迟模块所需的随机数；所述随机数产生单元为真随机数产生器。

2.根据权利要求1所述的抗旁路攻击处理器架构，其特征在于，所述指令随机调度模块包括指令缓冲单元和随机调度单元；

首先利用超长指令字编译技术将执行代码编译成超长指令字并存储在指令存储器中，每条超长指令字包含多条能并行执行的指令；超长指令字在执行过程中首先被加载到指令缓冲单元，随机调度单元按照随机顺序依次调度指令缓冲单元中的所有指令并发射给中央处理单元执行；当指令缓冲单元中的所有指令都被调用之后，将自动从指令存储器中加载一条新的超长指令字。

3.根据权利要求1所述的抗旁路攻击处理器架构，其特征在于，所述随机废指令注入模块包括随机废指令产生单元、随机废指令注入控制单元、配置寄存器和影子寄存器；

所述随机废指令产生单元能够产生随机的废指令，产生的随机废指令为单周期的不改变程序状态寄存器的数据处理类指令；

所述随机废指令注入控制单元用来控制随机废指令的注入，包括选择注入随机废指令的时刻、单次注入随机废指令的数量；

所述配置寄存器用来设置随机废指令注入控制单元的参数，调整注入随机废指令的频率和数量；所述配置寄存器为可寻址的专用寄存器，能被软件设置；所述配置寄存器有加强的安全措施以防止攻击者非法修改寄存器的值从旁路随机废指令注入功能；

所述影子寄存器提供随机废指令使用的源寄存器和目的寄存器；随机废指令使用若干个影子寄存器作为源寄存器，同时将执行结果写到另外的影子寄存器中。

4.根据权利要求1所述的抗旁路攻击处理器架构，其特征在于，所述中央处理单元内部的各流水段具有单时钟周期内随机时延功能；在指令进行流水执行的每个时钟周期内，当时钟信号来到，每个流水段会分别延迟一段随机时间后再启动，并确保在下个时钟周期来到之前完成本周期内的所有操作，以满足时序要求；该随机时延功能由随机流水段延迟模块来控制实现；每个流水段的延迟范围根据时钟信号频率进行调整。

5.根据权利要求4所述的抗旁路攻击处理器架构，其特征在于，所述随机流水段延迟模块对中央处理单元内部的流水段延时的控制实现，采用但不限于以下方式：

1)在中央处理单元执行的每个时钟周期，当有效时钟信号到达之后，随机流水段延迟模块分别为每个流水段产生独立的随机延时后的控制信号，使每个流水段随机启动；2) 每个流水段内部采用带随机延时触发功能的寄存器；当时钟信号有效时，流水段中的寄存器会随机延时一段时间之后再触发，并确保在下个时钟周期来到之前稳定触发以满足时序要求。

6.根据权利要求1所述的抗旁路攻击处理器架构，其特征在于，所述随机废指令注入模块、指令随机调度模块和随机流水段延迟模块均具有抵抗旁路攻击的能力，根据设计需要在处理器架构中选择其中任意模块或者组合来实现适当的抵抗旁路攻击的能力。

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