CN112799331A - 一种fpga解卡程序的解调方法 - Google Patents

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Abstract

本发明涉及调制解调技术领域，具体来说是一种FPGA解卡程序的解调方法，其特征在于方法步骤如下：在二值化表示内对连续记录的四个数进行判断，四个数相同记为0或1；当出现数据头时，开始解析卡号，以bit0的波特率为基础，每收到1个bit1，则在解析中补偿相应的时长，并以S3中收到的数据为基础积分，积分到相应的值认为其为相应的数值；其优点在于：通过多种方法（二值化、积分、连续快速处理多个二值化值和波特率采样）增强其抗干扰性能；采用波特率采样的方式，先假定卡号全是一个值，后面再通过实际情况进行校正，提高了抗扰性能，为后级的积分等操作做了参考基准和为后续滤波留出了空间。

Description

一种FPGA解卡程序的解调方法
技术领域
本发明涉及调制解调技术领域，具体来说是一种FPGA解卡程序的解调方法。
背景技术
在仓储领域中需要用到解卡器对电子标签发出的信号进行解码，进而得到电子标签的确切位置，对于常规的电子标签，所发出的电磁波频率为124.2kHz和134.2kHz，在外部可能存在干扰的情况下，需要保证解码准确率是十分困难的。
发明内容
本发明的目的在于保证解码的准确率，提高解卡模块的抗干扰性，提供一种解卡模块的解调方法。
为了实现上述目的，设计一种FPGA解卡程序的解调方法，其特征在于方法步骤如下：
S1.解卡程序接收电子标签信号，记录电子标签电压经过的时间；
S2.将所记录的电压与标准电压进行比较，高于标准电压记为1，低于标准值电压为0，以此进行初步滤波，得到电子标签信号在时间轴内的二值化表示；
S3.在二值化表示内对连续记录的四个数进行判断，四个数相同记为0或1；
S4.当出现数据头时，开始解析卡号，以bit0的波特率为基础，每收到1个bit1，则在解析中补偿相应的时长，并以S3中收到的数据为基础积分，积分到相应的值认为其为相应的数值；
S5.将解析数据发送至寄存器。
上述解调方法适用的解卡程序包括芯片U54，芯片U54的型号采用XC3S500E-4PQG208DGQ，芯片U54的7号端口连接至2V5端，且7号端口连接电容C225一端和电容C224一端，电容C225和电容C224的另一端均接地，芯片U54的11号端口串联电阻R206后连接至3V3端，芯片U54的12号端口串联电阻R208后接地，芯片U54的13号端口连接1V2端，且13号端口连接电容C204和电容C205的一端，电容C204和电容C205的另一端接地，芯片U54的15号端口串联电阻R205后连接至3V3端，芯片U54的16号端口串联电阻R207后接地，芯片U54的21号端口连接3V3端，且21号端口串联电容C203后接地，芯片U54的38号端口连接3V3端，且38号端口连接电容C170和电容C173的一端，电容C170和电容C173的另一端接地，芯片U54的44号端口连接2V5端，且44号端口串联电容C172后接地，芯片U54的46号端口连接电容C174、电容C171和电感L44的一端，电容C174和电容C171的另一端接地，电感L44的另一端连接3V3端，芯片U54的55号端口串联电阻R172后连接3V3端， 芯片U54的111号端口连接电容C166一端、电容C167一端并连接至2V5端，电容C166和电容C167的另一端接地，芯片U54的114号端口连接电容C168一端后接地，且芯片U54的114端口还连接至3V3端，芯片U54的117端连接电容C169一端、电容C165一端和电感L43一端，电容C169另一端和电容C165另一端接地，电感L43另一端连接1V2端，芯片U54的125号端口连接3V3端和电容C192一端，电容C192另一端接地，芯片U54的143号端口连接电容C202一端、电容C201一端和电感L50一端，电容C202另一端、电容C201另一端接地，电感L50另一端连接3V3端，芯片U54的149号端口连接2V5端和电容C223一端，电容C223另一端接地。
本发明同现有技术相比，其优点在于：
1.通过多种方法（二值化、积分、连续快速处理多个二值化值和波特率采样）增强其抗干扰性能；
2.采用波特率采样的方式，先假定卡号全是一个值，后面再通过实际情况进行校正，提高了抗扰性能，为后级的积分等操作做了参考基准和为后续滤波留出了空间；
3.二值化后进行的连续相与判断，既可以有效的区分开0和1的边界，又可以对突然产生的、个别的高频脉冲不进行误判，提高了解卡算法的鲁棒性。
附图说明
图1是解卡模块解码流程图；、
图2是FPGA解卡程序电路原理图。
具体实施方式
下面结合附图对本发明作进一步说明，本发明的结构和原理对本专业的人来说是非常清楚的。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明主要用于在小车上安装解卡器，FPGA解卡程序安装在解卡器内，解卡器接收电子标签反馈的信号，对电子标签的信号进行解码，确定电子标签的卡号信息，最终确定电子标签的绝对位置信息。
电子标签和解卡器的具体使用如下：当小车移动到电子标签位置处，将以40ms为周期进行定位计算。分为以下4步：第一步：前20ms为激励时间，即小车上的解卡器向电子标签发送134k激励信号。第二步：电子标签充满电后，以134k的频率发送约2ms的定位信号。第三步：解卡器接收到定位信号后，计算出小车和电子标签的相对位置。第四步：电子标签以124K的频率发送卡号信号。第五步：解卡器解码出电子标签卡号，获得绝对位置。
所述解卡器内安装有FPGA解卡程序包括芯片U54，芯片U54的型号采用XC3S500E-4PQG208DGQ，芯片U54的7号端口连接至2V5端，且7号端口连接电容C225一端和电容C224一端，电容C225和电容C224的另一端均接地，芯片U54的11号端口串联电阻R206后连接至3V3端，芯片U54的12号端口串联电阻R208后接地，芯片U54的13号端口连接1V2端，且13号端口连接电容C204和电容C205的一端，电容C204和电容C205的另一端接地，芯片U54的15号端口串联电阻R205后连接至3V3端，芯片U54的16号端口串联电阻R207后接地，芯片U54的21号端口连接3V3端，且21号端口串联电容C203后接地，芯片U54的38号端口连接3V3端，且38号端口连接电容C170和电容C173的一端，电容C170和电容C173的另一端接地，芯片U54的44号端口连接2V5端，且44号端口串联电容C172后接地，芯片U54的46号端口连接电容C174、电容C171和电感L44的一端，电容C174和电容C171的另一端接地，电感L44的另一端连接3V3端，芯片U54的55号端口串联电阻R172后连接3V3端， 芯片U54的111号端口连接电容C166一端、电容C167一端并连接至2V5端，电容C166和电容C167的另一端接地，芯片U54的114号端口连接电容C168一端后接地，且芯片U54的114端口还连接至3V3端，芯片U54的117端连接电容C169一端、电容C165一端和电感L43一端，电容C169另一端和电容C165另一端接地，电感L43另一端连接1V2端，芯片U54的125号端口连接3V3端和电容C192一端，电容C192另一端接地，芯片U54的143号端口连接电容C202一端、电容C201一端和电感L50一端，电容C202另一端、电容C201另一端接地，电感L50另一端连接3V3端，芯片U54的149号端口连接2V5端和电容C223一端，电容C223另一端接地。
参见图1，本发明所述的方法具体步骤如下：
1.信号初步处理，以过零比较法解析，故先记录电子标签反馈的134.2kHz和124.2kHz的信号，在时间轴中以电压形式表示。
2.进行初步滤波，将信号二值化表示，124.2kHz对应的一个周期是8.05us,134.2kHz对应的一个周期为7.45us。取这两个周期的平均值129.2khz，作为比较的标准，如大于平均值，则为124.2kHz，对应bit为0；如小于平均值，则为134.2Khz，对应bit为1。
3.以二值化数据为基准进行滤波，将连续记录4个周期作为一次解码计算，四个0或1相与，都相同则认为其状态为0或1，此步可以增强解调算法的鲁棒性，更准确的寻找到数据头，数据头为01111110。
4.当检测到数据头后，开始对电子标签的卡号进行解析，以bit0的波特率为基础，bit0 的波特率为 7762bps,1bit 数据为 128824ns, 折合成 FPGA 周期为 128824/13.333=9661 个周期，bit1 的波特率为 8387bps,1bit 数据为119225ns, 折合成 FPGA周期为 119225/13.333=8941 个周期，1 个 bit 数据 bit0 比 bit1 要多 9599ns,折合成 FPGA 周期为 9599/13.333=719 个周期；每收到1个bit1，则在解析中补偿相应的时长。并以第三步收到的数据为基础积分，积分到相应的值认为其为相应的数值。此步为解卡算法的关键，通过积分的方式进一步增强了算法的鲁棒性，并创新性的采用波特率采样的方式进行2FSK的解调，限定了大概的偏差范围。

Claims (2)

1.一种FPGA解卡程序的解调方法，其特征在于方法步骤如下：
S1.解卡程序接收电子标签信号，记录电子标签电压经过的时间；
S2.将所记录的电压与标准电压进行比较，高于标准电压记为1，低于标准值电压为0，以此进行初步滤波，得到电子标签信号在时间轴内的二值化表示；
S3.在二值化表示内对连续记录的四个数进行判断，四个数相同记为0或1；
S4.当出现数据头时，开始解析卡号，以bit0的波特率为基础，每收到1个bit1，则在解析中补偿相应的时长，并以S3中收到的数据为基础积分，积分到相应的值认为其为相应的数值；
S5.将解析数据发送至寄存器。
2.一种权利要求1所述的解调方法适用的FPGA解卡程序，其特征在于包括芯片U54，芯片U54的型号采用XC3S500E-4PQG208DGQ，芯片U54的7号端口连接至2V5端，且7号端口连接电容C225一端和电容C224一端，电容C225和电容C224的另一端均接地，芯片U54的11号端口串联电阻R206后连接至3V3端，芯片U54的12号端口串联电阻R208后接地，芯片U54的13号端口连接1V2端，且13号端口连接电容C204和电容C205的一端，电容C204和电容C205的另一端接地，芯片U54的15号端口串联电阻R205后连接至3V3端，芯片U54的16号端口串联电阻R207后接地，芯片U54的21号端口连接3V3端，且21号端口串联电容C203后接地，芯片U54的38号端口连接3V3端，且38号端口连接电容C170和电容C173的一端，电容C170和电容C173的另一端接地，芯片U54的44号端口连接2V5端，且44号端口串联电容C172后接地，芯片U54的46号端口连接电容C174、电容C171和电感L44的一端，电容C174和电容C171的另一端接地，电感L44的另一端连接3V3端，芯片U54的55号端口串联电阻R172后连接3V3端， 芯片U54的111号端口连接电容C166一端、电容C167一端并连接至2V5端，电容C166和电容C167的另一端接地，芯片U54的114号端口连接电容C168一端后接地，且芯片U54的114端口还连接至3V3端，芯片U54的117端连接电容C169一端、电容C165一端和电感L43一端，电容C169另一端和电容C165另一端接地，电感L43另一端连接1V2端，芯片U54的125号端口连接3V3端和电容C192一端，电容C192另一端接地，芯片U54的143号端口连接电容C202一端、电容C201一端和电感L50一端，电容C202另一端、电容C201另一端接地，电感L50另一端连接3V3端，芯片U54的149号端口连接2V5端和电容C223一端，电容C223另一端接地。
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