CN115078956B - 测试电路 - Google Patents

Abstract

一种测试电路，包括多个常态正反器以及一改良式正反器。该多个常态正反器各自包括一第一输入脚位、一第二输入脚位以及一第一输出脚位，并用以根据一扫描致能信号选择性地暂存该第一输入脚位的输入值或该第二输入脚位的输入值。该改良式正反器包括分别耦接于一黑盒子电路、该多个常态正反器与多个组合逻辑电路的一第三输入脚位、一第四输入脚位以及一第二输出脚位，并用以根据一扫描测试模式信号选择性地暂存该第三输入脚位的输入值或者该第四输入脚位的输入值。

Description

测试电路

技术领域

本公开内容系有关于一种集成电路的测试电路，特别是指一种用于测试包括内存的集成电路的测试电路。

背景技术

随着半导体制程技术的发展，集成电路(IC，Integrated Circuit)上包含了数字逻辑电路以及许多的嵌入式内存(例如：TCAM/TCM、RAM、SRAM)。一般来说，集成电路上还会包含用于测试嵌入式内存的内存内建自测(MBIST，Memory Build-in Self-test)电路以及用于测试数字逻辑电路的扫描炼测试(scan chain test)电路。

然而，传统的扫描炼测试电路包含了用于旁通内存的旁通电路(by-passcircuit)以及用于选择性地输出内存的输出信号或旁通电路的输出信号的多任务器，旁通电路常常导致集成电路有电路面积增加以及绕线拥塞(routing congestion)的问题，而多任务电路则容易使得内存的输出信号发生延迟，进而导致时序违规(timing violation)的问题。

发明内容

本公开内容的一态样为一测试电路。该测试电路用于测试一集成电路，其中该集成电路包括一黑盒子电路以及多个组合逻辑电路，该测试电路包括多个常态正反器以及一改良式正反器。该多个常态正反器各自包括一第一输入脚位、一第二输入脚位以及一第一输出脚位，并用以根据一扫描致能信号选择性地暂存该第一输入脚位的输入值或者该第二输入脚位的输入值。该改良式正反器包括分别耦接于该黑盒子电路、该多个常态正反器与该多个组合逻辑电路的一第三输入脚位、一第四输入脚位以及一第二输出脚位，并用以根据一扫描测试模式信号选择性地暂存该第三输入脚位的输入值或者该第四输入脚位的输入值。

综上，通过将接收扫描测试模式信号的改良式正反器耦接于内存的输出端，本公开内容的测试电路得以省略公知的旁通电路以及耦接于内存的输出端的多任务器。如此一来，电路面积得以缩减，绕线拥塞的问题不易发生，且内存的输出信号得以减少延迟(避免时序违规的问题)。此外，由于测试电路在组件数量减少的情况下仍可完成扫描测试，集成电路的测试良率能提高，且扫描测试的成本能降低。

附图说明

图1是根据本公开内容的部分实施例示出一种经由自动测试设备测试的集成电路的示意图。

图2是根据本公开内容的部分实施例示出一种包含测试电路的集成电路的示意图。

图3是根据本公开内容的部分实施例示出一种内存内建自测电路的示意图。

图4是根据本公开内容的部分其他实施例示出另一种包含测试电路的集成电路的示意图。

图5是根据本公开内容的部分其他实施例示出另一种包含测试电路的集成电路的示意图。

具体实施方式

下文系举实施例配合所附图式作详细说明，但所描述的具体实施例仅用以解释本案，并不用来限定本案，而结构操作的描述非用以限制其执行的顺序，任何由组件重新组合的结构，所产生具有均等功效的装置，皆为本公开内容所涵盖的范围。

在全篇说明书与申请专利范围所使用的用词(terms)，除有特别注明外，通常具有每个用词使用在此领域中、在此公开的内容中与特殊内容中的平常意义。

关于本文中所使用的“耦接”或“连接”，均可指二或多个组件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指二或多个组件相互操作或动作。

另外，本文中所使用的“组合逻辑电路”是指由各种逻辑闸组成的电路，而本文中所使用的“常态正反器”以及“改良式正反器”则是指不同于组合逻辑电路的“序向逻辑电路”。

请参阅图1，图1描述了芯片(图中未示)上的集成电路1可通过位于芯片外部的自动测试设备ATE来被测试。如图1所示，集成电路1包含一内存10、多个组合逻辑电路(为简化说明，图1中仅示出一个组合逻辑电路CL)以及根据本公开内容的其中部分实施例的一测试电路50，其中内存10、组合逻辑电路CL和测试电路50耦接于彼此。在测试集成电路1时，自动测试设备ATE产生已知的测试向量TV，经由芯片上的扫描输入端SI将测试向量TV输入至集成电路1，并通过芯片上的扫描输出端SO接收测试电路50的扫描输出值SOV，以判断组合逻辑电路CL是否正常。此外，测试电路50还可测试内存10是否正常。

请参阅图2，于部分实施例中，测试电路50包括多个常态正反器(为简化说明，图2中仅示出五个常态正反器FF1～FF5)、至少一个改良式正反器MFF、一内存内建自测电路20、一多任务器MUX以及一反馈电路FB。测试电路50根据一扫描测试模式信号Ms以及一内建自测模式信号Mb可选择性地操作于一扫描测试模式(以测试集成电路1上的组合逻辑电路)或者一内存内建自测模式(以测试集成电路1上的内存10)。

如图2所示，常态正反器FF1～FF5各自包含第一输入脚位D1、第二输入脚位SI1、第一致能脚位SE1以及第一输出脚位Q1，且各自用以根据一扫描致能信号Sen(与第一致能脚位SE1相连接)选择性地暂存第一输入脚位D1的输入值或者第二输入脚位SI1的输入值。改良式正反器MFF包含第三输入脚位D2、第四输入脚位SI2、第二致能脚位SE2以及第二输出脚位Q2，且用以根据扫描测试模式信号Ms(与第二致能脚位SE2相连接)选择性地暂存第三输入脚位D2的输入值或者第四输入脚位SI2的输入值。当测试电路50操作于扫描测试模式时，扫描测试模式信号Ms会一直保持为第一准位(例如：高准位)。但扫描致能信号Sen会根据目前测试电路50是处于一位移(shift)或一获取(capture)阶段来设为第一准位或第二准位(例如：低准位)。

结构上，常态正反器FF1的第一输入脚位D1耦接于组合逻辑电路CL2，常态正反器FF1的第二输入脚位SI1耦接于常态正反器FF3的第一输出脚位Q1(为简化说明，图2中常态正反器FF3仅标示出第一输出脚位Q1)，常态正反器FF1的第一致能脚位SE1用以接收扫描致能信号Sen，而常态正反器FF1的第一输出脚位Q1耦接于改良式正反器MFF的第四输入脚位SI2。

常态正反器FF2的第一输入脚位D1耦接于组合逻辑电路CL3，常态正反器FF2的第二输入脚位SI1耦接于改良式正反器MFF的第二输出脚位Q2，常态正反器FF2的第一致能脚位SE1用以接收扫描致能信号Sen，而常态正反器FF2的第一输出脚位Q1耦接于其他组合逻辑电路(图中未示)。

于其他部分实施例中，常态正反器FF2的第一输出脚位Q1可同时耦接于其他组合逻辑电路(图中未示)以及后一级的常态正反器(图中未示)。

改良式正反器MFF的第三输入脚位D2耦接于内存10的输出端，改良式正反器MFF的第四输入脚位SI2耦接于常态正反器FF1的第一输出脚位Q1，改良式正反器MFF的第二致能脚位SE2用以接收扫描测试模式信号Ms，而改良式正反器MFF的第二输出脚位Q2耦接于常态正反器FF2的第二输入脚位SI1以及组合逻辑电路CL1。

于图2所示的实施例中，内存内建自测电路20耦接于改良式正反器MFF的第二输出脚位Q2以及多任务器MUX。请参阅图3，内存内建自测电路20包含一比较逻辑电路210、一处理电路220以及一测试向量产生器230。具体而言，比较逻辑电路210耦接于改良式正反器MFF的第二输出脚位Q2，处理电路220耦接于比较逻辑电路210，而测试向量产生器230耦接于处理电路220以及多任务器MUX。

又如图2所示，多任务器MUX的第一输入端耦接于内存内建自测电路20，多任务器MUX的第二输入端耦接于组合逻辑电路CL4，而多任务器MUX的输出端耦接于内存10的输入端以及反馈电路FB。

常态正反器FF4的第一输入脚位D1耦接于反馈电路FB，常态正反器FF4的第二输入脚位SI1耦接于常态正反器FF5的第一输出脚位Q1(为简化说明，图2中常态正反器FF5仅标示出第一输出脚位Q1)，常态正反器FF4的第一致能脚位SE1用以接收扫描致能信号Sen，而常态正反器FF4的第一输出脚位Q1耦接于组合逻辑电路CL4。

在另一实施例中，图2中的组合逻辑电路CL4也可以不存在。此时，常态正反器FF4的第一输出脚位Q1直接耦接于多任务器MUX的一输入端(例如：上述多任务器MUX的第二输入端)，此状况并不影响本发明运作。

因为内存旁通(by-pass)电路已被拿掉，为了测试组合逻辑电路CL4和多任务器MUX，通过加上反馈电路FB将多任务器MUX的输出反馈到任一常态正反器(例如：常态正反器FF4)的第一输入脚位。反馈电路FB耦接于多任务器MUX的输出端、常态正反器FF4的第一输入脚位D1以及一逻辑电路(图中未示)，其中，所述逻辑电路可为组合逻辑电路或者常态正反器。具体而言，反馈电路FB包含一第一逻辑闸L1以及一第二逻辑闸L2。第一逻辑闸L1的第一输入端用以接收扫描测试模式信号Ms，第一逻辑闸L1的第二输入端耦接于多任务器MUX的输出端以及内存10的输入端之间。第二逻辑闸L2的第一输入端耦接于第一逻辑闸L1的输出端，第二逻辑闸L2的第二输入端耦接于所述逻辑电路，第二逻辑闸L2的输出端耦接于常态正反器FF4的第一输入脚位D1。

关于实施例中所使用的“常态正反器”，其第一个输入脚位(例如：第一输入脚位D1)通常耦接于前一级的组合逻辑电路，其第二个输入脚位(例如：第二输入脚位SI1)通常耦接于前一级的正反器的输出脚位，其致能脚位(例如：第一致能脚位SE1)通常用以接收扫描致能信号Sen，而其输出脚位(例如：第一输出脚位Q1)通常耦接于后一级的组合逻辑电路或/及后一级的正反器的输入脚位以形成一个扫描炼(scan chain)。

关于实施例中所使用的“改良式正反器”，其第一个输入脚位(例如：第三输入脚位D2)通常耦接于内存10的输出端，其第二个输入脚位(例如：第四输入脚位SI2)通常耦接于前一级的正反器的输出脚位，其致能脚位(例如：第二致能脚位SE2)通常用以接收扫描测试模式信号Ms，而其输出脚位(例如：第二输出脚位Q2)通常耦接于后一级的组合逻辑电路、后一级的正反器的输入脚位或/及内存内建自测电路20。

在测试初期，测试电路50先操作于扫描测试模式，以测试集成电路1中的所有组合逻辑电路。当测试电路50操作于扫描测试模式时，扫描测试模式信号Ms具有第一准位(例如：高准位)。由于内存内建自测电路20中也有可被测试的组合逻辑电路，内建自测模式信号Mb的准位无需特别限制。

在通过扫描链技术进行扫描测试(scan test)时，检测过程包含位移(shift)及获取(capture)阶段(phase)。自动测试设备ATE产生的测试向量TV于位移阶段时被输入至测试电路50中的一个第一级的常态正反器(图中未示)。于部分实施例中，测试向量TV由预设数量的“0(逻辑零)”及“1(逻辑壹)”排列组成，自动测试设备ATE根据测试电路50中的各个正反器将被设定的数值决定“0”及“1”的排列方式。

首先，测试电路50操作于扫描测试模式中的位移阶段。此时，扫描测试模式信号Ms具有第一准位，且扫描致能信号Sen具有第一准位。如此一来，集成电路1上的常态正反器FF1～FF5各自根据第一准位的扫描致能信号Sen读取第二输入脚位SI1的输入值(即为前一级正反器的输出值)。改良式正反器MFF根据第一准位的扫描测试模式信号Ms读取第四输出脚位SI2的输入值(即为前一级正反器的输出值)。又如图2所示，常态正反器FF1～FF5与改良式正反器MFF均接收频率信号CLK。随着频率信号CLK中各周期脉冲的触发，常态正反器FF1～FF5与改良式正反器MFF各自会不断地读取前一级正反器的输出值，同时又将原先所储存的值输出至后一级正反器。在位移阶段结束时，测试向量TV中针对测试电路50中的各个正反器的数值便会设定至测试电路50中的各个正反器上。此阶段动作便是为了初始化所有正反器的值。

举例来说，自动测试设备ATE产生的测试向量TV中针对改良式正反器MFF与常态正反器FF2的数值可能为[0，1]。假设于频率信号CLK的其中一周期中，常态正反器FF3与常态正反器FF1所储存的值分别为“0”与“1”。于下一个周期中，常态正反器FF1将储存常态正反器FF3先前所暂存的值“0”，且改良式正反器MFF将储存常态正反器FF1先前所暂存的值“1”。此外，常态正反器FF2将储存改良式正反器MFF先前所暂存的值(例如：“0”)。于下下一个周期中，也就是位移阶段结束时，改良式正反器MFF将储存常态正反器FF1先前所暂存的值“0”，常态正反器FF2将储存改良式正反器MFF先前所暂存的值“1”。

接着，测试电路50操作于扫描测试模式中的获取阶段。在获取阶段的初期，集成电路1中的各个组合逻辑电路会根据前一级的正反器在位移阶段中所设定好的数值进行运算，并产生输出值。当测试电路50操作于扫描测试模式中的获取阶段时，扫描测试模式信号Ms仍具有第一准位，而扫描致能信号Sen则具有第二准位(例如：低准位)。与位移阶段不同的是，集成电路1上的常态正反器FF1～FF5各自根据第二准位的扫描致能信号Sen读取第一输入脚位D1的输入值(即为前一级组合逻辑电路的输出值)。随着频率信号CLK中脉冲的触发，常态正反器FF1～FF5各自会获取记录前一级组合逻辑电路的输出值，而改良式正反器MFF仍根据第一准位的扫描测试模式信号Ms读取常态正反器FF1的输出值。若此时改良式正反器MFF如公知技术通过第三输入脚位D2读取内存10的输出值，则会得到不可预测的内存数据，使得测试错误涵盖率(fault coverage)下降。故本发明将改良式正反器MFF的致能脚位改为耦接扫描测试模式信号Ms来提高测试错误涵盖率。

由于内存旁通电路已被移除，耦接于内存10的输入端的组合逻辑电路(例如：图2中所示的组合逻辑电路CL4或者内存内建自测电路20中的组合逻辑电路)的输出值无法经由旁通电路传递至后一级的正反器(亦即改良式正反器MFF)，进而导致自动测试设备ATE无法测试到所有的组合逻辑电路。值得注意的是，测试电路50可通过反馈电路FB将耦接于内存10的输入端的组合逻辑电路的输出值反馈至常态正反器FF4，因而自动测试设备ATE能通过常态正反器FF4测试耦接于内存10的输入端的组合逻辑电路。

具体而言，当测试电路50操作于获取阶段时，多任务器MUX根据第一准位或第二准位的内建自测模式信号Mb选择性地输出内存内建自测电路20中的组合逻辑电路的输出值或者组合逻辑电路CL4的输出值。于部分实施例中，第一逻辑闸L1为与门，且第二逻辑闸L2为或门。第一逻辑闸L1根据第一准位的扫描测试模式信号Ms输出多任务器MUX的输出值，而第二逻辑闸L2根据第一逻辑闸L1的输出值以及所述逻辑电路的输出值进行运算，以输出一反馈值(图中未示)至常态正反器FF4的第一输入脚位D1。

获取阶段接结束后，测试电路50又会操作于位移阶段。如此一来，集成电路1中的各个组合逻辑电路的输出值可依序传递于测试电路50中的各个正反器，最终经由扫描输出端SO输出，并被自动测试设备ATE接收，以判断集成电路1中的各个组合逻辑电路是否能正常操作。此外，所述反馈值可从常态正反器FF4依序传递于后面几级的正反器，进而使自动测试设备ATE可通过接收所述反馈值来判断耦接于内存10的输入端的组合逻辑电路是否正常。

于部分实施例中，在集成电路1中的各个组合逻辑电路的输出值被输出的同时，由自动测试设备ATE产生的另一测试向量TV中的另一组数值也可自扫描输入端SI依序储存至集成电路1中的各个正反器，以进行另一次测试。换言之，在测试完集成电路1中的所有组合逻辑电路以前，测试电路50可交替地操作于位移阶段以及获取阶段。

在测试完集成电路1中的所有组合逻辑电路后，测试电路50接着操作于一内存内建自测模式，以测试内存10。当测试电路50操作于内存内建自测模式时，扫描测试模式信号Ms具有第二准位，且内建自测模式信号Mb具有第一准位。如图3所示，处理电路220控制测试向量产生器230产生一内存测试样型TP。多任务器MUX根据第一准位的内建自测模式信号Mb接收并输出内存测试样型TP。内存10接收内存测试样型TP，以输出一内存输出值MOV。改良式正反器MFF根据第二准位的扫描测试模式信号Ms读取第三输入脚位D2的输入值(即为内存10的输出值)，以输出内存输出值MOV至内存内建自测电路20。

又如图3所示，比较逻辑电路210接收内存输出值MOV，并比对内存输出值MOV以及一预期值(图中未示)，以产生一比对结果。处理电路220根据所述比对结果选择性地控制测试向量产生器230产生另一内存测试样型TP或直接输出一错误信号Err。具体而言，当所述比对结果表示内存输出值MOV等同于所述预期值时，处理电路220控制测试向量产生器230产生另一内存测试样型TP，以进一步地测试内存10。当所述比对结果表示内存输出值MOV不同于所述预期值时，处理电路220直接输出错误信号Err至芯片内部缓存器(图中未示)，而自动测试设备ATE可经由I/O总线(图中未示)读取芯片内部缓存器内容得知错误的测试结果，来判断内存10有不正常的状况发生。

请参阅图4，图4描述了另一集成电路2的示意图。集成电路2与集成电路1具有相似的结构，且同样可通过位于芯片外部的自动测试设备ATE来被测试。与集成电路1不同的是，集成电路2上的测试电路50并未包含反馈电路FB，但还包含了常态正反器FF6。为了解决前述耦接于内存10的输入端的组合逻辑电路无法被测试到的问题，常态正反器FF6被耦接于多任务器MUX的输出端以及内存10的输入端之间。结构上，常态正反器FF6的第一致能脚位SE1耦接于扫描致能信号Sen，常态正反器FF6的第一输入脚位D1耦接于多任务器MUX的输出端，且常态正反器FF6的第二输入脚位SI1耦接于另一常态正反器(图中未示)的第一输出脚位Q1。如此一来，耦接于内存10的输入端的组合逻辑电路的输出值可于获取阶段时暂存于常态正反器FF6(通过第一输入脚位D1)，并于位移阶段时依序传递于后面串联的正反器，最终传递到扫描输出端SO使自动测试设备ATE可接收到耦接于内存10的输入端的组合逻辑电路的输出值。自动测试设备ATE根据此输出值可以判定组合逻辑电路CL4和多任务器MUX是否运作正常。图4所示实施例的其余结构与操作与前述实施例相同或类似，在此不赘述。

在另一实施例中，内存内建自测电路20并不需要存在，且耦接于内存10的输入端的多任务器MUX也不需要存在或是可视为并入组合逻辑电路CL4内来看待。上面这两种变形应用并不影响本发明图2所提的改良式正反器MFF、反馈电路FB及图4中的常态正反器FF6的运作。本领域人士能理解相关技术的实施细节，故在此不再赘述。

在另一实施例中，前述实施例中的内存10可以是无法应用扫描炼测试(scanchain test)的任何电路(即，黑盒子电路)，例如内存10可以是模拟电路或无法串成扫描炼(scan chain)的数字电路。

请参阅图5，图5描述了又另一集成电路3的示意图。集成电路3与集成电路1具有相似的结构，且同样可通过位于芯片外部的自动测试设备ATE来被测试。与集成电路1不同的是，集成电路3上的测试电路50除了包含改良式正反器MFF1(相当于图2所示的改良式正反器MFF)以外，还包含另一改良式正反器MFF2与常态正反器FF7。结构上，改良式正反器MFF2的第三输入脚位D2耦接于内存10的输出端，改良式正反器MFF2的第四输入脚位SI2耦接于常态正反器FF7的第一输出脚位Q1，改良式正反器MFF2的第二致能脚位SE2用以接收扫描测试模式信号Ms。此外，内存内建自测电路20变更为耦接于改良式正反器MFF2的第二输出脚位Q2，而非耦接于改良式正反器MFF1的第二输出脚位Q2。图5所示实施例的其余结构与操作与前述实施例相同或类似，在此不赘述。

综上，通过将接收扫描测试模式信号Ms的改良式正反器MFF耦接于内存10的输出端，本公开内容的测试电路50得以省略公知的旁通电路以及耦接于内存的输出端的多任务电路。如此一来，集成电路1～3的电路面积得以缩减，绕线拥塞的问题不易发生，且内存10的输出信号得以减少延迟(避免时序违规的问题)。此外，由于测试电路50在组件数量减少的情况下仍可完成扫描测试，集成电路的测试良率能提高，且扫描测试的成本能降低。

虽然本公开内容已以实施方式揭露如上，然其并非用以限定本公开内容，所属技术领域具有通常知识者在不脱离本公开内容的精神和范围内，当可作各种更动与润饰，因此本公开内容的保护范围当视后附的申请专利范围所界定者为准。

【符号说明】

1、2、3：集成电路

10：内存

20：内存内建自测电路

50：测试电路

210：比较逻辑电路

220：处理电路

230：测试向量产生器

ATE：自动测试设备

CL、CL1、CL2、CL3、CL4、CL5：组合逻辑电路

CLK：频率信号

D1：第一输入脚位

D2：第三输入脚位

Err：错误信号

FF1、FF2、FF3、FF4、FF5、FF6、FF7：常态正反器

FB：反馈电路

L1：第一逻辑闸

L2：第二逻辑闸

MFF、MFF1、MFF2：改良式正反器

Ms：扫描测试模式信号

Mb：内建自测模式信号

MOV：内存输出值

MUX：多任务器

SE1：第一致能脚位

SE2：第二致能脚位

Sen：扫描致能信号

SI：扫描输入端

SI1：第二输入脚位

SI2：第四输入脚位

SO：扫描输出端

SOV：扫描输出值

TV：测试向量

TP：内存测试样型

Q1：第一输出脚位

Q2：第二输出脚位。

Claims (10)

1.一种测试电路，用于测试一集成电路，其中该集成电路包括一黑盒子电路以及多个组合逻辑电路，且该测试电路包括：

多个常态正反器，其中该多个常态正反器各自包括一第一输入脚位、一第二输入脚位以及一第一输出脚位，并用以根据一扫描致能信号选择性地暂存该第一输入脚位的输入值或者该第二输入脚位的输入值；以及

一改良式正反器，包括耦接于该黑盒子电路的一第三输入脚位、耦接于该多个常态正反器中的一个的一第四输入脚位、以及耦接于该多个组合逻辑电路中的一个的一第二输出脚位，并用以根据一扫描测试模式信号选择性地暂存该第三输入脚位的输入值或者该第四输入脚位的输入值。

2.根据权利要求1所述的测试电路，其中该第三输入脚位耦接于该黑盒子电路的输出端，该第四输入脚位耦接于该多个常态正反器中的一第一常态正反器的该第一输出脚位，该第二输出脚位耦接于该多个组合逻辑电路中的一第一组合逻辑电路以及该多个常态正反器中的一第二常态正反器的该第二输入脚位。

3.根据权利要求2所述的测试电路，其中当该测试电路操作于一扫描测试模式中的一位移阶段时，该扫描致能信号具有一第一准位，该扫描测试模式信号具有一第一准位，该第一常态正反器根据该第一准位的该扫描致能信号暂存并输出该多个常态正反器中的一第三常态正反器的输出值，该改良式正反器根据该第一准位的该扫描测试模式信号暂存并输出该第一常态正反器的输出值，而该第二常态正反器根据该第一准位的该扫描致能信号暂存并输出该改良式正反器的输出值。

4.根据权利要求3所述的测试电路，其中当该测试电路操作于该扫描测试模式中的一获取阶段时，该扫描致能信号具有不同于该扫描致能信号的该第一准位的一第二准位，该扫描测试模式信号具有该第一准位，该第一常态正反器根据该第二准位的该扫描致能信号暂存该多个组合逻辑电路中的一第二组合逻辑电路的输出值，该改良式正反器根据该第一准位的该扫描测试模式信号暂存该第一常态正反器的输出值，而该第二常态正反器根据该第二准位的该扫描致能信号暂存该多个组合逻辑电路中的一第三组合逻辑电路的输出值。

5.根据权利要求2所述的测试电路，其中该多个组合逻辑电路中的一第四组合逻辑电路耦接于该黑盒子电路的输入端以及该多个常态正反器中的一第四常态正反器之间；

其中该第四组合逻辑电路包含一多任务器。

6.根据权利要求5所述的测试电路，其还包括一反馈电路，其中该反馈电路耦接于该第四组合逻辑电路的输出端、该第四常态正反器的该第一输入脚位以及一逻辑电路；

当该测试电路操作于一扫描测试模式时，该反馈电路根据该第四组合逻辑电路的输出值以及该逻辑电路的输出值运算出一反馈值，且将该反馈值输出至该第四常态正反器的该第一输入脚位；

当该测试电路未操作于该扫描测试模式时，该反馈电路输出该逻辑电路的输出值至该第四常态正反器的该第一输入脚位。

7.根据权利要求6所述的测试电路，其中该反馈电路包括一第一逻辑闸以及一第二逻辑闸，该第一逻辑闸的第一输入端接收该扫描测试模式信号，该第一逻辑闸的第二输入端耦接于该第四组合逻辑电路的输出端以及该黑盒子电路的输入端之间，该第二逻辑闸的第一输入端耦接于该第一逻辑闸的输出端，该第二逻辑闸的第二输入端耦接于该逻辑电路，该第二逻辑闸的输出端耦接于该第四常态正反器的该第一输入脚位。

8.根据权利要求5所述的测试电路，其中该多个常态正反器中的该第四常态正反器的该第一输出脚位耦接于该第四组合逻辑电路，该多个常态正反器中的一第五常态正反器耦接于该第四组合逻辑电路的输出端以及该黑盒子电路的输入端之间；

当该测试电路操作于一扫描测试模式的一获取阶段时，该扫描致能信号具有一第二准位，该第五常态正反器根据该第二准位的该扫描致能信号暂存该第四组合逻辑电路的输出值；

当该测试电路操作于一扫描测试模式的一位移阶段时，该扫描致能信号具有不同于该第二准位的一第一准位，该多个常态正反器中的一第六常态正反器耦接于该第五常态正反器的第二输入脚位，该第五常态正反器根据该第一准位的该扫描致能信号暂存并输出该第六常态正反器的输出值。

9.根据权利要求2所述的测试电路，其中该黑盒子电路为内存；

其中该测试电路还包含一内存内建自测电路，用以输出用来测试该内存的一测试样型，且耦接于该改良式正反器；

其中该测试电路还包括另一改良式正反器，包括一第五输入脚位、一第六输入脚位以及一第三输出脚位，并用以根据该扫描测试模式信号选择性地暂存该第五输入脚位的输入值或者该第六输入脚位的输入值。

10.根据权利要求9所述的测试电路，其中该第五输入脚位耦接于该内存的输出端以及该改良式正反器的该第三输入脚位之间，该第六输入脚位耦接于该多个常态正反器中的一第七常态正反器的该第一输出脚位，该第三输出脚位耦接于该内存内建自测电路；

其中该测试电路还包括一多任务器，其中该多任务器的第一输入端耦接于该内存内建自测电路，以接收该测试样型，该多任务器的第二输入端耦接于该多个组合逻辑电路中的一第四组合逻辑电路。