DE10031084C2

DE10031084C2 - Verriegelungsschaltung mit reduzierter Eingabe/Ausgabelast

Info

Publication number: DE10031084C2
Application number: DE2000131084
Authority: DE
Inventors: Hideo Akiyoshi
Original assignee: Fujitsu Ltd
Current assignee: Socionext Inc
Priority date: 1999-07-06
Filing date: 2000-06-30
Publication date: 2003-06-12
Anticipated expiration: 2020-07-01
Also published as: DE10031084A1

Description

QUERVERWEIS AUF VERWANDTE ANMELDUNGEN

Diese Erfindung basiert auf und beansprucht Priorität der am 06. Juli 1999 eingereichten japanischen Patentanmeldung Nr. 11-192375, deren Inhalt hierin durch Verweis mit einbezo gen sind.

HINTERGRUND DER ERFINDUNG 1. Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf eine inte grierte Halbleiterschaltung. Insbesondere bezieht sich die vorliegende Erfindung auf eine Zwischenspeicherschaltung oder Verriegelungsschaltung, die die Zahl von mit einem Eingang oder einem Ausgang verbundenen Schaltungselementen reduziert, um eine Last am Eingang oder Ausgang zu reduzieren, um da durch eine Hochgeschwindigkeitsoperation zu erreichen.

2. Beschreibung der verwandten Technik

Eine Verriegelungsschaltung hat die Funktion, Signale vorübergehend zu halten (d. h. zu speichern). Wie in Fig. 1- 3 gezeigt ist, enthalten Verriegelungsschaltungen der ver wandten Technik, um Signale zu halten, eine Schleifenschal tung, die aus zwei Stufen von Invertern gebildet ist, um Si gnale zu halten. Eine Verriegelungsschaltung kann mit einer Mehrzahl von Eingabeschaltungen und Ausgabeschaltungen ver bunden sein. In einer solchen Verriegelungsschaltung nimmt die Zahl von jeweils mit der Eingabeschaltung und den Ausga beschaltungen verbundenen Anschlüssen zu.

Die in Fig. 1-3 gezeigten Verriegelungsschaltungen der verwandten Technik enthalten jeweils mehrere Eingabeschal tungen und Ausgabeschaltungen, die damit verbunden sind.

Das Beispiel der in Fig. 1 gezeigten Verriegelungsschal tung der verwandten Technik enthält einen Eingangsknoten N1 und einen Ausgangsknoten N2. Zwei (nicht dargestellte) Einga beschaltungen sind am Eingangsknoten N1 verbunden, der der Eingang der Verriegelungsschaltung ist. Konkret sind am Ein gangsknoten N1 ein Eingang I1 von einer ersten Eingabeschal tung und ein Eingang I2 von einer zweiten Eingabeschaltung verbunden. Außerdem sind durch den Ausgangsknoten N2, der der Ausgang der Verriegelungsschaltung ist, zwei (nicht darge stellte) Ausgabeschaltungen verbunden. Am Ausgangsknoten N2 sind konkret ein Ausgang O1 zu einer ersten Ausgabeschaltung und ein Ausgang O2 zu einer zweiten Ausgabeschaltung verbun den.

Das Beispiel der in Fig. 2 gezeigten Verriegelungsschal tung der verwandten Technik enthält zwei Eingangsknoten N1 und N2 und zwei Ausgangsknoten N3 und N4. In einer zu der in Fig. 1 gezeigten Verriegelungsschaltung ähnlichen Art und Weise sind mit der in Fig. 2 gezeigten Verriegelungsschaltung zwei (nicht dargestellte) Eingabeschaltungen verbunden. Kon kret ist am Knoten N1 ein Eingang I1 von einer ersten Einga beschaltung verbunden, während am Knoten N2 ein Eingang I2 von einer zweiten Eingabeschaltung verbunden ist. In einer Fig. 1 ähnlichen Art und Weise sind außerdem zwei (nicht dar gestellte) Ausgabeschaltungen mit der Verriegelungsschaltung verbunden. Konkret ist am Knoten N3 ein Ausgang O1 einer er sten Ausgabeschaltung verbunden, während am Knoten N4 ein Ausgang O2 zu einer zweiten Ausgabeschaltung verbunden ist.

Das Beispiel der in Fig. 3 gezeigten Verriegelungsschal tung der verwandten Technik enthält zwei Eingangsknoten N1 und N2 und zwei Ausgangsknoten N3 und N4. Ähnlich der in Fig. 1 gezeigten Verriegelungsschaltung ist die in Fig. 3 gezeigte Verriegelungsschaltung mit zwei Eingabeschaltungen verbunden. Konkret sind ein Eingang I1 und ein Eingang /I1 von einer er sten Eingabeschaltung mit dem Knoten N1 bzw. dem Knoten N2 verbunden, während am Knoten N1 ein Eingang I2 von einer zweiten Eingabeschaltung verbunden ist.

Ähnlich der in Fig. 1 gezeigten Verriegelungsschaltung sind außerdem zwei (nicht dargestellte) Ausgabeschaltungen mit der Verriegelungsschaltung von Fig. 3 verbunden. Konkret sind ein Ausgang O1 und ein Ausgang /O1 zu einer ersten Aus gabeschaltung an dem Knoten N3 bzw. dem Knoten N4 verbunden, und ein Ausgang O2 zur zweiten Ausgabeschaltung ist am Knoten N2 verbunden.

Die Eingänge I1 und /I1 und der Ausgang O1 werden für die normale Operation verwendet, und der Eingang I2 und der Aus gang O2 werden für eine Testoperation verwendet. Für die Ein gänge I1 und /I1 und die Ausgabe O1 sind eine Hochgeschwin digkeitseingabe und -ausgabe erforderlich, während für den Eingang I2 und Ausgang O2 keine Hochgeschwindigkeitseingabe und -ausgabe erforderlich sind.

Wie in Fig. 1 gezeigt ist, sind die Eingänge I1 und I2 der Verriegelungsschaltung, ein Eingang eines ersten Inverters 1 und ein Ausgang eines zweiten Inverters 2 am Eingangsknoten N1 verbun den. Der Eingang I1 erfordert eine Hochgeschwindigkeitseingabe. Da die anderen drei, am Knoten N1 verbundenen Schaltungselemente eine große Last werden, kann jedoch die Verriegelungsschaltung die Hochgeschwindigkeitseingabe für den Eingang I1 nicht sicherstel len.

Wie in Fig. 2 gezeigt ist, sind am Eingangsknoten N1 der Ein gang I1 der Verriegelungsschaltung, der Ausgang des ersten Inver ters 1, der Eingang des zweiten Inverters 2 und der Eingang des dritten Inverters 2 verbunden. Der Eingang I1 erfordert eine Hoch geschwindigkeitseingabe. Da die anderen drei, am Knoten N1 verbun denen Schaltungselemente eine große Last werden, kann jedoch die Verriegelungsschaltung die Hochgeschwindigkeitseingabe für den Eingang I1 nicht sicherstellen.

Wie in Fig. 3 gezeigt ist, sind am Eingangsknoten N1 die Ein gänge I1 und I2 der Verriegelungsschaltung, der Ausgang des ersten Inverters 1, der Eingang des zweiten Inverters 2 und der Eingang des dritten Inverters 3 verbunden. Die Eingang I1 erfordert eine Hochgeschwindigkeitseingabe. Da die anderen vier, am Knoten N1 verbundenen Schaltungselemente eine große Last werden, kann jedoch die Verriegelungsschaltung die Hochgeschwindigkeitseingabe für den Eingang I1 nicht sicherstellen.

Außerdem sind, wie in Fig. 3 gezeigt ist, ein Eingang oder ei ne Eingabe /I1, die das Komplementsignal der ersten Eingabe I1 der Verriegelungsschaltung ist, der Ausgang O2 der Verriegelungsschal tung, der Ausgang des zweiten Inverters 2, der Eingang des ersten Inverters 1 und der Eingang des vierten Inverters 4 am Knoten N2 verbunden. Der Eingang /I1 erfordert eine Hochgeschwindigkeitsein gabe. Da die anderen vier Schaltungselemente, die am Knoten N2 verbunden sind, eine große Last werden, kann jedoch die Verriege lungsschaltung die Hochgeschwindigkeitseingabe für den Eingang /I1 nicht sicherstellen.

Aus der EP 91311207.4 sind Flipflop-Schaltungen bekannt, die jeweils nur einen Eingang bzw. zwei Eingänge zum Empfangen komple mentärer Taktsignale haben.

ZUSAMMENFASSUNG DER ERFINDUNG

Eine Aufgabe der vorliegenden Erfindung besteht darin, eine Verriegelungsschaltung zu schaffen, um Signale zu hal ten, welche Verriegelungsschaltung vier oder mehr Inverter enthält, die eine Schleife bilden, um die Signale zu halten. Eine Aufgabe der vorliegenden Erfindung ist, eine Verrie gelungsschaltung mit einer an einen Eingang und Ausgang der Verriegelungsschaltung angelegten reduzierten Last zu schaf fen.

Eine weitere Aufgabe der vorliegenden Erfindung ist, eine Verriegelungsschaltung zu schaffen, die eine Hochgeschwindig keitseingabe und -ausgabe durch Reduzieren der Zahl von Schaltungselementen erreicht, die mit einem Verbindungspunkt eine Eingangs oder mit einem Verbindungspunkt eines Ausgangs verbunden sind, welche Hochgeschwindigkeitsoperationen erfor dern.

Diese Aufgaben und Vorteile werden durch die Merkmale der unabhängigen Ansprüche gelöst.

Gemäß Ausführungsformen der vorliegenden Erfindung wird zumindest ein Eingangsanschluß der Verriegelungsschaltung für eine normale Operation der Verriegelungsschaltung verwendet, und mindestens ein Eingangsanschluß wird für eine Testopera tion der Verriegelungsschaltung verwendet.

Gemäß Ausführungsformen der vorliegenden Erfindung wird zumindest ein Ausgangsanschluß für eine normale Operation der Verriegelungsschaltung verwendet, und mindestens ein Aus gangsanschluß wird für eine Testoperation der Verriegelungs schaltung verwendet.

Gemäß Ausführungsformen der vorliegenden Erfindung werden Komplementärsignale an mindestens ein Paar Eingangsanschlüsse der Verriegelungsschaltung geliefert.

Gemäß Ausführungsformen der vorliegenden Erfindung umfaßt die Verriegelungsschaltung vier, in einer Schleife verbundene Inverter.

Gemäß Ausführungsformen der vorliegenden Erfindung umfaßt die Verriegelungsschaltung sechs, in einer Schleife verbunde ne Inverter.

Aufgaben und Vorteile der vorliegenden Erfindung werden gemäß Ausführungsformen der vorliegenden Erfindung mit einer Verriegelungsschaltung erreicht, die eine Mehrzahl von Ein gangsanschlüssen und eine Mehrzahl von Ausgangsanschlüssen aufweist, worin die Mehrzahl von Eingangsanschlüssen und die Mehrzahl von Ausgangsanschlüssen jeweils mit verschiedenen Knoten verbunden sind und an den verschiedenen Knoten höch stens drei Schaltungselemente verbunden sind.

Aufgaben und Vorteile der vorliegenden Erfindung werden gemäß Ausführungsformen der vorliegenden Erfindung mit einer Verriegelungsschaltung erreicht, die eine Mehrzahl von Ein gangsanschlüssen und eine Mehrzahl von Ausgangsanschlüssen aufweist, worin komplementäre Eingangssignale an mindestens ein Paar Eingangsanschlüsse geliefert werden und worin eine Mehrzahl von Eingangsanschlüssen und eine Mehrzahl von Aus gangsanschlüssen jeweils an verschiedenen Knoten verbunden sind und an den verschiedenen Knoten jeweils vier oder weni ger Schaltungselemente verbunden sind.

Aufgaben und Vorteile der vorliegenden Erfindung werden gemäß Ausführungsformen der vorliegenden Erfindung mit einem Speicher erreicht, aufweisend eine Verriegelungsschaltung, um ein Signal zu halten, welche Verriegelungsschaltung vier oder mehr Inverter aufweist, die in einer Schleife verbunden sind, um das Signal zu halten.

Aufgaben und Vorteile der vorliegenden Erfindung werden gemäß Ausführungsformen der vorliegenden Erfindung mit einem Halbleiterchip-Entwurfsystem, um eine Verriegelungsschaltung zu entwerfen, erreicht mit einer Einheitszellenbibliothek, in der eine Verriegelungsschaltung mit vier oder mehr Invertern, die in einer Schleife verbunden sind, um ein Signal zu erhal ten, registriert ist, und einer Makrozellenbibliothek, in der ein die Verriegelungsschaltung verwendendes Makro registriert ist.

Gemäß der vorliegenden Erfindung erzeugt das Halbleiter chip-Entwurfsystem eine RTL-Beschreibung basierend auf Ent wurfspezifikationen der Verriegelungsschaltung und erzeugt eine Netzliste (net list) für die Verriegelungsschaltung ba sierend auf der RTL-Beschreibung unter Verwendung irgendeiner der Einheitszellenbibliothek und Makrozellenbibliothek.

Gemäß der vorliegenden Erfindung erzeugt das Halbleiter chip-Entwurfsystem Layout-Entwurfdaten für die Verriegelungs schaltung auf der Basis der Netzliste unter Verwendung ir gendeiner der Einheitszellenbibliothek und der Makrozellenbi bliothek.

Gemäß der vorliegenden Erfindung erzeugt das Halbleiter chip-Entwurfsystem Masken-Layoutdaten für die Verriegelungs schaltung auf der Basis der Layoutdaten unter Verwendung ir gendeiner der Einheitszellenbibliothek und der Makrozellenbi bliothek.

Gemäß Ausführungsformen der vorliegenden Erfindung wird die Zahl von Schaltungselementen an einem Verbindungspunkt eines Eingangsanschlusses der Verriegelungsschaltung oder an einem Verbindungspunkt eines Ausgangsanschlusses der Verrie gelungsschaltung reduziert. Durch Reduzieren der Zahl von Schaltungselementen an den Eingabe- oder Ausgabeverbindungen kann eine Last der Eingabe oder Ausgabe reduziert werden, und dadurch kann eine Hochgeschwindigkeitseingabe oder -ausgabe realisiert werden.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Diese und andere Aufgaben und Vorteile der vorliegenden Erfindung werden aus der folgenden Beschreibung der bevorzug ten Ausführungsformen ersichtlicher und leichter erkannt, die in Verbindung mit den beiliegenden Zeichnungen vorgenommen wird, in denen:

Fig. 1 ein Schaltungsdiagramm ist, das eine Verriege lungsschaltung der verwandten Technik veranschaulicht;

Fig. 2 ein Schaltungsdiagramm ist, das eine Verriege lungsschaltung der verwandten Technik veranschaulicht;

Fig. 3 ein Schaltungsdiagramm ist, das eine Verriege lungsschaltung der verwandten Technik veranschaulicht;

Fig. 4A ein Blockdiagramm eines SRAM gemäß Ausführungs formen der vorliegenden Erfindung ist;

Fig. 4B ein Blockdiagramm einer im SRAM verwendeten Adreß-Eingabeverriegelung gemäß Ausführungsformen der vorlie genden Erfindung ist;

Fig. 5 ein Diagramm ist, das eine Verriegelungsschaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung veranschaulicht;

Fig. 6 ein ausführliches Schaltungsdiagramm ist, das die Verriegelungsschaltung gemäß der ersten Ausführungsform der vorliegenden Erfindung veranschaulicht;

Fig. 7 ein Diagramm ist, das eine Verriegelungsschaltung gemäß einer zweiten Ausführungsform der vorliegenden Erfin dung veranschaulicht;

Fig. 8 ein ausführliches Schaltungsdiagramm der Verriege lungsschaltung gemäß der zweiten Ausführungsform der vorlie genden Erfindung ist; und

Fig. 9 ein Blockdiagramm eines Systems zum Entwerfen ei ner Verriegelungsschaltung gemäß einer dritten Ausführungs form der vorliegenden Erfindung ist.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Nun wird ausführlich auf die bevorzugten Ausführungsfor men der vorliegenden Erfindung Bezug genommen, deren Beispie le in den beiliegenden Zeichnungen veranschaulicht sind, wor in gleiche Bezugsziffern überall auf gleiche Elemente verwei sen.

Fig. 4A ist ein Blockdiagramm eines statischen Direktzu griffsspeichers (SRAM), in welchem eine Verriegelungsschal tung gemäß Ausführungsformen der vorliegenden Erfindung ein gebaut ist. Wie in Fig. 4A gezeigt ist, ist ein Adreßeingabe- Zwischenspeicher oder eine Adreßeingabeverriegelung zum Ein geben einer Adresse in einem Bereich 5 des SRAM angeordnet, ist ein Vordecodierer zum Vordecodieren der Adresse in einem Bereich 6 angeordnet, ist ein Hauptdecodierer zum Decodieren der Adresse in einem Bereich 7 angeordnet, sind ein Einga be/Ausgabepuffer zum Eingeben und Ausgeben von Daten, ein Le severstärker und ein Schreibverstärker zum Verstärken von Da ten im Bereich 8 angeordnet, und ein Zellenarray zum Spei chern von Daten ist in einem Bereich 9 angeordnet.

Die Verriegelungsschaltung gemäß bevorzugten Ausführungs formen der vorliegenden Erfindung kann für eine Adreßeingabe verriegelung verwendet werden, die im Bereich 5 angeordnet ist, der in Fig. 4 dargestellt ist.

Fig. 4B ist ein Blockdiagramm der Adreßeingabeverriege lung gemäß Ausführungsformen der vorliegenden Erfindung. Wie in Fig. 4B gezeigt ist, sind, da eine Adresse aus vier Bits besteht, Adreßeingabeverriegelungen 14, 15, 16 und 17 in vier Stufen verbunden. Die Zahl von Adreßeingabeverriegelungen ist in Abhängigkeit vom Bitformat einer Adresse festgelegt.

An die jeweiligen Adreßeingabeverriegelungen 14-17 wird ein Eingangsadreßsignal 10 geliefert. Durch die jeweiligen Adreßeingabeverriegelungen 14-17 wird ein Adreßausgangs signal 11 abgegeben. Während einer normalen Operation des SRAM wird das Eingangsadreßsignal 10 eingegeben, und das Adreßausgabesignal 11 wird abgegeben.

Außerdem wird ein Eingabe-Scansignal 12 an die Adreßein gabeverriegelung 14 geliefert, und das Eingabe-Scansignal 12 wird über die Adreßeingabeverriegelung 15 und Adreßeingabe verriegelung 16 als das Ausgabe-Scansignal 13 von der Adreß eingabeverriegelung 17 abgegeben. Während einer Testoperation des SRAM wird das Eingabe-Scansignal 12 eingegeben, und das Ausgabe-Scansignal 13 wird abgegeben, um eine Operation der Adreßeingabeverriegelung zu verifizieren.

Wie oben beschrieben wurde, werden gemäß bevorzugten Aus führungsformen der vorliegenden Erfindung ein Eingangsadreß signal 10 und ein Eingabe-Scansignal 12 in jeweilige Adreß verriegelungsschaltungen 14-17 eingegeben, und von jeweili gen Verriegelungsschaltungen werden ein Ausgangsadreßsignal 11 und ein Ausgabe-Scansignal 13 abgegeben. Die vorliegende Erfindung ist jedoch nicht auf ein Adreßsignal beschränkt und kann an eine Verriegelungsschaltung angepaßt werden, an die eine Mehrzahl von Eingangssignalen geliefert und von der eine Mehrzahl von Ausgangssignalen abgegeben wird.

Gemäß der vorliegenden Erfindung ist der SRAM nur ein Beispiel der Art eines Speichers, für den die vorliegende Er findung verwendet werden kann. Die vorliegende Erfindung ist jedoch nicht auf einen SRAM beschränkt und kann auch für an dere Speicherschaltungen wie z. B. einen DRAM verwendet wer den.

Mit Verweis auf die Fig. 5 und 6 wird nun eine erste be vorzugte Ausführungsform der vorliegenden Erfindung beschrie ben. Fig. 5 veranschaulicht eine Verriegelungsschaltung mit zwei Eingängen I1, I2 und zwei Ausgängen O1, O2. Der erste Eingang I1 ist mit einem ersten Knoten N1 verbunden, der zweite Eingang I2 ist mit einem zweiten Knoten N2 verbunden, der erste Ausgang O1 ist mit einem dritten Knoten N3 verbun den, und der zweite Ausgang O2 ist mit einem vierten Knoten N4 verbunden.

Der erste Knoten N1 ist der Verbindungspunkt eines Aus gangs eines vierten Inverters 21 und eines Eingangs eines er sten Inverters 18. Der zweite Knoten N2 ist der Verbindungs punkt des Ausgangs eines zweiten Inverters 19 und des Ein gangs eines dritten Inverters 20. Der dritte Knoten N3 ist der Verbindungspunkt des Ausgangs des ersten Inverters 18 und des Eingangs des zweiten Inverters 19. Der vierte Knoten N4 ist der Verbindungspunkt des Ausgangs des dritten Inverters 20 und des Eingangs des vierten Inverters 21.

Wie in Fig. 5 gezeigt ist, schließen, da der erste Ein gang I1, der Ausgang des vierten Inverters 21 und der Eingang des ersten Inverters 18 am ersten Knoten N1 verbunden sind, die Schaltungselemente, die eine Last des ersten Eingangs I1 werden, nur den Ausgang des vierten Inverters 21 und den Ein gang des ersten Inverters 18 ein.

Gemäß der ersten Ausführungsform der vorliegenden Erfin dung ist die Zahl von Schaltungselementen, die eine Last für den Eingang werden, am Verbindungspunkt des Eingangs der Ver riegelungsschaltung auf zwei Elemente reduziert. Daher kann eine Hochgeschwindigkeits-Eingabeoperation der Verriegelungs schaltung realisiert werden.

Gemäß der ersten Ausführungsform der vorliegenden Erfin dung sind der erste Eingang I1 und der erste Ausgang O1 ein Eingang bzw. ein Ausgang, die während einer normalen Operati on verwendet werden sollen. Der zweite Eingang I2 und der zweite Ausgang O2 sind ein Eingang bzw. ein Ausgang, die wäh rend der Testoperation verwendet werden sollen. Der erste Eingang I1 und erste Ausgang O1 müssen oder sollen eine Hoch geschwindigkeitseingabe und -ausgabe realisieren, und der zweite Eingang I2 und zweite Ausgang O2 müssen keine Hochge schwindigkeitseingabe und -ausgabe realisieren. Gemäß der er sten Ausführungsform der vorliegenden Erfindung wird die Hochgeschwindigkeitsoperation während der gewöhnlichen Opera tion der Verriegelungsschaltung realisiert, indem eine Hoch geschwindigkeits-Eingabeoperation des ersten Eingangs I1 rea lisiert wird, der eine Hochgeschwindigkeitseingabe realisie ren soll.

Der zweite Eingang I2 soll keine oben beschriebene Hoch geschwindigkeits-Eingabeoperation realisieren. Daher kann der zweite Eingang I2, der keine Hochgeschwindigkeitsoperation realisieren soll, mit den Knoten N2 verbunden sein.

Fig. 6 ist ein ausführliches Schaltungsdiagramm der in Fig. 5 dargestellten Verriegelungsschaltung, die für den in Fig. 4A veranschaulichten SRAM angepaßt ist, gemäß Ausfüh rungsformen der vorliegenden Erfindung.

Wie in Fig. 6 gezeigt ist, ist die erste Eingabe I1 ein Eingangsadreßsignal, ist die zweite Eingabe I2 ein Eingabe- Scansignal, ist die erste Ausgabe O1 ein Ausgangsadreßsignal, und die zweite Ausgabe O2 ist ein Ausgabe-Scansignal. Das Eingangsadreßsignal und ein Taktsignal werden über einen Schalterstromkreis 22 an die Verriegelungsschaltung gelie fert. Der Schalterstromkreis 22 umfaßt zwei P-Kanal-Transi storen und zwei N-Kanal-Transistoren, die in Reihe geschaltet sind, und ist auch mit einer Hochspannungs-Energiequelle und einer Niederspannungs-Energiequelle verbunden.

Das Eingabe-Scansignal und Scan-Taktsignal werden über einen Schalterstromkreis 23 an die Verriegelungsschaltung ge liefert. In einer dem Schalterstromkreis 22 ähnlichen Art und Weise umfaßt der Schalterstromkreis 23 ebenfalls zwei P- Kanal-Transistoren und zwei N-Kanal-Transistoren, die in Rei he geschaltet sind, und ist ebenfalls mit der Hochspannungs- Energiequelle und der Niederspannungs-Energiequelle verbun den.

Während normaler Betriebsbedingungen ist das Scan-Takt signal gesperrt oder gestoppt. Konkreter wird ein Signal "1", welches das Stoppsignal ist, als das Scan-Taktsignal zuge führt, und eine Verbindung zwischen dem Schalterstromkreis 22 und der Hochspannungs-Energiequelle und Niederspannungs- Energiequelle ist getrennt. Das Signal "1" wird an das Gate eines P-Kanal-Transistors geliefert, das Signal "0" wird über einen Inverter 24 an das Gate eines N-Kanal-Transistors ge liefert, und eine Verbindung zwischen dem Schalterstromkreis 23 und der Hochspannungs-Energiequelle und der Niederspan nungs-Energiequelle wird getrennt. Daher werden das Eingabe- Scansignal und Scan-Taktsignal nicht an die Verriegelungs schaltung geliefert, sondern das Eingangsadreßsignal und Taktsignal werden an die Verriegelungsschaltung geliefert.

Während der Testoperation stoppt das Taktsignal. Das heißt, das "1"-Signal, welches das Stoppsignal ist, wird als Taktsignal zugeführt, und eine Verbindung zwischen dem Schal terstromkreis 22 und der Hochspannungs-Energiequelle und Nie derspannungs-Energiequelle wird getrennt. Konkreter wird das Signal "1" an das Gate eines P-Kanal-Transistors geliefert, wird über einen Inverter 25 das Signal "0" an das Gate eines N-Kanal-Transistors geliefert, und eine Verbindung zwischen dem Schalterstromkreis 22 und der Hochspannungs-Energiequelle und Niederspannungs-Energiequelle wird getrennt. Daher werden das Eingangsadreßsignal und Taktsignal nicht an die Verriege lungsschaltung geliefert, sondern das Eingabe-Scansignal und Scan-Taktsignal werden an die Verriegelungsschaltung gelie fert.

Die erste Ausgabe O1 der Verriegelungsschaltung wird über einen Inverter 26 als das Ausgangsadreßsignal ausgegeben, und die zweite Ausgabe O2 der Verriegelungsschaltung wird über einen Inverter 27 als das Ausgabe-Scansignal ausgegeben. Der Inverter 26 und Inverter 27 arbeiten als Puffer. In der in Fig. 6 gezeigten Ausführungsform sind jedoch der Inverter 26 und der Inverter 27 nicht absolut notwendig, und die Schal tung kann ohne diese Komponenten arbeiten.

Mit Verweis auf Fig. 7 und 8 wird nun im folgenden eine zweite bevorzugte Ausführungsform der vorliegenden Erfindung beschrieben.

Fig. 7 veranschaulicht eine drei Eingänge und drei Aus gänge enthaltende Verriegelungsschaltung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung. Wie in Fig. 7 gezeigt ist, ist ein erster Eingang I1 mit einem ersten Knoten N1 verbunden; ist ein zweiter Eingang /I1, der ein komplementärer Eingang zum ersten Eingang I1 ist, mit ei nem zweiten Knoten N2 verbunden; ist ein dritter Eingang I2 mit einem dritten Knoten N3 verbunden; ist ein vierter Aus gang O1 mit einem vierten Knoten N4 verbunden; ist ein zwei ter Ausgang /O1, welcher ein komplementärer Ausgang zum er sten Ausgang O1 ist, mit einem fünften Knoten N5 verbunden; und ein dritter Ausgang O2 ist mit einem sechsten Knoten N6 verbunden.

Der erste Knoten N1 ist der Verbindungspunkt des ersten Eingangs I1, des Ausgangs eines sechsten Inverters 33, des Eingangs eines ersten Inverters 28 und des Eingangs eines siebten Inverters 34. Der zweite Knoten N2 ist der Verbin dungspunkt des zweiten Eingangs/I1, des Ausgangs eines drit ten Inverters 30, des Eingangs eines vierten Inverters 31 und des Eingangs eines achten Inverters 35. Der dritte Knoten N3 ist der Verbindungspunkt des dritten Eingangs I2, des Aus gangs des vierten Inverters 31 und des Eingangs eines fünften Inverters 32. Der vierte Knoten N4 ist der Verbindungspunkt des ersten Ausgangs O1 und des Ausgangs des siebten Inverters 34. Der fünfte Knoten N5 ist der Verbindungspunkt des zweiten Ausgangs /O1 und des Ausgangs eines achten Inverters 35. Der sechste Knoten N6 ist der Verbindungspunkt des dritten Aus gangs O2, des Ausgangs des ersten Inverters 28 und des Ein gangs eines zweiten Inverters 29.

Außerdem ist der Ausgang des zweiten Inverters 29 mit dem Eingang des dritten Inverters 30 verbunden, während der Aus gang des fünften Inverters 32 mit dem Eingang des sechsten Inverters 33 verbunden.

Da der erste Eingang I1, der Ausgang eines sechsten In verters 33, der Eingang des ersten Inverters 28 und der Ein gang des siebten Inverters 34 am ersten Knoten N1 verbunden sind, schließen die Schaltungselemente, die eine Last für den ersten Eingang I1 werden, nur den Ausgang des sechsten Inver ters 33, den Eingang des ersten Inverters 28 und den Eingang des siebten Inverters 34 ein.

Da der zweite Eingang /I1, der Ausgang des dritten Inver ters 30, der Eingang des vierten Inverters 31 und der Eingang des achten Inverters 35 am Knoten N2 verbunden sind, schlie ßen die Schaltungselemente, die eine Last für den zweiten Eingang /I1 werden, nur den Ausgang des dritten Inverters 30, den Eingang des vierten Inverters 31 und den Eingang des ach ten Inverters 35 ein.

Gemäß der zweiten Ausführungsform der vorliegenden Erfin dung ist die Zahl von Schaltungselementen, die eine Last für den Eingang am Verbindungspunkt des Eingangs der Verriege lungsschaltung werden, auf nur drei Elemente reduziert. Daher kann eine Hochgeschwindigkeits-Eingabeoperation der Verriege lungsschaltung realisiert werden.

Der erste Eingang I1, der zweite Eingang /I1, der erste Ausgang O1 und der zweite Ausgang /O1 werden als während ei ner gewöhnlichen Operation verwendete Eingänge und Ausgänge angenommen. Der dritte Eingang I2 und der dritte Ausgang O2 werden als in einer Testoperation verwendeter Eingang bzw. Ausgang angenommen. Der erste Eingang I1, der zweite Eingang /I1, der erste Ausgang O1 und der zweite Ausgang /O1 sind er forderlich, um die Hochgeschwindigkeitseingabe und -ausgabe zu realisieren. Der dritte Eingang I2 und der dritte Ausgang O2 sind nicht erforderlich, um eine Hochgeschwindigkeitsein gabe und -ausgabe zu realisieren. Gemäß der zweiten Ausfüh rungsform der vorliegenden Erfindung wird eine Hochgeschwin digkeitsoperation während des normalen Betriebszustandes der Verriegelungsschaltung realisiert, indem eine Hochgeschwin digkeitsoperation des ersten Eingangs I1 und des zweiten Ein gangs /I1 realisiert wird, die die Hochgeschwindigkeitsopera tion erfordern.

Gemäß der zweiten Ausführungsform der Erfindung erfordert der dritte Eingang I2 keine Hochgeschwindigkeitsoperation. Gemäß der zweiten Ausführungsform der vorliegenden Erfindung wird jedoch eine Hochgeschwindigkeitsoperation für den drit ten Eingang I2 realisiert.

Da der dritte Eingang I2, der Ausgang des vierten Inver ters 31 und der Eingang des fünften Inverters 32 am dritten Knoten N3 verbunden sind, schließen die Schaltungselemente, die eine Last für den dritten Eingang I2 werden, nur den Aus gang des vierten Inverters 31 und den Eingang des fünften In verters 32 ein. Gemäß der zweiten Ausführungsform der vorlie genden Erfindung ist die Zahl von Schaltungselementen, die eine Last für den Testeingang werden, auf zwei Elemente am Verbindungspunkt des Testeingangs der Verriegelungsschaltung reduziert. Daher kann eine Hochgeschwindigkeits-Testoperation der Verriegelungsschaltung realisiert werden.

Da der dritte Eingang I2 keine Hochgeschwindigkeitsopera tion realisieren soll, kann andererseits der andere Eingang, der keine Hochgeschwindigkeitsoperation realisieren soll, mit dem Knoten verbunden sein, mit dem der dritte Eingang I2 ver bunden ist.

Fig. 8 veranschaulicht die in Fig. 6 gezeigte Verriege lungsschaltung, die für den SRAM von Fig. 4A verwendet wird, gemäß der zweiten Ausführungsform der vorliegenden Erfindung.

Wie in Fig. 8 gezeigt ist, ist die erste Eingabe I1 ein Eingangsadreßsignal; ist die zweite Eingabe /I1, die das Kom plement der ersten Eingabe I1 ist, das komplementäre Signal des Eingangsadreßsignals; ist die dritte Eingabe I2 ein Ein gabe-Scansignal; ist eine erste Ausgabe O1 ein Ausgangsadreß signal; ist eine zweite Ausgabe /O1, welche das Komplement der ersten Ausgabe O1 ist, ein komplementäres Signal des Aus gangsadreßsignals; und eine dritte Ausgabe O2 ist ein Ausga be-Scansignal.

Das Eingangsadreßsignal und Taktsignal werden über einen Schalterstromkreis 36 an die Verriegelungsschaltung gelie fert. Der Schalterstromkreis 36 umfaßt zwei P-Kanal-Transi storen und zwei N-Kanal-Transistoren, die in Reihe geschaltet sind, welche ferner mit der Hochspannungs-Energiequelle und der Niederspannungs-Energiequelle verbunden sind.

Das komplementäre Signal des Eingangsadreßsignals und das Taktsignal werden über einen Schalterstromkreis 37 an die Verriegelungsschaltung geliefert. Der Schalterstromkreis 37 besteht ebenfalls aus zwei P-Kanal-Transistoren und zwei N- Kanal-Transistoren, die in Reihe geschaltet sind, welche fer ner mit der Hochspannungs-Energiequelle und der Niederspan nungs-Energiequelle verbunden sind.

Das Eingabe-Scansignal und Scan-Taktsignal werden über einen Schalterstromkreis 38 an die Verriegelungsschaltung ge liefert. Der Schalterstromkreis 38 besteht in einer dem Schalterstromkreis 36 ähnlichen Art und Weise aus zwei P- Kanal-Transistoren und zwei N-Kanal-Transistoren, die in Rei he geschaltet sind, welche ferner mit der Hochspannungs- Energiequelle und der Niederspannungs-Energiequelle verbunden sind.

Während der normalen Operation stoppt das Scan-Taktsig nal. Das heißt, eine Verbindung zwischen dem Schalterstrom kreis 38, der Hochspannungs-Energiequelle und der Niederspan nungs-Energiequelle wird getrennt. Konkreter wird das Signal "1" an das Gate eines P-Kanal-Transistors geliefert, wird das Signal "0" über einen Inverter 39 an das Gate eines N-Kanal- Transistors geliefert, und eine Verbindung zwischen dem Schalterstromkreis 38, der Hochspannungs-Energiequelle und der Niederspannungs-Energiequelle wird getrennt. Daher werden das Eingabe-Scansignal und Scan-Taktsignal nicht an die Ver riegelungsschaltung geliefert, und das Eingangsadreßsignal, ein komplementäres Signal des Eingangsadreßsignals und das Taktsignal werden an die Verriegelungsschaltung geliefert.

Zur Zeit einer Testoperation stoppt das Taktsignal. Das heißt, das Signal "1", welches das Stoppsignal ist, wird als das Taktsignal zugeführt, und eine Verbindung zwischen dem Schalterstromkreis 36, der Hochspannungs-Energiequelle und der Niederspannungs-Energiequelle wird getrennt. Konkret wird das Signal "1" an das Gate eines P-Kanal-Transistors gelie fert, wird das Signal "0" über einen Inverter 40 an das Gate eines N-Kanal-Transistors geliefert, und eine Verbindung zwi schen dem Schalterstromkreis 36, der Hochspannungs-Energie quelle und der Niederspannungs-Energiequelle wird getrennt. Außerdem wird in ähnlicher Weise die Verbindung zwischen dem Schalterstromkreis 37, der Hochspannungs-Energiequelle und der Niederspannungs-Energiequelle getrennt. Dementsprechend werden das Eingangsadreßsignal, das komplementäre Signal des Eingangsadreßsignals und das Taktsignal nicht an die Verrie gelungsschaltung geliefert, sondern das Eingabe-Scansignal und das Scan-Taktsignal werden an diese geliefert.

Die erste Ausgabe O1 der Verriegelungsschaltung wird über den Inverter 34 als das Ausgangsadreßsignal abgegeben, und die zweite Ausgabe /O1, die das Komplement der ersten Ausgabe O1 der Verriegelungsschaltung ist, wird über den Inverter 35 als das komplementäre Signal des Ausgangsadreßsignals abgege ben. Der Inverter 34 und der Inverter 35 arbeiten als Puffer. Die Inverter 34 und 35 sind jedoch nicht erforderlich, und die Ausführungsform der Erfindung, die in Fig. 8 dargestellt ist, arbeitet ohne den Inverter 34 und den Inverter 35.

Mit Verweis auf Fig. 9 wird nun im folgenden eine dritte Ausführungsform der Erfindung beschrieben. Fig. 9 ist ein Blockdiagramm eines Halbleiterchip-Entwurfsystems, um eine Verriegelungsschaltung gemäß Ausführungsformen der vorliegen den Erfindung zu entwerfen.

Wie in Fig. 9 gezeigt ist, ist eine Verriegelungsschal tung wie z. B. die in Fig. 5-8 dargestellte Verriegelungs schaltung in einer Einheitszellenbibliothek 200 registriert. Ein Speicher (SRAM, DRAM oder dergleichen), der die in Fig. 5- 8 gezeigte Verriegelungsschaltung verwendet, ist außerdem in einer Makrozellenbibliothek 201 registriert. Die Einheits zellenbibliothek 200 und die Makrozellenbibliothek 201 werden im Halbleiter-Entwurfsystem verwendet.

Wie in Fig. 9 dargestellt ist, erzeugt ein System- Entwurfsystem 101 eine Registerübertragungspegel-(RTL)- Beschreibung (Operationspegel-Logikschaltung) 102 auf der Ba sis einer Halbleiter-Entwurfspezifikation 100. Ein Funktions/ Logik-Entwurfsystem 103 erzeugt eine Netzliste (d. h. eine Ga tepegel-Logikschaltung) auf der Basis der RTL-Beschreibung 102. In der Praxis wird die RTL-Beschreibung 102 durch eine logische Synthese in die Netzliste 104 umgewandelt. Ein Lay out-Entwurfsystem 105 erzeugt auf der Basis der Netzliste 104 Layoutdaten 106. Ein Maskenlayout-Entwurfsystem 107 erzeugt auf der Basis der Layoutdaten 106 Maskenlayoutdaten 108. Auf der Basis der Maskenlayoutdaten 108 wird dann ein Halbleiter chip hergestellt.

Die Einheitszellenbibliothek 200, in der die Verriege lungsschaltung registriert ist, oder die Makrozellenbiblio thek 201, in der der Speicher (z. B. SRAM), der die Verriege lungsschaltung der vorliegenden Erfindung verwendet, regi striert ist, wird im Funktions/Logik-Entwurfsystem 103 ver wendet, um die Netzliste 104 einschließlich der in Fig. 5-8 gezeigten Verriegelungsschaltungen zu erzeugen.

Außerdem wird die Einheitszellenbibliothek 200, in der die in Fig. 5-8 gezeigten Verriegelungsschaltungen regi striert sind, und/oder die Makrozellenbibliothek 201, in der der die in Fig. 5-8 dargestellten Verriegelungsschaltungen verwendende Speicher registriert ist, im Layout-Entwurfsystem 105 verwendet, um die Layoutdaten 106 einschließlich der Ver riegelungsschaltung der vorliegenden Erfindung zu erzeugen.

Die Einheitszellenbibliothek 200 und/oder die Makrozel lenbibliothek 201 wird ferner im Maskenlayout-Entwurfsystem 107 verwendet, um die in Fig. 5-8 dargestellten Verriege lungsschaltungen enthaltenden Maskenlayoutdaten 108 zu erzeu gen.

Gemäß im vorherstehenden beschriebenen Ausführungsformen der vorliegenden Erfindung wird ein eine Verriegelungsschal tung enthaltender Halbleiterchip erzeugt, indem die Einheits zellenbibliothek 200, in der die Verriegelungsschaltung der vorliegenden Erfindung registriert ist, und/oder die Makro zellenbibliothek 201, in der der die Verriegelungsschaltung der vorliegenden Erfindung verwendende Speicher registriert ist, genutzt werden/wird.

Obgleich bevorzugte Ausführungsformen der vorliegenden Erfindung dargestellt und beschrieben worden sind, erkennt der Fachmann, daß Änderungen in diesen Ausführungsformen vor genommen werden können, ohne vom Prinzip und Geist der Erfin dung abzuweichen, deren Umfang in den beigefügten Ansprüchen und ihren Äquivalenten definiert ist.

Claims

1. Verriegelungsschaltung mit vier oder mehr Invertern, die in einer Schleife verbunden sind, um ein Signal zu halten und einer Mehrzahl von jeweils mit verschiedenen Knoten ver bundenen Eingangsanschlüssen, worin zumindest ein Eingangsan schluß für eine normale Operation der Verriegelungsschaltung verwendet wird und zumindest ein Eingangsanschluß für eine Testoperation der Verriegelungsschaltung verwendet wird.

2. Verriegelungsschaltung mit vier oder mehr Invertern, die in einer Schleife verbunden sind, um ein Signal zu halten und einer Mehrzahl von Eingangsanschlüssen und Ausgangsan schlüssen, die jeweils mit verschiedenen Knoten verbunden sind, worin zumindest ein Eingangsanschluß für eine normale Operation der Verriegelungsschaltung verwendet wird und zu mindest ein Eingangsanschluß für eine Testoperation der Ver riegelungsschaltung verwendet wird.

3. Verriegelungsschaltung mit vier oder mehr Invertern, die in einer Schleife verbunden sind, um ein Signal zu halten und einer Mehrzahl von jeweils mit verschiedenen Knoten ver bundenen Ausgangsanschlüssen, worin zumindest ein Ausgangsan schluß für eine normale Operation der Verriegelungsschaltung verwendet wird und zumindest ein Ausgangsanschluß für eine Testoperation der Verriegelungsschaltung verwendet wird.

4. Verriegelungsschaltung nach Anspruch 2 oder 3, worin zumindest ein Ausgangsanschluß für eine normale Operation der Verriegelungsschaltung verwendet wird und zumindest ein Aus gangsanschluß für eine Testoperation der Verriegelungsschal tung verwendet wird.

5. Verriegelungsschaltung, aufweisend:
einen ersten Inverter, der einen Eingang und einen Aus gang enthält;
einen zweiten Inverter, der einen Eingang und einen Aus gang enthält, wobei der Ausgang des ersten Inverters an einem ersten Knoten mit dem Eingang des zweiten Inverters verbunden ist;
einen dritten Inverter, der einen Eingang und einen Aus gang enthält, wobei der Ausgang des zweiten Inverters an ei nem zweiten Knoten mit dem Eingang des dritten Inverters ver bunden ist; und
einen vierten Inverter, der einen Eingang und einen Aus gang enthält, wobei der Ausgang des dritten Inverters an ei nem dritten Knoten mit dem Eingang des vierten Inverters ver bunden ist,
worin der Ausgang des vierten Inverters direkt mit dem Eingang des ersten Inverters an einem vierten Knoten verbun den ist, und
worin ein erster Eingang am vierten Knoten verbunden ist, ein zweiter Eingang am zweiten Knoten verbunden ist, ein er ster Ausgang am ersten Knoten verbunden ist und ein zweiter Ausgang am dritten Knoten verbunden ist.

6. Verriegelungsschaltung nach Anspruch 5, worin der er ste Eingang und der erste Ausgang während einer normalen Ope ration der Verriegelungsschaltung verwendet werden und der zweite Eingang und der zweite Ausgang während einer Testope ration der Verriegelungsschaltung verwendet werden.

7. Verriegelungsschaltung nach Anspruch 5, worin die er ste Eingabe ein Eingangsadreßsignal ist, die zweite Eingabe ein Eingabe-Scansignal ist, die erste Ausgabe ein Ausgangs adreßsignal ist und die zweite Ausgabe ein Ausgabe-Scansignal ist.

8. Verriegelungsschaltung, aufweisend:
einen ersten Inverter, der einen Eingang und einen Aus gang enthält;
einen zweiten Inverter, der einen Eingang und einen Aus gang enthält, wobei der Ausgang des ersten Inverters an einem ersten Knoten mit dem Eingang des zweiten Inverters verbunden ist;
einen dritten Inverter, der einen Eingang und einen Aus gang enthält, wobei der Ausgang des zweiten Inverters mit dem Eingang des dritten Inverters verbunden ist;
einen vierten Inverter, der einen Eingang und einen Aus gang enthält, wobei der Ausgang des dritten Inverters an ei nem zweiten Knoten mit dem Eingang des vierten Inverters ver bunden ist;
einen fünften Inverter, der einen Eingang und einen Aus gang enthält, wobei der Ausgang des vierten Inverters an ei nem dritten Knoten mit dem Eingang des fünften Inverters ver bunden ist; und
einen sechsten Inverter, der einen Eingang und einen Aus gang enthält, wobei der Ausgang des fünften Inverters mit dem Eingang des sechsten Inverters verbunden ist,
worin der Ausgang des sechsten Inverters an einem vierten Knoten mit dem Eingang des ersten Inverters verbunden ist, und
worin ein erster Eingang am vierten Knoten verbunden ist, ein zweiter Eingang am zweiten Knoten verbunden ist, ein dritter Eingang am dritten Knoten verbunden ist, ein erster Ausgang am vierten Knoten verbunden ist, ein zweiter Ausgang am zweiten Knoten verbunden ist und ein dritter Ausgang am ersten Knoten verbunden ist.

9. Verriegelungsschaltung nach Anspruch 8, worin der er ste Eingang, der zweite Eingang, der erste Ausgang und der zweite Ausgang während einer normalen Operation der Verriege lungsschaltung verwendet werden und der dritte Eingang und der dritte Ausgang während einer Testoperation der Verriege lungsschaltung verwendet werden.

10. Verriegelungsschaltung nach Anspruch 8, worin die er ste Eingabe ein Eingangsadreßsignal ist, die zweite Eingabe ein Komplementsignal der ersten Eingabe ist, die dritte Ein gabe ein Eingabe-Scansignal ist, die erste Ausgabe ein Aus gangsadreßsignal ist, die zweite Ausgabe ein Komplement der ersten Ausgabe ist und die dritte Ausgabe ein Ausgabe- Scansignal ist.

11. Verriegelungsschaltung, aufweisend:
einen ersten Inverter, der einen Eingang und einen Aus gang enthält;
einen zweiten Inverter, der einen Eingang und einen Aus gang enthält, wobei der Ausgang des ersten Inverters mit dem Eingang des zweiten Inverters verbunden ist;
einen dritten Inverter, der einen Eingang und einen Aus gang enthält, wobei der Ausgang des zweiten Inverters mit dem Eingang des dritten Inverters verbunden ist; und
einen vierten Inverter, der einen Eingang und einen Aus gang enthält, wobei der Ausgang des dritten Inverters mit dem Eingang des vierten Inverters verbunden ist,
einem fünften Inverter, der einen Eingang und einen Aus gang hat, wobei der Ausgang des vierten Inverters mit dem Eingang des fünften Inverters verbunden ist,
einem sechsten Inverter, der einen Eingang und einen Aus gang hat, wobei der Ausgang des fünften Inverters mit dem Eingang des sechsten Inverters verbunden ist und der Ausgang des sechsten Inverters mit dem Eingang des ersten Inverters an einen zweiten Knoten verbunden ist,
worin der erste Eingang mit dem zweiten Knoten verbunden ist, ein zweiter Eingang mit dem ersten Knoten verbunden ist, ein dritter Eingang mit einem Knoten zwischen dem ersten und dem zweiten Knoten verbunden ist, ein erster Ausgang mit ei nem zweiten Knoten verbunden ist, ein zweiter Ausgang mit ei nem ersten Knoten verbunden ist und ein dritter Ausgang zwi schen dem ersten Knoten und dem zweiten Knoten angeschlossen ist,
worin ein erster Eingang am vierten Knoten verbunden ist, ein zweiter Eingang am zweiten Knoten verbunden ist, ein er ster Ausgang am ersten Knoten verbunden ist und ein zweiter Ausgang am dritten Knoten verbunden ist.