DE2333400C2

DE2333400C2 - Sperrschicht-Feldeffekttransistor

Info

Publication number: DE2333400C2
Application number: DE2333400A
Authority: DE
Inventors: Michio Tokyo Arai
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1972-06-30
Filing date: 1973-06-30
Publication date: 1982-05-13
Also published as: DE2333400A1

Description

Die Erfindung betrifft einen Sperrschicht-Feldeffekttransistor entsprechend dem Oberbegriff des Anspruchs I.

Aus »Proceedings of the IEEE, Vol. 62, No. 12, December 1964, Seiten 1572 bis 1575« ist eine integrierte Schaltungsanordnung bekannt, die einen Feldeffekttransistor enthält, der einen Kanal mit einer r, Source-Zone und einer Drain-Zone an gegenüberliegenden Enden aufweist. Ferner ist eine erste Gate-Zone mit einem Leitfähigkeitstyp, der dem des Kanals entgegengesetzt ist, vorhanden. Die Gate-Spannung wird dem Feldeffekttransistor über das Substrat zugeführt, das vom Leitfähigkeitstyp des Kanals ist Das Substrat ist vom Kanal durch eine erste Gate-Zone getrennt und bildet einen PN-Übergang zur ersten Gate-Zone. Die Kapazität dieses in Sperrichtung gepolten PN-Übergangs und die in dieser Kapazität «5 gespeicherte Ladung kann innerhalb der Schaltung ausgenutzt werden, jedoch muß diese Kapazität ausreichend groß sein, um den Feldeffekttransistor

vollständig durchzuschalten.

Der Erfindung liegt die Aufgabe zugrunde, den Sperrschicht-Feldeffekttransistor der eingangs genannten Art so auszubilden, daß er zur Bildung von Zeitkonstanten-Kreisen verwendet werden kann, deren gespeicherte elektrische Ladung in Abhängigkeit von einer bestimmten physikalischen Größe steuerbar ist.

Gelöst wird diese Aufgabe gemäß der Erfindung durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmale. Zweckmäßige Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Durch die Anordnung der zweiten Gate-Zone in der ersten erreicht man eine nahezu lineare Beziehung zwischen der Drain-Spannung Vb und dem Drain-Strom Id; außerdem ist es möglich, den Feldeffekttransistor als lichtempfindliche Anordnung zu verwenden. Die besondere Arbeitsweise des Feldeffekttransistors ist darauf zurückzuführen, daß bei Sperrung des PN-Übergangs zwischen den beiden Gate-Zonen in der einen Gate-Zone eine Ladungsspeicherung erfolgt.

Die Erfindung wird nachstehend anhand der F i g. 1 bis 9 beispielsweise erläutert. Es zeigt

Fig. 1 einen Querschnitt einer ersten Ausführungsform des FETs,

Fig.2 Kennlinien zur Erläuterung der Arbeitsweise des FETs,

F i g. 3 ein Schaltbild und einen Querschnitt des FETs in einer weiteren Ausführungsform,

Fig.4A bis 4C Kennlinien zur Erläuterung der Arbeitsweise der Schaltung der F i g. 3,

F i g. 5 ein Ersatzschaltbild des FETs,

Fig.6 ein Diagramm zur weiteren Erläuterung der Arbeitsweise des FETs,

F i g. 7A und 7B den Verlauf der Gate-Spannung und des Widerstandes zwischen der Source-Elektrode und der Drain-Elektrode zur Erläuterung der Arbeitsweise des FETs,

F i g. 8 die Frequenzkennlinie des FETs und

F i g. 9 ein Schaltbild und einen Querschnitt des FETs in einer weiteren Ausführungsform.

Anhand der Fig. 1 wird die grundlegende Arbeitsweise eines N-Kanal-Sperrschicht-Feldeffekttransistors gemäß der Erfindung beschrieben.

Bei der ersten Ausführungsform der Erfindung besteht der Sperrschicht-FET 30 aus einem N-Kanal 2 mit einem hohen spezifischen Widerstand, einer N+-Source-Zone 3 mit niedrigem spezifischen Widerstand und einer N+ -Drain-Zone 4 mit niedrigem spezifischen Widerstand. Die N+ -Source-Zone 3 und die N+-Drain-Zone 4 stoßen an den gegenüberliegenden Enden des Kanals 2 an. Erste P-Gate-Zonen 5 und 5' sind über und unter dem N-Kanal 2 gebildet.

Zweite N-Gate-Zonen 6 und 6' sind in den ersten Gate-Zonen 5 und 5' ausgebildet. Eine Source-Elektrode U, eine Drain-Elektrode 12 und Gate-Elektroden 13 und 13' sind an der Source-Zone 3, der Drain-Zone 4 und den zweiten Gate-Zonen 6 und 6' ausgebildet.

in Betrieb wird eine gegenüber der Source-Elektrode H negative Spannung an die Gate-Elektrode 13 angelegt Wenn eine gegenüber der Source-Elektrode 11 positive Spannung an die Drain-Elektrode 12 angelegt wird, steuert die zwischen der ersten Gate-Zone 5 und dem Kanal 2 gebildete Sperrschicht die Breite de« Kanals 2 und der FET 30 arbeitet normal.

Wenn nun eine gegenüber der Source-Elektrode 11 ausreichend hohe negative Spannung an die Drain-Elektrode 12 angelegt wird, wird den PN-Übergang

zwischen der ersten Gate-Zone 5 und dem Kanal 2 in Durchlaßrichtung vorgespannt, während der PN-Übergang zwischen der zweiten Gate-Zone 6 und der ersten Gate-Zone 5 in Sperrichtung vorgespannt wird, so daß kein übermäßiger Strom zwischen der Gate-Elektrode 13 und der Drain-Elektrode 12 fließen kann.

Wie durch die durchgehende Linie in F i g. 2 gezeigt ist, kann eine nahezu lineare Beziehung zwischen der Drain-Spannung Vb und dem Drain-Strom Id bei positiver und negativer Drain-Spannung Vd erhalten werden. Die gestrichelte Linie in Fig.2 zeigt die Charakteristik des üblichen FETs, bei dem ein übermäßiger Strom in der Richtung der negativen Drain-Spannung Vd fließt

Es wird nun eine zweite Ausführungsform des FETs ii anhand der F i g. 3 beschrieben.

Eine Epitaxialschicht die einen N-Kanal 2 bildet und y

N-Verunreinigungen in einer Dichte von etwa 10¹⁵ Atomen/cm³ enthält ist auf einem P-Halbleitersubstrat 20 gebildet Eine erste Gate-Zone 3, die P-Verunreinigungen in einer Dichte von etwa 10^{18 £}tomeii/cm³ enthält ist durch Diffusion bis zu einer Dicke von etwa 5 μπι in der epitaxialen Schicht bzw. der Halbleiterzone 2 gebildet Eine zweite Gate-Zone 6, die N+-Verunreinigungen mit einer Dichte von etwa 10²⁰ Atomen/cm³ enthält ist durch Diffusion bis zu einer Dicke von etwa 1 μπι in der P-Zone 5 gebildet N+-Zonen als Source-Zone 3 und Drain-Zone 4 sind an beiden Seiten der P-Zone 5 gebildet

Eine transparente Isolierschicht 7 aus S1O2 ist auf der Oberfläche des Halbleitersubstrats gebildet Die Source-Elektrode 11, die Gate-Elektrode 13 und die Drain-Elektrode 12 sind an öffnungen 8, 9 und 10 angeordnet die an der Isolierschicht 7 ausgebildet sind. Außerdem ist der FET 30 derart ausgebildet, daß der Teil der Metallelektrode über der Gate-Zone 5 so klein wie möglich ist Dies bedeutet, daß er so ausgebildet ist daß so viel wie möglich auf den FET 30 auffallendes Licht den '"'bergang zwischen der Gate-Zone 5 und dem Kanal 2 erreicht

Bei dieser Ausführungsform ist ein Steuerelektrodenkreis 14 zwischen die Source-Elektrode 11 und die Gate-Elektrode 13 geschaltet Ein Widerstand 16 und eine Spannungsquelle 15 sind in Reihe zwischen die Source-Elektrode 11 und die Drain-Elektrode 12 geschaltet. Ausgangsanschlüsse 17 sind an die beiden Enden des Widerstands 16 angeschlossen.

Es wird nun die Arbeitsweise des FET 30 beschrieben.

Wenn eine gegenüber der Source-Elektrode 11 negative Gate-Spannung Vc von dem Steuerelektrodensteuei'kreis 14 an die Gate-Elektrode 13 angelegt wird, wird der Übergang zwischen der Gate-Zone 6 und der Gate-Zone 5 in Durchlaßrichtung vorgespannt, während der Übergang zwischen den Zonen 5 und 2 in Sperrichtung vorgespannt wird. Daher wird die gesamte « Gate-Spannung Vc an den PN-Übergang zwischen den Zonen 5 und 2 angelegt, um die Sperrschicht nahe dem PN-Übergang zu erweitern, so daß der Kanal von der N ⁺-Source-Zone 3 zu der Drain-Zone 4 verengt wird, um die Größe des Widerstands dazwischen zu erhöhen, m, Die Arbeitsweise ist somit die gleiche wie die des üblichen FETs. Wie die F i g. 4A bis 4C zeigen, wird die negative Gate-Spannung V_G an die Gate-Elektrode 13 angelegt und der Drain-Strom Id ist wegen des großen Wertes R\ des Widerstands Rsd des Kanals in einem Zeitintervall von 0 bis /„· ',dein.

Bis zur Zeit I₀ bildet die Sperrschicht zwischen den Zonen S und 2 eine Kapazität Ct, die mit der elektrischen Ladung C=Ci · V_g in der Gate-Zone 5 geladen ist

Wenn das Potential der Gate-Zone 6 Null wird bzw. ein Kurzschluß zwischen der Gate-Elektrode 13 und der Source-Elektrode 11 gebildet wird, wird die elektrische Ladung Q auf die Kapazität C\ zwischen den Zonen 3 und 2 und eine Kapazität C₂ zwischen den Zonen 5 und 6 verteilt Wie F i g. 5 zeigt, entspricht der FET 30 einem Kreis, in den die Kapazitäten Q und C-> in Reihe geschaltet sind. Vom Standpunkt der Beziehung zwischen der Gate-Zone 5 und dem Massepegel sind die Kapazitäten Q und Ci parallel geschaltet Es gilt daher

Q= Qi+ Qi = G V_x+C₁V_x,
wobei für die Sperrspannung gilt

40

45

50 C₁ +C₁'

Infolge der Spannung V» bleibt die Sperrschicht in dem Kanal. Der Widerstand Rsd zwischen der Source-Zone 3 und der Drain-Zone 4 nimmt nicht plötzlich ab, sondern die gespeicherte Ladung geht durch den Sptrrstrom, der durch die PN-Übergänge fließt die durch die Konuensatoren Ct and C2 dargestellt sind, allmählich verloren. Da die gespeicherte Ladung auf beide PN-Übergänge verteilt wird, wenn die Gate-Spannung Vg Null ist, nimmt Rsl< sprunghaft zu dem Zeitpunkt ab, wenn die Gate-Spannung Vc Null wird, und nimmt danach allmählich ab.

Wenn kein Licht auf den FET 30 fällt, nimmt der Drain-Strom Io allmählich zu bzw. der Widerstand Rsd nimmt allmählich ab. wie durch die Kurve »a« in den F i g. 4A und 4C gezeigt ist. In den F i g. 4A bis 4C beträgt das Zeitintervall f_o-i3 etwa eine Sekunde bei Raumtemperatur, 100 Sekunden bei einer niedrigeren Temperatur von z. B. — 20⁰C und eine Millisekunde bei einer höheren Temperatur von z. B. 100⁰C.

Wenn dagegen Licht auf den FET 30 fällt, werden Träger nahe der in Sperrichtung vorgespannten Sperrschicht erzeugt so daß der Sperrschichtstrom, der durch die PN-Übergänge fließt, erhöht und die Verlustzeit der gespeicherten Ladung to verkürzt wird. Zum Beispiel beträgt bei einer Beleuchtungsintensität von 1000 Lux das Zeitintervall to-h weniger als 0,1 Millisekunden. Die Kurven »tx< in den Fig.4A bis 4C zeigen Kennlinien bei niedriger Beleuchtungsintensität und die Kurven »cx< in den Fig.4A bis 4C zeigen Kennlinien bei hoher Beleuchtungsintensität. Der Widerstand Rsd z. B. nimmt in einer Sekunde bei einer Temperatur von 20⁰C ohne auffallendes Licht auf einen konstanten Wert R₂ ab, während er bei einer Beleuchtungsintensität von 1 Lux in 0,1 Sekunden und bei einer Beleuchtungsintensität von 10 Lux in 0,01 Sekunden bei der gleichen Temperatur auf den Wert R₂ abfällt.

Der Zeitpunkt, zu dem Rsd den konstanten Wert R₂ erreicht, schwan'.t daher zwischen t\, t₂ und Ϊ3, wie die F i g. 4A bis 4C zeigen.

F i g. 6 zeigt die Dämpfungskennlinie in Abhängigkeit von der Beleuchtungsintensität L und de. Temperatur T. Die Dämpfungszeit t_D des FETs 30 ändert sich proportional der Beleuchtungsintensität L bzw. der Temperatur Tune der FET 30 kann daher in einer auf Licht oder einer auf Wärme ansprechenden Vorrichtung verwendet werden.

Nach der obigen Beschreibung wird die Gleichspannung an die Gate-Elektrode 13 angelegt und danach

wird ein Null-Potentialzustand an der Gate-elektrode 13 erzeugt.

Wenn eine Gate-Spannung Vr,-. wie sie F i g. 7Λ ^cigt, an die Gate-Elektrode 1.3 angelegt wird, ändert sich der Widerstand Rso des Kanals in einer Wellenform, die nahezu der Gate-Elektrodenspannung Vo bei einem üblichen KET ohne den Ladungsspeichereffekt entspricht, wie durch die gestrichelte Linie in Fig. 7B gezeigt ist. Da der FET 30 dagegen den Ladungsspeichereffekt hat, eilt sein R so hinter der Gate-Spannung Vg nach, wie die durchgehende Linie in Fig. 7B zeigt. Die Nacheilung hängt von der Intensität der Beleuchtung und der Temperatur ab. Die Nacheilung kann durch die Spannung kontrolliert werden, die an dem Widerstand 16 festgestellt wird. )e größer die Intensität der Beleuchtung ist. desto kleiner ist die Gleichspannungskomponente. )e höher außerdem die Temperatur ist, desto kleiner ist die Gleichspannungskomponente.

Fig. 8 zeigt die Frequenzkennlinie des FETs 30, die die Beziehung zwischen der Frequenz der Gate-Spannung und der Ausgangsglcichspannung darstellt, wenn kein Licht auf den FET 30 fällt. Die Kurve »a« in F i g. 8 stellt die Kennlinie bei der Temperatur von ItXTC und die Kurve »ix< die Kennlinie bei der Temperatur von 80⁰C dar. Wie Fig. 8 zeigt, ändert sich f_V2 mit der Temperatur. (\n stellt die Frequenz dar, bei der die Ausgangsgleichspannung Va in der Mitte (0,85 V) zwischen der Ausgangsgleichspannung (1,0 V) bei der unendlich großen Gate-Elektrodenfrequenz und der Ausgangsgleichspannung (0,7 V) bei der unendlich kleinen Gate-Elektrodenfrequenz liegt. Die 0.85 Volt-Linie der Ausgangsgleichspannung schneidet die Kurve »a« bei einer Temperatur von 100⁰C bei der Frequenz /i/2 von 330 Hz und die Kurve »ix< bei einer Temperatur von 80⁰C bei der Frequenz f\n von 60 Hz. Wenn die Frequenzen (\n bei vielen Temperaturpunkten gemessen werden, kann die in Fig.6 gezeigte Beziehung erhalten werden. Die Beziehung zwischen der Intensität der Beleuchtung und der Frequenz (\n ist ähnlich der Beziehung zwischen der Temperatur und der Frequenz /i/2, wie sie Fig.6 zeigt. Da die Intensität der Beleuchtung und die Temperatur aus dem Ansprechen auf Wechselspannungssignale ermittelt werden können, ist es leicht, einen Kreis auszubilden, der von Licht oder Wärme gesteuert wird, oder einen Kreis zur Ermittlung von Licht oder Wärme.

Es wird nun eine dritte Ausführiingsform des FET anhand der F i g. 9 beschrieben. Die Teile der dritten Ausführungsform, die die gleichen sind wie bei der ersten und zweiten, haben die gleichen Bezugsziffern und werden im einzelnen nicht beschrieben.

Bei dieser Ausführungsform nimmt die gespeicherte Ladung durch auffallendes Licht nicht ab, sondern wird dadurch verringert, daß außerdem eine P ⁺-Halbleiterzone 21, eine Elektrode 22 für die P+ -Halbleiterzone und ein Gatekreis 23 vorgesehen werden, der eine Spannungsquelle 24 und einen Schalter 25 in Reihe 7wischen der Elektrode 22 und der Source-Elektrode 11 aufweist.

Wenn eine negative Gate-Spannung V₍, an die Gate-Elektrode 13 angelegt und danach das Potential der Gate-Elektrode 13 auf Null gebracht wird, wird eine elektrische Ladung in der Gate-Zone 5 gespeichert. Wenn die gespeicherte elektrische Ladung nicht gesteuert wird, nimmt sie mit dem Sperrstrom ab. Bei dieser Ausiünruiigsionn wird sie jedovri in der im folgenden beschriebenen Weise gesteuert.

Bei dieser Ausführungsform werden Löcher aus der P+ -Halbleiterzone 21 in dem eingeschalteten Zustand des Schalters 25 injiziert. Die Löcher erreichen die P-Halbleiterzone 5, wenn die Dicke der Zone 2 geringer als die Diffusionslänge der Löcher ist. Die gespeicherte elektrische Ladung nimmt daher in der gleichen Weise ab, wie Träger durch einfallendes Licht oder Wärme gebildet werden, und die Verlustzeit der elektrischen Ladung kann verkürzt werden.

In Zusammenwirkung mit Licht oder Wärme kann die gespeicherte elektrische Ladung durch Injektion von Löchern aus der P*--Halbleiterzone 21 gesteuert werden, die als eine emittierende Zone wirkt

Die emittierende Zone 21 kann auch in einer anderen Form ausgebildet werden. Wenn die Erstreckung der Zone 5 kleiner als die Diffusionslänge der Löcher ist, kann die emittierende Zone in der Zone 2 nahezu der Source-Zone 3 oder der Drain-Zone 4 oder in der Zone 6 ausgebildet werden. Der in die emittierende Zone 21 fließende Strom ist nicht nur ein Gleichstromsignal, sondern kann auch aus verschiedenen Arten von Wechselstromsignalen bestehen, so daß verschiedene Arten von Formierkreisen gebildet werden können.

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Claims

Patentansprüche:

1. Sperrschicht-Feldeffekttransistor mit einem Halbleiterkörper, in dem eine Kanalzone, eine Source-Zone und eine Drain-Zone des einen Leitfähigkeitstyps sowie eine erste Gate-Zone, die an die Kanalzone angrenzt und vom entgegengesetzten Leitfähigkeitstyp ist, und eine zweite Gate-Zone, die von der Kanalzone durch die erste Gate-Zone getrennt ist und den einen Leitfähigkeitstyp hat, angeordnet sind, wobei im Betrieb die Steuerspannung an die zweite Gate-Zone angelegt wird, dadurch gekennzeichnet, daß die zweite Gate-Zone (6) in der ersten Gate-Zone (5) angeordnet und mit einer Gate-Elektrode (13) zum Zuführen der Steuerspannung versehen ist.

2. Sperrschicht-Feldeffekttransistor nach Anspruch 1. dadurch gekennzeichnet, daß der HaIbleiterkörp^-r schichtförmig ausgebildet ist. daß die Source-Zone (3) und die Drain-Zone (4) an den Enden des schichtförmigen Halbleiterkörpers angeordnet sind und daß beidseitig an der Kanalzone je erste und zweite Gate-Zone angeordnet sind (Fig-1)-

3. Sperrschicht-Feldeffekttransistor nach Anspruch 1, dadurch gekennzeichnet, daß der Halbleiterkörper ein Substrat (20) des entgegengesetzten Leitfähigkeitstyps und darauf eine epitaktische Schicht (2) des einen Leitfähigkeitstyps aufweist, daß w die erste oate-Zone (5) durch Diffusion in der epitaktiscben Schicht. (2) unu die zweite Gate-Zone (6) durch Diffusion i.t der erste Gate-Zone (5) gebildet ist und daß die Source und Drain-Zonen (3,

4) an beiden Seiten der ersten Gate-Zone (5) π angeordnet sind (F i g. 3).

4. Sperrschicht-Feldeffekttransistor nach Anspruch 3, dadurch gekennzeichnet, daß das Halbleitersubstrat (21) stark dotiert ist und mit einer Elektrode (22) versehen ist (F i g. 9). w

5. Verwendung des Sperrschicht-Feldeffekttransistors nach einem der Ansprüche 1 bis 4 als lichtempfindliches Bauelement.