DE3012205C2 - Multiprozessor-Datenverarbeitungsanlage mit mehreren jeweils einem Prozessor zugeordneten Pufferspeichern - Google Patents

Description

Die Erfindung bezieht sich auf eine Multiprozessor-Datenverarbeitungsanlage gemäß dem Oberbegriff des Hauptanspruches.

Eine derartige Datenverarbeitungsanlage mit mehreren Prozessoren und diesen zugeordneten Pufferspeichern ist aus der DE-AS 22 26 382 bekannt.

Größere Datenverarbeitungsanlagen enthalten neben einem Zentralprozessor vielfach noch wenigstens einen Ein/Ausgabe-Prozessor, der selbständig die Übertragung von Daten zwischen peripheren Einheiten und dem Arbeitsspeicher bzw. umgekehrt steuert. Es ist ferner bekannt, ab einer bestimmten Leistungsklasse zwischen Zentralprozessor und Arbeitsspeicher einen Pufferspeicher, ein sogenanntes Cache, vorzusehen, in welchem ein Teil des im Arbeitsspeicher enthaltenen Gesamtdatenbestandes zum Zwecke eines schnelleren Zugriffs zwischengespeichert werden kann. Die Effektivität eines solchen Pufferspeichers ist dabei dann am größten, wenn er ausschließlich vom Zentralprozessor benutzt wird, d. h. auf Multiprozessor-Anlagen übertragen, wenn — wie aus der DE-AS 22 26 382 bekannt — jedem Prozessor dieses Systems ein eigener Pufferspeicher ein sogenannter »Private Cache« zur Verfügung steht. Beim Private Cache ergeben sich jedoch Probleme in bezug auf die korrekte Datenhaltung, was

im folgenden anhand einer kurzen Erläuterung von Aufbau und Arbeitsprinzip eines Cache näher dargelegt werden soll.

Ein Pufferspeicher besteht üblicherweise aus π Zeilen, in die Daten aus dem Arbeitsspeicher übertragen werden können. Aus organisatorischen Gründen sind der Hauptspeicher und das Cache i:· Seiten bzw. Bänke und in Klassen eingeteilt.

Stellt man sich bildlich vor, daß die Klassen in horizontaler Richtung und die Seiten (Bänke) in vertikaler Richtung gezählt werden, dann werden die zu übertragenden Daten, z. B. in Form von Datenblöcken immer nur in vertikaler Richtung von der jeweiligen Klasse des Hauptspeichers in die jeweils gleiche Klasse des Cache bzw. umgekehrt übertragen.

Das Adreßwort zum Auffinden einer bestimmten Speicherstelle im Hauptspeicher setzt sich folgerichtig aus drei Teilen zusammen, nämlich der Seitenadresse mit den höchstwertigen Bits, der Klassenadresse mit niederwertigeren Bits und der Zellenadresse mit den niederwertigsten Bits. Jeder dieser Dalenpufferzellen ist für den jeweils zugehörigen Seitenadreßteil (Tag) sowie für ein oder mehrere Kennzeichenbits (Flag) eine im sogenannten Tag/Flag-Speicherteil vorhandene Tag/ Flag-Zelle fest zugeordnet. Bei Lesezugriffen des Zentralprozessors wird deshalb zunächst dieser Tag/ Flag-Speicher daraufhin untersucht, ob die vom Zentralprozessor gesendete Adresse bzw. die zugehörigen Daten überhaupt im Pufferspeicher enthalten sind. Sofern die gewünschte Adresse gespeichert ist, können die zugehörigen Daten unmittelbar aus dem Datenpufferteil zum Zentralprozessor übertragen werden, ansonsten wird ein Zugriff zum Arbeitsspeicher erforderlich. In bezug auf Schreiboperationen werden Arbeitsspeicher und Pufferspeicher vielfach so betrieben, daß gemäß dem »Store-through«-Prinzip immer in den Arbeitsspeicher geschrieben wird und in das Cache nur dann, wenn die zu überschreibenden Daten bereits im Cache dupliziert werden. Wenn dann bei einem Lesezugriff die gewünschte Adresse nicht im Tag/Flag-Speicherteil des Caches vorgefunden wird, können die zugehörigen, aktuellen Daten auf alle Fälle aus dem Arbeitsspeicher geholt werden. Die konsequente Anwendung des »Store-through«-Prinzips bei Multiprozessor-Systemen hat nun zwangsläufig zur Folge, daß bei Schreiboperationen in den Arbeitsspeicher und in jeden der im System vorhandenen »Private-Caches« geschrieben wird, sofern dort die zu überschreibenden Daten bereits dupliziert waren. Letzteres ist jedoch nur dann festzustellen, wenn die Tag/Flag-Speicher aller »Private-Caches« durchgemustert werden. Daraus ergeben sich nun zwei unangenehme Folgen. Einmal muß von jedem »Private-Cache« zu allen anderen je eine Schreibverbindung hergestellt werden und zum anderen wird der private Lese-Schreibbeirieb zwischen einem Zentralprozessor und seinem »Private-Cache« zeitlich empfindlich gestört. Das erstgenannte Verbindungsproblem läßt sich dadurch entschärfen und zumindest im Aufwand reduzieren, wenn die Aktualisi^rungsaufforderung bei Schreiboperationen zentral vom Arbeitsspeicher gesteuert wird. Hinsichtlich des zweiten Problems, d. h. der zeitlichen Störung des Betriebs zwischen Zentralprozessor und seinem »Private-Cache« durch Schreiboperationen anderer Prozessoren wird davon ausgegangen, daß die verschiedenen, an einem System beteiligten Prozessoren nie ständig simultan die gleichen Bereiche, sondern mit hoher Wahrscheinlichkeit verschiedene Adreßbereiche im Arbeitsspeicher beschreiben. Es folgt de raus, daß bei nur wenigen der von anderen Prozessoren bewirkten Schreibaktualisierungsaufforderungen die zu überschreibenden Daten dupliziert vorliegen und daß der Inhalt des Datenpuffers deshalb nur selten modifizieri werden muß. Nur ein sc'cher Vorgang ist in den laufenden Betrieb des Zentralprozessors und seines »Private-Cache« einzuschieben und führt zu einer zeitlichen Störung.

Der vorliegenden Erfindung liegt nun die Aufgabe

ίο zugrunde, einen Lösungsweg aufzuzeigen, wie die beim »Private-Cache«-Betrieb durch Aktualisierungsanforderungen bedingten zeitlichen Störungen möglichst einfach verhindert oder wenigstens erheblich reduziert werden können.

Ausgehend von einer Multiprozessor-Datenverarbei-Kingsanlage der eingangs näher bezeichneten Art wird diese Aufgabe erfindungsgemäß durch die im kennzeichnenden Teil des Hauptanspruches genannten Merkmale gelöst.

Die MaiEnahme, den Tag/Flag-Speicher eines jeden »Private-Cache« zu duplizieren, hat nämlich den Vorteil, daß der eine als Original bezeichnete Tag/Flag-Speicher wie üblich zur Auffindung der Daten im Datenpufferteil bei Lese/Schreibzugriffen des zugehörigen Prozessors dient, während der zweite, als Duplikat bezeichnete Tag/Flag-Speicher zur Auffindung der Daten im DatenpuFerteil bei Schreiboperationen aller anderen Prozessoren herangezogen wird. Beide Tag/Flag-Speicher werden demnach völlig unabhängig voneinander benutzt und laufen mit zwei Ausnahmen asynchron zueinander. Der eine Ausnahmefall ist dann gegeben, wenn die Lesedaten in den Daienpufferteil eingetragen werden, weil dann die Adresse des Dateneintrags in beide Tag/Flag-Speicher simultan eingeschrieben werden muß. Im zweiten Fall, wenn das Duplikat bei einer Aktualisierungsanforderung das Vorhandensein der zu überschreibender, Daten anzeigt, wird der Prozessor Cache-Betrieb angehalten und eine Schreib- oder auch Löschoperation ausgeführt.

■to Im folgenden wird ein Ausführungsbeispiel der Erfindung anhand der Zeichnung näher erläutert.

Die Figur zeigt den prinzipiellen Aufbau eines in einem Muütiprozessorsystem zwischen Arbeitsspeicher und je einem der Prozessoren eingeschalteten Puffer-Speichers. Arbeitsspeicher und Pufferspeicher sind jeweils in Seiten unterteilt, die beispielsweise einen Umfang von 2 KByte haben. Jede Seite ist wiederum in Klassen unterteilt. Für die Arbeitsweise des Pufferspeichers ist dabei wesentlich, daß Daten aus dem Arbeitsspeicher nur in die gleiche Klasse im Datenpuffer eingetragen werden, aus der sie im Arbeitsspeicher stammen.

Jedem Pufferspeicher, der üblicherweise auch als Cache bezeichnet wird, ist ein eigenes Adreßregister ARP zur Speicherung der vollständigen Adresse zugeordnet, mit der über den Arbeitsspeicher zum Pufferspeicher zugegriffen wird. Der höherwertige Teil des Adreßregisters ARP enthält dabei die sogenannte Seitenadresse, während im niederwertigen Teil die Klassenadresse gespeichert ist, die die Adressierung innerhalb einer Seite vornimmt. Der Pufferspeicher besteht im einzelnen aus einem in η gleich große Bänke DX ... Bn unterteilten Datenpuffer und ebenfalls n, den einzelnen Datenpufferbänken zugeordneten Tag/Flag-Speichern, in denen die Seitenadressen aller Pufferspeichereinträge gespeichert sind, wobei gemäß dem »Set-Assoz:iativ«-Prinzip keine strenge Zuordnung auf eine bestimmte Bank, sondern nur eine teilassoziative

Zuordnung auf eine von mehreren Bänken vorgesehen ist.

Jeder Tag/Flag-Speicher besteht aus zwei Speichereinheiten mit identischem Speicherinhalt, wobei die erste Speichereinheit im folgenden als Original-Tag/ Flag-Speicher TFO 1 ... η und die andere Speichereinheit als Duplikat-Tag/Flag-Speicher TFD1 ... π bezeichnet wird. Beide Speichereinheiten 7"FO \ ... η und 7"FD1 ... η sind am Dateneingang mit dem Seitenadreßteil des dem zugehörigen Prozessor, z. B. dem Zentralprozessor zugeordneten Adreßregister ARP verbunden. Lese/Schreib-Zugriffe des jeweiligen Prozessors erfolgen wie üblich in der Weise, daß mit Hilfe der im Adreßregister ARP vorhandenen niederwertigen Adreßbits, der Klassenadresse, eine Seitenadresse pro Bank ausgewählt und diese ausgewählte Seitenadresse mit der Seitenadresse des Adreßregisters ARP verglichen wird. Dieser Adressenvergleich findet in einzelnen, den Original-Tag/Flag-Speichern 7"FO 1 ... π nachgeschalteten Vergleichsschaltungen CO 1 ... η statt, die bei Gleichheit beider Adressen anzeigen, daß die adressierten Daten in einer der Bänke Bi ... Bn des Datenpuffers vorhanden sind und in den zugehörigen Prozessor übertragen werden können.

Bei Schreibaktualisierungsanforderungen an das »Private-Cache« wird nun anstelle des Original-Tag/ Flag-Speichers 7"FO1 ... η das sogenannte Duplikat 7FD1 ... η verwendet, wodurch die ansonsten unvermeidliche zeitliche Belastung des Private-Cache in vorteilhafter Weise weitgehend reduziert werden kann. Die für die Schreiboperationen erforderlichen Aktualisierungsadressen werden in einem eigenen, dem Arbeitsspeicher zugeordneten Adreßregister ARS bereiigestellt. Der Zugriff erfolgt auch hier analog zum Original-Tag/Flag-Speicher TFO 1 ... /7 in der Weise, daß über die Klassenadresse, d. h. in diesem Fall über die niederwertigen Adreßbits des Adreßregisters A/?S eine Seitenadresse pro Bank im Duplikat TFD1 ... π ausgewählt und mit Hilfe von den Duplikat-Tag/Flag-Speichern TFD1 ... η nachgeschalteten Vergleichsschaltungen CDI ... η ein Vergleich zwischen der ausgewählten Seitenadresse und der im Adreßregister ARS vorhandenen Seitenadresse durchgeführt wird.

Die in Abhängigkeit von der Art der verschiedenen Zugriffe zum Pufferspeicher unterschiedliche Zuschaltung der in den beiden Adreßregistern ARP und ARS bereitgestellten Adressen erfolgt mittels zweier Multiplexer MUXX bzw. MUX 2, wobei die Ausgänge des Multiplexers MUX 1 mit dem Original-Tag/Flag-Speicher TFO 1 ... η und die Ausgänge des Multiplexers MUX2 mit dem Duplikat-Tag/Flag-Speicher TFDX ... η verbunden sind. Eingangsseitig s^:nd die beiden Multiplexer MUXX und MUX 2 in der Weise geschaltet, daß der Klassenadreßteil des Adreßregisters ARP mit dem ersten Eingang von MUX1 und mit dem zweiten Eingang von MUX 2 verbunden ist, während der Klassenadreßteil des Adreßregisters A/?Smit dem ersten Eingang von MUX 2 und mit dem zweiten Eingang von MUX 1 verbunden ist.

Normale Lesezugriffe vom Prozessor erfolgen nun in der Weise, daß — sofern an einem der Vergleicherschaltungen COl ... η Adressengleichheit signalisiert wird — über einen mit den Ausgängen aller Vergleicherschaltungen CO1... η verbundenen Bankauswahlcodierer BACein Auswahlcode an einen Bankauswahlmultiplexer BAM geht, mit dem die jeweils zuständige Bank B1... η eingestellt und die angeforderten Daten D vom Pufferspeicher zum Prozessor durchgeschaltet werden.

Bei Schreiboperationen muß zunächst festgestellt

werden, ob die Information im Cache dupliziert ist. Dazu sind die Ausgänge der Korriparatoren COl ... η außerdem mit jeweils zugeordneten UND-Gliedern UD1 ... π verbunden, deren jeweils zweite Eingänge mit einem Schreibimpuls WCL angesteuert werden. Die Ausgänge dieser UND-Glieder wiederum sind mit der jeweils zugehörigen Bank BX ... η des Datenpuffers verbunden, so daß bei Schreiboperationen, sofern eine Adreßübereinstimmung vorliegt, die neuen Daten in den Datenpuffer eingetragen werden können. Dem Datenpuffer ist ferner ein eigenes Datenregister DR zugeordnet, in dem in Abhängigkeit von der jeweiligen Operation ent weder die Leseda ten vom Arbeitsspeicher oder die Schreibdaten vom Prozessor bereitgestellt werden.

Die Ausgänge der den Duplikat-Tag/Flag-Speichern TFD 1 ... π zugeordneten Vergleichsschaltung-^ CD 1 ... η sind über eine ODER-Verknüpfung OG mit nachgeschaltetem Flipflop FF mit einer Ablaufsteuerung AS verbunden, die unter anderem die Ansteuerung für die beiden Adreßmultiplexer MUX1 und MUX 2 sowie die Erzeugung eines Schreib/Löschsignals SL bewirkt.

Die Ausgänge der Vergleichsschaltungen CD X ... η sind außerdem über η weitere UND-Glieder UD X ... η mit dem Schreib- bzw. Löschsignal SL verknüpft, während die jeweiligen Ausgänge dieser UND-Glieder UD1 ... π sowohl mit den zugehörigen Original-Tag/ Flag-Speichern TFOl ... η als auch mit den entsprechenden Duplikat-Tag/Flag-Speichern TFD1 ... η verbunden sind. Auf diese Weise können bei Schreibaktualisierungen — sofern in den jeweiligen Vergleichsschaltungen CDX ... η Adressengleichheit gegeben ist — die Tag/Flag-Einträge duplizierter Daten sowohl im Original-Tag/Flag-Speicher 7F01 ... π als auch im Duplikat-Tag/Flag-Speicher TFD1... π jeweils für ungültig erklärt werden. Bei Lesezugriffen, bei denen die gewünschten Daten nicht im Pufferspeicher vorhanden sind und deshalb erst neu eingetragen werden müssen, kann mit Hilfe des Schreibimpulses WCL die zugehörige Schreibadresse sowohl in den Original- als auch in den Duplikat-Tag/Flag-Speicher eingetragen werden.

Hierzu 1 Blatt Zeichnungen

Claims (4)

Patentansprüche:

1. Multiprozessor-Datenverarbeitungsanlage mit einem Arbeitsspeicher und mehreren, jeweils zwischen Arbeitsspeicher und je einem der Prozessoren eingeschalteten Pufferspeichern, die jeweils ein Adreßregister mit einem niedrigwertigen Teil für dl·; Klassenadresse und einem höherwertigen Teil für eine Seitenadresse enthalten, die ferner aus einem in mehrere gleich große Seiten unterteilten Datenpuffer und mehreren, jeweils einem dieser Seiten zugeordneten, der Speicherung der Seitenadresse dienenden Original-Tag/Flag-Speichern bestehen, wobei Pufferspeicher und Arbeitsspeicher in eine vorgegebene Anzahl von Klassen unterteilt sind und '5 die Daten in beiden Speichern in die jeweils gleiche Klasse eingespeichert werden, ferner mit der Klassenadresse der jeweilige Inhalt von Datenpuffer und zugehörigem Original-Tag/Flag-Speicher ausgewählt wird und am Ausgang eines jeden Original-Tag/Flag-Speichers mit Hilfe je einer Vergleichsschaltung ein Adressenvergleich zwischen der unmittelbar vom Adreßregister des Prozessors stammenden Adresse und der im Original-Tag/Flag-Speicher gegebenen gespeicherten Seitenadresse erfolgt, dadurch gekennzeichnet, daß jedem Original-Tag/Flag-Speicher (TFO 1 ... n) ein Duplikat-Tag/Flag-Speicher (TFD 1 ... n) zugeordnet ist, der einerseits ebenso wie der Original-Tag/Flag-Speicher mit dem Seitenadreßteil des dem zugehörigen Prozessor zugeordneten Adreßregister (ARP) verbunden und andererseits mit dem Klassen-Adreßteil eines dem Arbeitsspeicher zugeordneten weiteren Adreßregisters (ARS) steuerbar ist und dessen Ausgang mit einer weiteren Vergleichsschaltung (CD 1 ... n) verbunden ist, in der ein Adressenvergleich zwischen der im Duplikat-Tag/F!ag-Speicher gespeicherten Seitenadresse und einer unmittelbar vom Arbeitsspeicher kommenden Seitenadresse stattfindet, daß Original- ίο Tag/Flag-Speicher (TFO 1 ... n> und Duplikat-Tag/ Flag-Speicher (TFD 1 ... n) wechselweise vom Klassenadreßteil des Prozessor-Adreßregisters (ARP) und des weiteren Adreßregisters (ARS) ansteuerbar sind und daß die Ausgänge der Vergleichsschaltungen in der Weise geschaltet sind, daß mittels der Ausgangssignale der Original-Vergleichsschaltungen (CO i ... n) sowohl die Datenausgabe aus der jeweils zugehörigen Datenpufferbank (B i ... n) als auch die Einspeicherung neuer Daten in die jeweils zugehörige Datenpufferbank (B 1 ... n) gesteuert werden und mittels der mit einem Schreib/Löschsignal (SL) verknüpfbaren Ausgangssignale der Duplikat-Vergleichsschaltungen (CD 1 ... n) die jeweiligen Einträge sowohl im Original- als auch im Duplikat-Tag/Flag-Speicher löschbar und neue Einträge einspeicherbar sind.

2. Multiprozessor-Datenverarbeitungsanlage nach Anspruch 1, dadurch gekennzeichnet, daß zwischen den Adreßregistern (ARP, ARS) des f>o Prozessors und des Arbeitsspeichers und dem Original- bzw. Duplikat-Tag/Flag-Speicher (TFO i ... π bzw. TFDi ... n) zwei Multiplexer (MUXi, MUX2) eingeschaltet sind, derart, daß der Klassenadreßteil des dem Prozessor zugeordneten Adreßregisters (ARP) mit dem ersten Eingang (1) des einen Multiplexers (MUX 1) und mit dem zweiten Eingang (2) des anderen Multiplexers (MUX2) verbunden ist, wahrend der Klassenadreßteil des dem Arbeitsspeicher zugeordneten Adreßregisters (ARS) mit dem zweiten Eingang (2) des einen Multiplexers (MUX 1) und dem ersten Eingang (!) des anderen Multiplexers (MUX 2} verknüpfi ist und daß ferner der Ausgang des einen Multiplexers (MUXi) mi·, dem Original-Tag/Flag-Speicher (FOi ... n) und der Ausgang des anderen Multiplexers (MUX 2) mit dem Duplikat-Tag/Flag-Speicher verbunden ist.

3. Multiprozessor-Datenverarbeitungsanlage nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Ausgänge der dem Original-Tag/Flag-Speicher (TFOi ... n) nachgeschalteten Vergleicherschaltungen (COi ... n) einerseits mit einem Bankauswahlcodierer (BAC) zur Ansteuerung eines den Datenpufferbänken (B 1 ... n)nachgeschalteten Bankauswahlmu.'tiplexers (BAM) verbunden und andererseits mit einem Schreibimpuls (WCL) über jeweils zugeordnete UND-Glieder (UGi ... n) verknüpft sind, deren Ausgänge mit den jeweils zugeordneten Bänken (Bi ... n) des Datenpuffers verbunden sind.

4. Multiprozessor-Datenverarbeitungsanlage nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Ausgänge der den Duplikat-Tag/Flag-Speichern (TFDi... ^zugeordneten Vergleichsschaltungen (CD i ... n) einerseits mit einem Schreib-Löschsignal (SL) über jeweils zugeordnete zweite UND-Glieder (UDi ... n) verknüpft sind, deren Ausgänge sowohl mit den jeweils zugehörigen Duplikat-Tag/Flag-Speichern (TFD 1 ... n) als auch mit dem jeweils entsprechenden Original-Tag/Flag-Speichern (TFO i ... n) verbunden sind und andererseits über ein ODER-Glied (OG) mit einer Ablaufsteuerung (AS) verbunden sind, deren Ausgangssignal zur Ansteuerung sowohl der Adreß-Multiplexer (MUX 1, MUX2) als auch des Schreib-Löschsignal-Eingangs der zweiten UND-Glieder (UD 1... n^dient.