DE3043012C2 - - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Einrichtung nach dem Oberbegriff des Patentanspruchs 1.

Multiprozessor-Datenverarbeitungsanlagen sind z. B. aus "Microcomputer-Architectures", EUROMICRO 1977, North-Holland Publishing Co. S. 217-226 bekannt. In derartigen Anlagen besteht das Problem der Zugriffspriorität bei der Benutzung eines gemeinsamen Bussystems durch mehrere Prozessoren.

In einer Informationsverarbeitungsanlage, bei welcher die Verarbeitungseinheiten oder Multiprozessoren mit Speicher­ einheiten über gemeinsame Daten- und Adressenleitungen verbunden sind, wobei die Gesamtheit der Einheiten oder Prozessoren mit nur einer Speichereinheit und weiteren Ein­ heiten zusammenarbeiten, erfolgt die Zuteilung von Unter­ systemen an einzelne Benutzer über eine spezielle Hardware oder auch über spezielle Software, wobei die Zuteilung über eine Steuerkonsole gesteuert wird, wie es in dem Artikel "DIPS-1 System Supervision and Control", S. 191 bis S. 198 in der Zeitschrift "Review of the electrical communication laboratories", Band 21, Heft 3 bis 4, März/April 1973 be­ schrieben ist. Dabei wird dem Informationsverarbeitungs­ system eine zur Lösung der jeweiligen Programmprobleme geeignete Konfiguration gegeben. Die Zustände der Verbin­ dung einer Einheit mit einer anderen Einheit des Systems werden über Schalter an der Konsole durch den Operateur modifiziert, und zwar entweder durch die direkte Betäti­ gung dieser Schalter oder durch die Auslösung eines spe­ ziellen Konfigurationsprogrammes.

Die US-PS 40 14 005 beschreibt eine Konfigurationseinheit für Prozessoren unterschiedlichen Typs, welche mit peri­ pheren Einheiten über verschiedene Eingangs- und Ausgangs­ kanäle verbunden sind. Die Konfigurationssteuereinheit ist an zentraler Stelle des Systems angeordnet, um direkt mit allen Elementen des Systems über einen Kanalmultiplexer zusammenzuwirken. Diese Einrichtung ist ungeeignet für Systeme, welche um einen einheitlichen Bus angeordnet sind, im wesentlichen wegen der Multiplexiereinheiten, die den Aufbau dieser Systeme erschweren.

Eine reine Softwarelösung wird oft in den um einen ein­ heitlichen Bus organisierten Systemen verwendet. Sie be­ steht im Herstellen einer für jeden Anwender geeigneten, rein fiktiven Systemkonfiguration durch eine spezielle Lo­ gik, die "Virtual Machine Monitor Software". Bei dieser Lösung ist die tatsächlich verwendete Konfiguration des Systems oft sehr weit entfernt von derjenigen, die das virtuelle System aufweist.

Dank dieser Lösung können mehrere Anwender ihre eigenen Arbeiten auf demselben reellen System mittels Aufruf un­ terschiedlicher Betriebssysteme abwickeln. Es sei jedoch darauf hingewiesen, daß diese Lösung Nachteile für den Anwender hat, der die Konfiguration nicht kennt, die ihm zugeordnet ist. Außerdem sind Störungen seines Betriebs­ programmes durch das Betriebsprogramm des benachbarten Be­ nutzers zu befürchten. Um dies zu vermeiden, wenden die Programmierer Schutzalgorithmen an, aber diese Lösung ist sehr aufwendig und nachteilig für die Verarbeitungsge­ schwindigkeit dieser Systeme.

Aufgabe der Erfindung ist es, eine Einrichtung der ein­ gangs genannten Art anzugeben, mit welcher ein zentrales Untersystem einer Informationsverarbeitungsanlage mehrere anwenderspezifische Konfigurationen annehmen kann und trotz Verwendung desselben Betriebsprozessors und derselben Spei­ chereinheit die Untersysteme unabhängig voneinander arbei­ ten können.

Diese Aufgabe wird bei einer Einrichtung mit den Merkmalen des Patentanspruchs 1 gelöst.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Bei der Einrichtung nach der Erfindung wird die gestellte Aufgabe rein schaltungstechnisch, also mit Hardware, ge­ löst, was für den Benutzer wegen der Übersichtlichkeit der Gerätekonfiguration besonders vorteilhaft ist.

Dabei kann die Einrichtung gemäß der Erfindung mit jedem Betriebssystem zusammenarbeiten in einer Konfiguration, die diesem zugeordnet ist, wobei eine Störung benachbarter Betriebssysteme ausgeschlossen ist.

Die Erfindung wird besser verständlich mit Hilfe der fol­ genden Beschreibung, die sich auf die Zeich­ nungen bezieht. In diesen Zeichnungen zeigt

Fig. 1 ein Informationsverarbeitungssystem mit einer Zentraleinheit, die in eine Mehrzahl gleicher Untereinheiten unterteilt ist, von denen jede einem eigenen Anwender zugeordnet werden kann,

Fig. 2a ein Blockschaltbild zur Erläuterung der Anpassung des Konfigurationsspeichers sowie der Speicher­ einheit an das in der Fig. 1 dargestellte Infor­ mationsverarbeitungssystem,

Fig. 2b die Einrichtung nach der Erfindung integriert in ein Untersystem des zentralen Untersystems,

Fig. 3a eine Ausführung des Prioritätskreises, wie er in der Steuereinheit des Speichers und in den Untersystemen verwendet wird,

Fig. 3b eine Realisierungsmöglichkeit der in dem Priori­ tätskreis verwendeten Torschaltungen,

Fig. 3c eine Ausführungsmöglichkeit der in dem Priori­ tätskreis verwendeten Codierer und

Fig. 4 eine Ausführungsmöglichkeit der Ablaufsteuerung aus Fig. 2a.

Die in der Fig. 1 dargestellte Einrichtung enthält ein zen­ trales Untersystem SC 8, das aus den Untersystemen 3, 4 und 5 besteht. Jedes Untersystem ist zusammengesetzt aus einem Prozessor P und einer Konfigurationseinrichtung DC. Die Prozessoren können unterschiedliche Struktur aufweisen. Dabei können Prozessoren verwendet werden, wie sie bei­ spielsweise in der US-PS 34 00 371 beschrieben sind. Die verschiedenen Untersysteme sind durch eine Daten-, Adreß- und Steuerleitung, genannt BUS (A, D, C), mit einer Steuereinheit 1-bis, einer Speichereinheit MMU 1 und einem Konfigurationsspeicher 2 verbunden.

Das zentrale Untersystem SC 8 ist mit einer Bedienungskon­ sole 7 über einen Betriebsprozessor 6 verbunden. Letzterer kann die gleiche Struktur aufweisen wie die Prozessoren, die das zentrale Untersystem SC 8 bilden. Der Betriebspro­ zessor 6 ist mit dem BUS (A, D, C) verbunden, was einen unmittelbaren Zugriff zu dem Konfigurationsspeicher 2 er­ möglicht.

Als Konfigurationsspeicher 2 ist ein RAM-Arbeitsspeicher vorgesehen. Er enthält gespeichert die Konfigurations­ parameter für die verschiedenen in dem Informationsver­ arbeitungssystem arbeitenden Untereinheiten; diese Konfi­ gurationsparameter werden über die Bedienungskonsole 7 ge­ bildet und über den Betriebsprozessor 6 eingegeben. Die verschiedenen Prozessoren werden in der Zentraleinheit durch Nummern, welche im folgenden "Anwendernummer" genannt werden, gekennzeichnet. Jeder Prozessor teilt sich den Platz des Speichers MMU 1 mit den anderen Prozessoren. Der Zugriff zu dem Speicher MMU 1 durch die Prozessoren darf in diesem System nicht gleichzeitig erfolgen. Um einen Zu­ griffskonflikt zu verhindern, ist ein Prioritätskreis in der Speicher-Steuereinheit vorgesehen, ebenso wie in jedem der Untersysteme des zentralen Untersystems.

Wie später bei Beschreibung der Fig. 2a und 2b weiter aus­ geführt werden wird, werden immer, wenn ein Untersystem 3, 4 oder 5 über den BUS (ADC) verfügt, um einen Zugriff auf den Speicher MMU durchzuführen, zwei Maßnahmen ausgeführt, nämlich: die Konfigurationseinrichtung DC dieses Unter­ systems adressiert den Konfigurationsspeicher 2 mit seinem ihm vom Operateur bei Inbetriebnahme zugeordneten Zugehö­ rigkeitsindikator und der Prozessor dieses Untersystems adressiert den Konfigurationsspeicher 2 mit Hilfe der Iden­ tifikationsnummer des Untersystems.

Ansprechend auf diese zwei Größen gibt der Konfigurations­ speicher 2 auf den den BUS (A, D, C) eine Ziffer, die, wenn der Zugriff korrekt ist, eine Wiederholung der Nummer des anfordernden Untersystems ist, welches diesen Speicher adressierte. Die auf diese Weise erhaltene Anwendernum­ mer wird verglichen mit der Nummer, die das betreffende Untersystem kennzeichnet. Nur dasjenige Untersystem, wel­ ches den BUS belegt hat, erkennt den Indikator, den der Konfigurationsspeicher ausgesandt hat, als für sich be­ stimmt und wird dadurch autorisiert, die über den BUS (A, D, C) zwischen sich und dem Speicher MMU 1 übertragenen Informationen zu verarbeiten. Dieses System erlaubt des­ halb eine vollständige Trennung der im zentralen Unter­ system SC 8 gebildeten Untersysteme, die folglich konkurrie­ rend arbeiten können und sich den Speicherplatz des Spei­ chers MMU 1 teilen, ohne daß ein Übergriff einer Unterein­ heit auf die andere befürchtet werden müßte. Die Einzel­ heiten dieser Einrichtung sind in den Fig. 2a und 2b dargestellt.

Die Fig. 2a zeigt den Konfigurationsspeicher 2 und den Speicher MMU 1, verbunden mit der Speichersteuereinheit MCU 1-bis. Die Speichersteuereinheit MCU 1-bis ist di­ rekt mit dem BUS (A, D, C) über den Adressen-BUS A 10 mit 32 Leitungen, über den Daten-BUS D 11 mit ebenfalls 32 Leitungen und über einen Steuerleitungs-BUS C 22 mit 16 Leitungen verbunden. Die Leitungen 0 bis 7 des BUS A 10 sind verbunden mit dem Eingang 1 des Speichers 2, während die Leitungen 8 bis 31 von diesem BUS mit dem Eingang 1 des Speichers MMU 1 verbunden sind, um eine Adressierung dieser Speicher zu ermöglichen. Die in dem Speicher 2 ge­ lesenen Informationen erscheinen an seinem Ausgang 2, wenn die im Speicher MMU 1 gelesenen und geschriebenen Informa­ tionen übertragen werden über die Leitung D 2, die diesen Speicher mit der Steuereinheit MCU 1-bis verbindet. Die Speicher 1 und 2 sind MOS-Arbeitsspeicher.

Die 10 Leitungen des Steuerleitungs-BUS C 22, die von 0 bis 15 numeriert sind, sind alle verknüpft mit einem Un­ tersystem. Wenn ein Untersystem einen Zugriff zu dem Spei­ cher MMU 1 verlangt, wird eine logische 1 auf dem daran angeschlossenen Leiter des BUS C positioniert. Auf diese Weise können jedoch zu jedem Zeitpunkt auf dem BUS C mehrere Untersysteme gleichzeitig anfragen. Da zu dem ge­ gebenen Zeitpunkt nur ein einziger Anwender das Recht ha­ ben kann, den Zugriff zum Speicher MMU 1 zu verlangen, wählt ein Prioritätskreis 19, der direkt mit 16 Leitungen des BUS C 22 verbunden ist, den Leiter der höchsten Ord­ nungszahl unter den Leitern des BUS 10 aus, die den logi­ schen Wert 1 haben und der dann dem anfordernden Unter­ system entspricht, das die höchste Priorität hat. Die Ord­ nungszahl des ausgewählten Leiters wird in einer Binärform mit 4 Bits durch den Prioritätskreis 19 codiert. Die Steuer­ einheit 1-bis enthält ferner zeitig eine Ablaufsteuerung 9 zum Synchronisieren der verschiedenen notwendigen Steuerun­ gen für die Operationen jedes Untersystems in dem Speicher MMU ₁. Allein die Phasen O ₁ und O _n der Ablaufsteuerung die­ nen zur Lösung des durch die Erfindung gesetzten Problems, welches im Unterteilen des Speicherplatzes im Speicher MMU 1 zwischen mehreren parallel arbeitenden Untersystemen unter vollständiger Trennung derselben untereinander liegt. Die Zwischenphasen zwischen O ₁ und O _n können z. B. verwendet werden, um den BUS (A, D, C) freizugeben, damit dieser für andere Aufgaben frei wird. Der Ausgang 1 der Ablaufsteue­ rung liefert das Signal O ₁ an den Eingang 2 der UND-Schal­ tung 23, an deren Eingang 1 das Signal H gelangt, das von einem nicht dargestellten gemeinsamen Taktgenerator gelie­ fert wird, und deren Eingang 3 verbunden ist mit dem Aus­ gang Q einer Kippschaltung B 30. Der Ausgang 4 der UND- Schaltung 23 ist verbunden mit dem Steuereingang C eines Registers 20, dessen Eingänge 1 verbunden sind mit den Ausgängen 2 des Prioritätskreises 19. Immer wenn die Ein­ gänge 2 und 3 der Torschaltung 23 angesteuert sind, über­ trägt der Ausgang 4 dieser Torschaltung das Taktsignal H an den Eingang C des Registers 20, und die Benutzernummer mit der höchsten Priorität, die durch den Prioritätskreis 19 bestimmt wird, wird dabei in das Register 20 eingegeben. Der Eingang J der Kippschaltung 30 ist mit dem Ausgang 2 des Konfigurationsspeichers verbunden, und sein Null-Rück­ setzeingang K ist verbunden mit dem Ausgang n der Ablauf­ steuerung 9, die das Signal O _n liefert. Eine Torschaltung 25 der Steuereinheit 1-bis erlaubt die Übertragung der zu lesenden oder zu schreibenden Informationen zwischen dem Speicher MMU 1 und dem BUS (A, D, C). Sie wird ge­ steuert über ihren Eingang 3 durch das Signal O _n , welches von der Ablaufsteuerung ausgesandt wird.

Die Fig. 2b zeigt eine Untereinheit 23, welche aufgebaut ist aus einer Verarbeitungseinheit (Prozessor) CPU 16 und einer Konfigurationseinheit DC. Die Verarbeitungseinheit CPU 16 und die Konfigurationseinrichtung DC sind verbun­ den mit dem BUS (ADC) in Fig. 2a durch den BUS A 13, den BUS D 12 und den BUS C 26.

Die Konfigurationseinheit DC setzt sich zusammen aus einem ersten Codierer 15, welcher in dem dargestellten Beispiel durch vier Schalter gebildet wird, deren Zustand "geöffnet" oder "geschlossen" eine feste binäre Kombination bildet, welche verwendet wird zur Identifikation der Untereinheit SEN + 1, wenn ein Zugriff zu dem Speicher MMU ₁ gefordert wird. Der Zustand des Codierers 15 erscheint auf seinen Ausgangsleitungen 0 bis 3 und wird übertragen zu den Ein­ gängen 4 bis 7 einer Vergleichseinrichtung 14. Die Eingän­ ge 0 bis 3 der Vergleichseinrichtung 14 sind direkt ver­ bunden mit Leitern 0 bis 3 des Daten-BUS D 12. Die Leiter 4 bis 31 dieses Daten-Bus D 12 sind über die Leitung D 4 mit dem Eingang 1 der Torschaltung 17 verbunden, das über das Signal HIT ₂, das vom Ausgang 8 der Vergleichseinrich­ tung 14 geliefert wird, gesteuert wird. Der Ausgang 3 der Torschaltung 17 überträgt die über die Leitung D 4 zuge­ führten Daten auf die Leitung D 6 zum Eingang DI der Verarbeitungseinheit CPU 16. Die Leitungen 4 bis 31 des Datenbus (BUS D 12) sind auch mit dem Datenanschluß D ₀ verbunden, was eine Übertragung der Daten zu der Ver­ arbeitungseinheit über den BUS D 12 ermöglicht. Die Ver­ arbeitungseinheit CPU 16 ist mit dem BUS A 13 verbunden (Leitungen 4 bis 31 über die Adressenleitung A ₄).

Die Leitungen 4 bis 7 des BUS A 13 übertragen die Nummer des Untersystems, während die Leitungen 8 bis 31 die Adres­ se des in dem Speicher MMU 1 gesuchten Wortes übertragen.

Ein Register 21 ist zur Speicherung der Indikatornummer bestimmt, die durch den Betriebsprozessor 6 abhängig von der Bedienungskonsole 7 eingegeben wird. Die Ausgänge des Registers 21 sind direkt mit Leitungen 0 bis 3 des BUS A 13 verbunden zur Übertragung der Indikatornummer auf den BUS (A D C).

Das Untersystem SEN + 1 enthält weiter einen Prioritäts­ kreis 27, der eine Wiederholung des Prioritätskreises 19 aus der Steuereinheit 1-bis darstellt. Der Eingang 1 des Prioritätskreises 27 ist verbunden mit dem BUS C 26. Der Ausgang 2 des Prioritätskreises 19 ist verbunden mit dem Eingang 1 eines Speicherregisters 28 zur Speicherung der ausgewählten Anwendernummer, dessen Ausgänge 2 bis 5 ver­ bunden sind mit den Eingängen 0 bis 3 einer Vergleichsein­ richtung 29. Die Vergleichseinrichtung 29 ist andererseits an ihren Eingängen 4 bis 7 mit den Ausgängen 0 bis 3 des Codierers 15 verbunden. Wenn der Zustand der Schalter des Codierers 15 übereinstimmt mit dem Zustand der Kippstufen des Registers 28, liefert die Vergleichseinrichtung 29 auf ihren Ausgang 8 ein Signal HIT ₁ direkt an den Eingang HIT ₁ der Verarbeitungseinheit CPU 16. Der Ausgang DR der Verar­ beitungseinheit 16 ist über einen Leiter des BUS C 26 an­ geschlossen, um dem Prioritätskreis aller Untersysteme und der Speichersteuereinheit anzuzeigen, daß eine Anforderung vorliegt.

Andererseits ist die Verarbeitungseinheit 16 mit anderen peripheren Einheiten des Systems über die Eingangs- und Ausgangsleitungen, die durch den BUS I/O bezeichnet sind, verbunden.

Alle zum Aufbau der in den Fig. 2a und 2b notwendigen technologischen Elemente können aus üblichen elektroni­ schen Bauteilen realisiert werden.

Die Realisierung der Prioritätskreise 19 oder 27 ist in der Fig. 3a gezeigt.

Wie aus Fig. 3a zu ersehen, wird ein Prioritätskreis ge­ bildet durch Torschaltungen P 0 bis P 15, von denen jede an einem Eingang mit einer Leitung l _i verbunden ist, die einem anfordernden Untersystem SE _i zugeordnet ist. Zum Beispiel erhält die Torschaltung P ₀ auf ihrem Eingang 2 die Leitung l ₀ vom Untersystem der Nummer 0, die Torschal­ tung P 13 empfängt auf ihrem Eingang die Leitung l ₁₃ ent­ sprechend dem Untersystem 13 usw. Jede Torschaltung P _i ist an ihrem Eingang 1 mit dem Ausgang 3 der Torschaltung P _i + 1 der unmittelbar höheren Ordnungszahl verbunden, um dem Untersystem der höheren Ordnungszahl Priorität zu geben, d. h. die Berücksichtigung von Untersystemen mit niedrigerer Ordnungszahl zu verhindern. Der Ausgang 3 jeder Torschal­ tung P _i ist an den Eingang 5 eines Codierers Ci geführt, dessen Funktion darin besteht, auf seinen Ausgängen 6, 7, 8, 9 die Binärkombination zu übertragen, die auf seinen Eingängen 1 bis 4 eingestellt ist, wenn der Eingang 5 durch die entsprechende Torschaltung P _i aktiviert wird. Diese Kombination entspricht in Fig. 3a der Binärcodierung der Dezimalzahlen 0 bis 15 in der üblichen binären Zählung. Die Ausgänge 6 bis 9 der Codierer C ₀ bis C ₁₅ sind gemein­ sam verbunden, so daß die codierte Zahl der ausgewählten Untereinheit in das Register 20 übertragen werden kann.

Die Fig. 3b zeigt den Aufbau einer Torschaltung P _i , die einen Inverter enthält, der mit seinem Eingang 1 mit dem Eingang 1 der Torschaltung P _i und seinem Ausgang 2 mit dem Eingang 1 einer UND-Schaltung 32 verbunden ist. Der Eingang 2 der UND-Schaltung 32 ist verbunden mit dem Eingang 2 der Torschaltung Pi, während sein Ausgang 3 ver­ bunden ist mit dem Ausgang 3 der Torschaltung P _i .

Die Fig. 3c zeigt einen Codierer C _i . Er enthält Verstärker 3 bis 36 mit drei Schaltzuständen. Diese Verstärker über­ tragen den Zustand 0 oder 1 von ihrem Eingang 1, wenn ihr Eingang 2 angesteuert wird durch das an dem Eingang 5 des Codierers C _i anliegende Signal, und eine sehr hohe Aus­ gangsimpedanz, wenn der Eingang 5 nicht ausgesteuert wird. Die Eingänge 1 jedes der Verstärker 33 bis 36 sind jeweils verbunden mit Eingängen 1 bis 4 des Codierers C _i . Die Aus­ gänge 3 jedes der Verstärker 33 bis 36 bilden die Ausgänge 6 bis 9 des Codierers C _i .

Eine Darstellung der Ablaufsteuerung 9 in Fig. 2a ist in der Fig. 4 gezeigt. Diese Ablaufsteuerung enthält ein Schie­ beregister 37 mit n parallelen Ausgängen, wobei der Ausgang 1 das Signal Φ ₁ und der Ausgang n das Signal Φ _n liefert. Der Ausgang dieses Registers ist zurückgekoppelt auf seinen Eingang. Im Augenblick der Initiierung des Registers wird eine am Eingang 1 anliegende logische 1 in der ersten Kipp­ schaltung gespeichert, und dann arbeitet das Register als Serienschieberegister; das gespeicherte Bit läuft in dem Register jedesmal um, wenn sein Eingang C angesteuert wird. Der Eingang C ist verbunden mit dem Ausgang 4 der UND- Schaltung 38, die an ihrem Eingang 1 mit dem Ausgang 16 der ODER-Schaltung 39, an ihrem Eingang 2 mit der Kipp­ stufe B 30 in Fig. 2a und an ihrem Eingang 3 mit dem Aus­ gang der Taktversorgung aller Schaltglieder des Systems, die ein Taktsignal H liefert, verbunden ist. Die Eingän­ ge 0 bis 15 der ODER-Schaltung 39 sind mit 16 Leitungen des BUS C verbunden. Auf diese Weise nimmt, sobald ein Untersystem eine Anforderung abgibt, der Ausgang 16 der ODER-Schaltung 39 den Zustand 1 an. Dieser Zustand wird dem Eingang 1 der UND-Schaltung 38 zugeführt, um die Fort­ schaltung des Schieberegisters 37 im Rhythmus der Taktsi­ gnale H zu steuern, solange das durch die Kippschaltung 30 ausgesandte Signal B vorhanden ist.

Die Arbeitsweise der Einrichtung ist wie folgt:

Bei der Inbetriebnahme des Systems bestimmt der Operateur die Konfiguration seines Systems über die Bedienungskon­ sole 7. Da alle Untersysteme über einen eigenen Priori­ tätskreis 19 verfügen, können alle Systeme durch Signa­ lisierung an den jeweiligen Prioritätskreis in Funktion treten. Allein das Untersystem, das die größte Priorität hat, wird mit Hilfe des Vergleichers 29 (Signal HIT 1) er­ kannt und kann eine Anforderungsoperation durchführen so­ wie die Speichereinheit adressieren. Diese Adressierung erfolgt aufgrund des in dem Register 21 gespeicherten In­ dikators und der Nummer des Untersystems, welche durch den Prozessor CPU 16 des Benutzers erzeugt wird.

Die Adressierung des Konfigurationsspeichers 2 durch diese zwei Elemente hat die Erzeugung eines Gültigkeitsbits auf dem Ausgang 2 des Speichers 2 zur Folge. Falls das Gültig­ keitsbit gleich 0 ist, ist das anfordernde Untersystem ein falscher Benutzer, der in der Konfiguration des Systems nicht vorgesehen wurde, und die CPU, welche die Anfrage gemacht hat, setzt die zugeordnete Leitung l _i auf Null zu­ rück. Das System gibt dann die Priorität dem folgenden an­ fordernden System. Umgekehrt, wenn das Anwesenheitsbit gleich mit 1 ist und kennzeichnet, daß ein anforderndes Untersystem in der Systemkonfiguration vorgesehen ist, nimmt die Kippschaltung B ₃₀ den Zustand 1 an, der die Ab­ laufsteuerung 9 weiterschaltet. In der Phase 0₁ dieser Ab­ laufsteuerung wird die Nummer des Benutzers mit größter Priorität unter allen anfordernden Benutzern in das Regi­ ster 20 eingegeben, zum Zugriff auf den Speicher MMU ₁ im Zeitpunkt der Phase 0₁; während der Zwischenphasen ist der BUS (ADC) frei für andere Funktionen. Mit der Phase O _n wird die Torschaltung 25 freigegeben, und die in dem Regi­ ster 10 gespeicherte Nummer und die vom BUS (ADC) übertragene Nummer werden in dem Untersystem mit der verdrahteten Be­ nutzernummer in dem Codierer 15 des betreffenden Unter­ systems verglichen. Dieser Vergleich wird durchgeführt mit Hilfe der Vergleichereinrichtung 14, die das Signal HIT 2 abgibt. Allein der Benutzer, der die Priorität hatte, erkennt sich, und die Daten werden dann übertragen zwi­ schen diesem Benutzer und dem Speicher MMU über die Tor­ schaltung 25 der Speichersteuereinheit 1-bis. Wenn die Übertragung beendet ist, setzt die Verarbeitungseinheit CPU 16, welche die Übertragung durchgeführt hat, die ihr zugordnete Leitung l _i auf Null und die Prioritätskreise geben dann die Priorität dem folgenden anfordernden Unter­ system.

Die Einrichtung, die vorstehend beschrieben wurde, erlaubt mit Hilfe einfacher elektronischer Schaltkreise das gleich­ zeitige Arbeiten von mehreren Prozessoren mit ein und der­ selben Speichereinheit bei Erhaltung vollständiger Unab­ hängigkeit der Arbeitsweise.

Claims (5)

1. Einrichtung zum Aufteilen eines zentralen Unter­ systems (SC 8) einer Informationsverarbeitungsanlage in mehrere Untersysteme (3, 4, 5), wobei zumindest das eigent­ liche zentrale Untersystem mit einem über eine Bedienungs­ konsole (7) steuerbaren Betriebsprozessor (6) verbunden ist, die Untersysteme untereinander über Daten-, Adreß- und Steuerleitungen (BUS ADC) verbunden sind und jedes Untersystem (3, 4, 5) unabhängig von anderen Untersystemen arbeitet und mindestens einen mit Eingangs-/Ausgangs- Kanälen versehenen Prozessor (P) enthält und wobei das zentrale Untersystem selbst durch die genannten Übertra­ gungsleitungen mit einer Speichereinheit (1) zum Speichern von Programmen und Daten verschiedener Benutzer des Systems verbunden ist, gekennzeichnet durch das Zusammenwirken fol­ gender Baueinheiten:

• - einer Mehrzahl identischer Konfigurationseinrichtungen (DC), jeweils angeordnet in jedem Untersystem (3, 4, 5) mit je einem Register (21) zur Speicherung eines Zuge­ hörigkeitsindikators, der über den Betriebsprozessor (6) im Moment der Initialisierung eines Untersystems über­ tragen wird, und mit Freigabegliedern (14, 27, 28, 29), die dem Untersystem, in welchem sie sich befinden, einen Datenaustausch mit der Speichereinheit gestatten, wenn dem jeweiligen anfordernden Untersystem die höchste Priorität unter den anfordernden Untersystemen zukommt,
• - eines Konfigurationsspeichers (2), der den Zustand der im zentralen Untersystem in Betrieb befindlichen Unter­ systeme speichert und der bei jeder Adressierung der Speichereinheit durch ein Untersystem durch den Zugehörig­ keitsindikator dieses Untersystems adressiert wird, um am Leseausgang ein Freigabesignal für die Freigabe der Speicherzyklen für die gewünschte Operation zu liefern,
• - einer Steuereinheit (1 bis) zur Steuerung der Speicher­ einheit (1), die mindestens einen Prioritätskreis (19) zum Auswählen des Untersystems mit der höchsten Priorität und ein zugeordnetes Speicherglied (20) zur Speicherung der Untersystemnummer, die als von höchster Priorität erkannt wurde, aufweist, wobei der Ausgang dieses Spei­ chergliedes (20) mit den Adreß-, Daten- und Steuerleitungen verbunden ist, zum Übertragen der Unter­ systemnummer von höchster Priorität an jedes der Frei­ gabeglieder (14, 27, 28, 29) jeder Konfigurationsein­ richtung (DC) sowie zur Übertragung (HIT) der Daten zwi­ schen dem Untersystem mit der höchsten Priorität und der Speichereinheit (1).

2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Adressierung des Konfigurationsspeichers (2) durch ein Untersystem über den im Register (21) gespeicherten Zugehörigkeitsindikator und die Nummer (SE) des Unter­ systems erfolgt.

3. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß eines der Freigabeglieder jeder Konfigurationseinrichtung (DC) durch einen Prioritätskreis (27) zum Identifizieren des anfordernden Untersystems mit der höchsten Priorität ge­ bildet ist, der übereinstimmend mit dem Prioritätskreis (19) der Steuereinheit (1 bis) ausgebildet ist.

4. Einrichtung nach Anspruch 1 und 3, dadurch gekenn­ zeichnet, daß das Freigabeglied darüber hinaus Vergleicher (14) zum Vergleichen der von dem Speicherglied (20) der Steuereinheit (1 bis) gelieferten Untersystemnummer des prioritätshöchsten anfordernden Untersystems mit der Iden­ tifikationsnummer des Untersystems, die von einem Codierer (15) dieses Untersystems abgegeben wird, aufweist.

5. Einrichtung nach Anspruch 4, dadurch gekennzeichnet, daß der Vergleicher (14) den Datentransfer zwischen Speichereinheit (1) und dem Untersystem, in welchem er sich befindet, freigibt, wenn Identität zwischen den ver­ glichenen Nummern besteht.