DE69033593T2

DE69033593T2 - Verfahren zur Herstellung einer integrierten Halbleiterschaltung mit einer Isolationszone

Info

Publication number: DE69033593T2
Application number: DE69033593T
Authority: DE
Inventors: Toshimasa Sadakata; Yoshiaki Sano; Nobuyuki Sekikawa; Teruo Tabata; Tadayoshi Takada; Kazuo Takeda; Yasuhiro Tamada
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1989-04-20
Filing date: 1990-04-19
Publication date: 2000-11-23
Anticipated expiration: 2010-04-20
Also published as: EP0398032B1; EP0398032A3; DE69033593D1; EP0398032A2; US5141881A

Description

HINTERGRUND DER ERFINDUNG

Gebiet der Erfindung:

Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen einer integrierten Halbleiterschaltung, wodurch ein hoher Integrationsgrad erreicht werden kann, und insbesondere auf ein Verfahren zum Herstellen einer integrierten Halbleiterschaltung, wodurch die Fläche bzw. der Bereich der Oberfläche, der durch einen Isolationsbereich eingenommen wird, begrenzt werden kann und eine Selbstjustierung des Isolationsbereichs und der Bereiche der integrierten Schaltungselemente sichergestellt wird.

Beschreibung des Standes der Technik:

Gegenwärtig ist ein unter den Verfahren zum elektrischen Isolieren der verschiedenen, auf einem Substrat einer integrierten Halbleiterschaltung gebildeten integrierten Schaltungselemente als eines der effektivsten Isolierungsverfahren betrachtetes Verfahren das in dem offengelegten japanischen Patent Nr. 136250/1985 offenbarte vertikale Isolierungsverfahren.
Bei diesem vertikalen Isolierungsverfahren wird zuerst, wie in Fig. 1 gezeigt ist, ein vergrabener Bereich 81 vom N&spplus;- Typ durch selektives Aufbringen von Antimon (Sb) auf einem Halbleitersubstrat 80 gebildet, für welches ein Siliciumsubstrat vom P-Typ verwendet wird. Als nächstes wird ein unterer Isolationsbereich 83 durch selektives Aufbringen von Bor (B) auf der Oberfläche des Substrats 80 gebildet, der den vergrabenen Bereich 81 vom N&spplus;-Typ umschließt.
Danach wird, wie in Fig. 2 gezeigt ist, über die gesamte Oberfläche des Halbleitersubstrats 80 durch das gemeinhin bekannte Gasphasenabscheidungsverfahren (vapour growth method) eine Epitaxieschicht 85 von N&supmin;-Typ bis zu einer bestimmten Dicke gebildet. Zu dieser Zeit werden der vergrabene Bereich 81 und der untere Isolationsbereich 83 geringfügig in eine vertikale Richtung diffundiert.
Wie in Fig. 3 gezeigt ist, wird dann mittels eines Diffusionsverfahrens ein oberer Isolationsbereich 84 durch selektive Diffusion von der Oberfläche der Epitaxieschicht 85 ge bildet, und gleichzeitig wird ein unterer Isolationsbereich 83, der den Isolationsbereich 84 verbindet, von der Oberfläche des Halbleitersubstrats 80 aus aufwärts diffundiert, um einen Isolationsbereich 82 zu bilden.
Dieses Diffusionsverfahren wird bei etwa 1200ºC über drei bis vier Stunden ausgeführt. Wenn die Dicke der Epitaxieschicht 85 13 um beträgt, wird der obere Isolationsbereich 84 bis zu einer Tiefe von etwa 10 um diffundiert, und der untere Isolationsbereich 83 wird bis zu einer Tiefe von etwa 5 um aufwärts diffundiert. Da der diffundierte Bereich 82 auch von der Diffusionsfensteroberfläche aus in der seitlichen Richtung im Verhältnis zur Diffusionstiefe diffundiert wird, erreicht die Breite des Isolationsbereichs 82 schließlich etwa 24 um an der Oberfläche der Epitaxieschicht 85 und etwa 14 um an der Oberfläche des Halbleitersubstrats. Zu dieser Zeit wird auch der vergrabene Bereich 81 bis zu einer Tiefe von etwa 4 um diffundiert.
Wie in Fig. 4 gezeigt ist, wird dann ein Basisbereich 87 vom P-Typ durch selektive Diffusion in einer durch die Epitaxieschicht 85 gebildeten Insel 86 geschaffen, welche durch den Isolationsbereich 82 umschlossen ist, gefolgt von einer Ausbildung eines Emitterbereichs 88 vom N&spplus;-Typ und eines Kollektorkontaktbereichs 89 durch selektive Diffusion, um einen Transistor vom NPN-Typ zu schaffen.
Da die seitliche Diffusion an der Oberfläche der Epitaxieschicht unterdrückt wird, weist das oben erwähnte vertikale Isolierungsverfahren das Merkmal auf, daß es im Vergleich zum Verfahren zum Bilden eines Isolationsbereichs durch Diffusion allein von einer Epitaxieschichtoberfläche aus extrem feine integrierte Halbleiterschaltungen bilden kann. Da die oberen und unteren Isolationsbereiche 84, 83 des Isolationsbereichs 82 gleichzeitig durch Diffusion gebildet werden, ist es jedoch notwendig, den oberen Isolationsbereich 84 bis zu einer etwas größeren Tiefe als den unteren Isolationsbereich 84 bezüglich zum Beispiel einer Verunreinigungskonzentration oder dergleichen zu diffundieren. Aus diesem Grund wird die Zeit für die Diffusion um drei bis vier Stunden verlängert, und die seitliche Diffusion des oberen Isolationsbereichs 84 nimmt zu, so daß der Oberflächenbereich der Epitaxieschicht 85 durch den oberen Isolationsbereich 84 weitgehend eingenommen wird. Dieses Verfahren weist somit einen Nachteil einer unzureichenden Verbesserung im Integrationsgrad auf.
Überdies wird in einem Verfahren zum Bilden des oberen Isolationsbereichs 84, dargestellt in Fig. 3, und des Basisbereichs 87, dargestellt in Fig. 4, durch Diffusion zuerst ein Dotierfenster (ein Fenster für die Einführung eines Dotierungsmittels) gebildet, und das Dotierungsmittel wird von diesem Dotierfenster aus diffundiert. Aus diesem Grund weicht die Lage dieses Dotierfensters von der richtigen Lage in der Ausrichtung einer Photomaske und beim Ätzen ab. Dies ist ein zweiter Nachteil dieses Verfahrens.
Die Konfiguration eines Bipolartransistors und ein Herstellungsverfahren für diesen werden in dem vom Industrial Board of Inquiry veröffentlichten Latest LSI Process Technology, 25. April 1984, ebenfalls ausführlich diskutiert.
Fig. 5 zeigt eine Konfiguration des in der obigen Literatur offenbarten Bipolartransistors. Dieser Bipolartransistor umfaßt einen Kollektorbereich 94, der selbst eine aus einem unteren Isolationsbereich 92 und einem oberen Isolationsbereich 93 in einer Epitaxieschicht 91 vom N-Typ gebildete Insel ist, einen innerhalb dieser Insel ausgebildeten Basisbereich 95 vom P-Typ und einen innerhalb des Basisbereichs 95 gebildeten Emitterbereich 96 vom N&spplus;-Typ.
Dieser Typ eines Bipolartransistors wird durch ein Verfahren hergestellt, welches umfaßt:
einen ersten Schritt, worin ein SiO&sub2;-Film auf einem Halbleitersubstrat 90 vom P-Typ gebildet wird, in dem SiO&sub2;-Film ein Dotierfenster für die vergrabene Schicht 92 gebildet wird und durch das Dotierfenster in dem Halbleitersubstrat 90 vom P-Typ Antimon selektiv dotiert wird;
einen zweiten Schritt, worin ein SiO&sub2;-Film wieder auf dem Halbleitersubstrat 90 vom P-Typ gebildet wird, in diesem SiO&sub2;-Film ein Dotierfenster für den unteren Isolationsbereich 92 gebildet wird und das Halbleitersubstrat 90 durch das Dotierfenster selektiv mit Bor dotiert wird;
einen dritten Schritt, worin, nachdem auf der Oberfläche des Halbleitersubstrats 90 die Epitaxieschicht 91 aufgewach sen ist, auf der Oberfläche der Epitaxieschicht 91 ein SiO&sub2;- Film gebildet wird;
einen vierten Schritt, worin ein Dotierfenster für den oberen Isolationsbereich 93 in den SiO&sub2;-Film auf der Oberfläche der Epitaxieschicht 91 gebildet wird und die Epitaxieschicht 91 durch das Dotierfenster selektiv mit Bor dotiert wird;
einen fünften Schritt, worin das Halbleitersubstrat 90 wärmebehandelt wird, die verschiedenen Bereiche, die in den vorhergehenden Schritten dotiert wurden, diffundiert werden und der untere Isolationsbereich 92 und der obere Isolationsbereich 93 verbunden werden;
einen sechsten Schritt, worin ein Dotierfenster für den Basisbereich 95 in dem SiO&sub2;-Film auf der Oberfläche der Epitaxieschicht 91 gebildet wird, die Epitaxieschicht 91 durch das Dotierfenster selektiv mit Bor dotiert wird, um einen Basisbereich 95 zu bilden; und
einen siebten Schritt, worin Dotierfenster für den Emitterbereich 96 und für einen Kollektorkontaktbereich 97 in dem SiO&sub2;-Film auf der Oberfläche der Epitaxieschicht 91 gebildet werden und die Epitaxieschicht 91 durch das Dotierfenster mit Phosphor (P) dotiert wird, um den Emitterbereich 96 und den Kollektorkontaktbereich 97 zu bilden.
Da der obere Isolationsbereich 93, der Basisbereich 95 und der Kollektorkontaktbereich 97, die in den vierten, sechsten und siebten Schritten gebildet werden, durch verschiedene SiO&sub2;-Filme selektiv dotiert werden, ist zu beachten, daß die Positionen, die diese Bereiche einnehmen, wegen der Maskenausrichtung, die erforderlich ist, um die Dotierfenster in jedem SiO&sub2;-Film zu bilden, oder wegen des nachfolgenden Ätzens von den Entwurfswerten abweichen, wie durch die gepunkteten Linien in Fig. 5 dargestellt ist. Aus diesem Grund muß der Abstand dieser Bereiche ausgelegt bzw. entworfen werden, um eine voreingestellte Toleranz vorzusehen, so daß ein Kontakt zwischen diesen Bereichen wegen der Diffusionsbehandlung vermieden wird. Dies ist ein Hindernis für eine hohe Integrationsdichte.
Wenn die Diffusionstiefe des oberen Isolationsbereichs 93 10 um erreicht, erstreckt sich außerdem der obere Isolationsbereich 93 ebenfalls im gleichen Ausmaß in die seitliche Richtung. Infolgedessen muß jede Länge der Zwischenräume des oberen Isolationsbereichs 93 und der anderen Bereiche die Länge der Diffusionstiefe des oberen Isolationsbereichs 93 um einen Spielraum von etwa 2 um überschreiten. Dies beeinträchtigt den Integrationsgrad der integrierten Halbleiterschaltung.
FR-A-2 246 065 offenbart ein Verfahren zum Herstellen einer integrierten Schaltung, in der ein erster Isolationsbereich in einem Substrat gebildet wird, eine EPI-Schicht auf dem Substrat gebildet wird und ein zweiter Isolationsbereich in der EPI-Schicht gebildet wird, so daß der erste und der zweite Isolationsbereich einander überlappen, um einen Basisbereich eines Transistors zu isolieren.
US-A-4,021,270 offenbart einen Prozeß zur Herstellung einer integrierten Schaltung, in dem selektiv ätzbare dielektrische Schichten und ionenimplantierte Widerstände verwendet werden, um dichte integrierte Schaltungen mit einem Minimum an kritischen Ausrichtungen zu bilden. Eine Hauptmaske wird verwendet, um diese Basisbereiche und Isolationsbereiche zu schaffen, die zueinander selbst ausgerichtet sind.
JP-A-61 134 036 und die entsprechende Zusammenfassung in Patent Abstracts of Japan Bd. 10, Nr. 325, (E-451), offenbart ein Verfahren zur Herstellung eines Halbleiters, in welchem eine EPI-Schicht auf einem Substrat aufgebracht wird und ein Isolationsbereich in die Epi-Schicht diffundiert wird, bis der Isolationsbereich die Oberfläche der Epi-Schicht erreicht. Von der Oberfläche der Epi-Schicht aus wird zum Erhöhen einer Konzentration des Dotierungsmittels im Isolationsbereich eine weitere Diffusion ausgeführt.

ZUSAMMENFASSUNG DER ERFINDUNG

Eine erste Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren zum Herstellen einer integrierten Halbleiterschaltung zu liefern, wodurch ein hoher Integrationsgrad erreicht werden kann, wobei ein Verfahren vorgesehen wird, um einen oberen Isolationsbereich zu bilden, worin eine angemessene Diffusionsdistanz in der vertikalen Richtung durch eine relativ kurze Wärmebehandlung erhalten und als Folge der seitliche Diffusionseffekt unterdrückt wird. Eine zweite Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren zum Herstellen einer integrierten Halb leiterschaltung zu schaffen, wodurch ein hoher Integrationsgrad erreicht werden kann, wobei ein Prozeß vorgesehen wird, um einen Isolationsbereich zu bilden, worin die Diffusionsdistanz eines unteren Isolationsbereichs und die Diffusionsdistanz eines oberen Isolationsbereichs unabhängig entworfen werden können, wodurch die exklusive Fläche des oberen Isolationsbereichs in einer Substratoberfläche beschränkt werden kann.
Eine dritte Aufgabe der vorliegenden Erfindung ist, ein Verfahren zum Herstellen einer integrierten Halbleiterschaltung zu schaffen, wodurch ein hoher Integrationsgrad erzielt werden kann, wobei ein Prozeß vorgesehen wird, um einen Isolationsbereich zu bilden, worin ein Schlupf bzw. Versatz einer Maske für einen oberen Isolationsbereich toleriert werden kann, der obere Isolationsbereich und ein unterer Isolationsbereich leicht verbunden werden und eine vollständige Isolierung eines Übergangs erhalten wird.
Eine vierte Aufgabe der vorliegenden Erfindung ist, ein Verfahren zum Herstellen einer integrierten Halbleiterschaltung zu schaffen, wodurch ein hoher Integrationsgrad erzielt werden kann, worin eine Selbstjustierung eines oberen Isolationsbereichs und eines Basisbereichs eines Transistors sichergestellt ist.
Eine fünfte Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren zum Herstellen einer integrierten Halbleiterschaltung zu schaffen, worin die Zahl von Maskierschritten reduziert werden kann, was die Probleme der Verunreinigung und einer Beschädigung am Halbleitersubstrat beseitigt.
Eine sechste Aufgabe der vorliegenden Erfindung ist, ein Verfahren zum Herstellen einer integrierten Halbleiterschaltung zu schaffen, worin die Filmdicke an den für Öffnungen in einem SiO&sub2;-Film erforderlichen Stellen vollkommen gleichmäßig ist und demgemäß, wenn die Öffnung geschaffen wird, kein Seitenätzen des SiO&sub2;-Films oder Ätzen des Elementbereichs berücksichtigt werden muß.
Eine siebte Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren zum Herstellen einer integrierten Halbleiterschaltung zu schaffen, worin eine Ionenimplantation in die Epitaxieschicht gleichmäßig ohne Beschädigungen ausgeführt wird.
Die Aufgaben der vorliegenden Erfindung werden durch das in Anspruch 1 definierte Verfahren erreicht.
Da die Dotierung des oberen Isolationsbereichs mittels Ionenimplantation durchgeführt wird, nimmt die Verunreinigungskonzentration des oberen Isolationsbereichs unmittelbar nach der Ionenimplantation ab, was möglicherweise die Breite des oberen Isolationsbereichs in der Epitaxieschicht reduziert, der seine maximale Breite durch den nachfolgenden Diffusionsschritt erreicht. Dementsprechend wird ein hoher Integrationsgrad einer integrierten Halbleiterschaltung erreicht. Wegen der Abnahme der Verteilung des Dotierungsmittels in dem oberen Isolationsbereich können außerdem die oberen und unteren Isolationsbereiche mittels eines Diffusionsschrittes bei einer niedrigen Temperatur während einer relativ kurzen Zeit verbunden werden, wodurch die Breite des oberen Isolationsbereichs auf der Oberfläche der Epitaxieschicht reduziert werden kann, und dementsprechend wird eine integrierte Halbleiterschaltung mit einem hohen Integrationsgrad erreicht.
Gemäß der vorliegenden Erfindung wird eine Diffusion des unteren Isolationsbereichs bis etwas mehr als der halben Dicke der Epi-Schicht vertieft, und die Diffusion des oberen Isolationsbereichs wird flach ausgeführt. Durch diese Maßnahmen kann die seitliche Diffusion des oberen Isolationsbereichs beschränkt werden, und es ist möglich, die Breite des exklusiven Oberflächenbereichs des oberen Isolationsbereichs zu beschneiden, was den Integrationsgrad der integrierten Halbleiterschaltung beeinflußt. Da der untere Isolationsbereich mit einem großen Querschnitt entworfen werden kann, welcher durch eine längere Diffusionsperiode als der für den oberen Isolationsbereich genutzten geschaffen wird, kann auch ein kleiner Betrag eines Schlupfes der Maske toleriert werden, der während der Erzeugungsperiode des oberen Isolationsbereichs geschaffen wird. Außerdem werden der obere Isolationsbereich und ein unterer Isolationsbereich einfach verbunden, und eine vollständige Übergangsisolierung wird erhalten.
Da die Lagen der jeweiligen Fenster zur Einführung von Verunreinigungen vorher festgelegt werden und die Positionen, an denen der obere Isolationsbereich und der Basisbereich und ein diffundierter Widerstandsbereich gebildet werden, hauptsächlich bestimmt werden, indem ein einziger SiO&sub2;-Film verwendet wird, der als Referenzmaske bezeichnet werden kann, kann die Spanne des Zwischenraums des oberen Isolationsbereichs und des Basisbereichs oder des diffundierten Widerstandsbereichs auf eine extrem kleine Größe eingestellt werden. Durch die vorliegende Erfindung, in der die Zahl von Maskierschritten reduziert werden kann, können außerdem die Probleme einer Verunreinigung des Halbleitersubstrats und von Beschädigungen desselben während der Herstellungsphase eliminiert werden.
Die vorliegende Erfindung, in der eine Ionenimplantation über die Referenzmaske des SiO&sub2;-Films und den Resistfilm ausgeführt wird, weist auch den Vorteil auf, daß ein Schlupf des Maskenmusters für den Resistfilm und den SiO&sub2;-Film toleriert werden kann. Da die Ionen, die von der Öffnung im Resistfilm aus implantiert werden, schließlich in der Oberfläche der Epitaxieschicht gemäß dem Maskenmuster des SiO&sub2;-Films implantiert werden, reicht die Resistschicht aus, wenn sie nur die Funktion hat, die Dotierfenster des Basisbereichs und des diffundierten Widerstandsbereichs abzuschirmen, was den Vorteil liefert, daß eine genaue Maskenausrichtung unnötig ist.
Gemäß der vorliegenden Erfindung wird die Selbstjustierung eines oberen Isolationsbereichs und anderer Bereiche sichergestellt, und es ist unnötig, einen übermäßigen Zwischenraum zwischen dem oberen Isolationsbereich und den anderen Bereichen vorzusehen. Der Integrationsgrad der integrierten Halbleiterschaltungen wird erhöht. Diese Erfindung hat eine große Wirkung auf eine Verbesserung eines Integrationsgrades von Transistoren.
Durch eine Modifikation dieser Erfindung, wobei alle notwendigen Fenster zur Einführung von Verunreinigungen in einem SiO&sub2;-Film, der als Referenzmaske bezeichnet werden kann, vorher gebildet werden, wird ein ausgezeichnetes Ätzen des SiO&sub2;- Films erhalten, wenn z. B. der Kollektorkontaktbereich und andere Kontaktbereiche geschaffen werden.
In dieser Erfindung wird, da in dem SiO&sub2;-Film, der als Referenzmaske bezeichnet werden kann, Hilfs-Oxidfilme (dummy oxide films) gebildet werden, eine Beschädigung an der Epitaxieschicht aufgrund einer nachfolgenden Ionenimplantation mi nimiert, und eine gleichmäßige Implantation kann erhalten werden.
Andere Aufgaben, Merkmale und Vorteile der Erfindung werden im folgenden aus der folgenden Beschreibung ohne weiteres ersichtlicher.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 bis Fig. 4 sind Schnittzeichnungen eines Substrats einer integrierten Halbleiterschaltung, die jeden jeweiligen Schritt in einem herkömmlichen Verfahren zum Ausbilden von Isolationsbereichen veranschaulichen.
Fig. 5 ist eine Schnittzeichnung eines durch ein herkömmliches Verfahren hergestellten Bipolartransistors.
Fig. 6 bis Fig. 18 sind Schnittzeichnungen eines Substrats einer integrierten Halbleiterschaltung, die jeden jeweiligen Schritt im Verfahren zum Herstellen einer integrierten Halbleiterschaltung der vorliegenden Erfindung veranschaulichen. Fig. 13 ist eine Zeichnung, die die Modifikation von Schritten bei der Herstellung einer Ausführungsform erläutern, die in Fig. 12 veranschaulicht ist.
Fig. 19 bis 25 sind Zeichnungen, die die Modifikation von Schritten bei der Herstellung einer Ausführungsform erläutern, die in Fig. 10 bis Fig. 17 veranschaulicht ist.

AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG UND BEVORZUGTER AUSFÜHRUNGSFORMEN

In Fig. 18 zeigt nun diese Zeichnung den Querschnitt einer integrierten Halbleiterschaltung 10, für welche die Maskierschritte abgeschlossen wurden. Diese Zeichnung gibt nicht klar die unterschiedlichen Merkmale der vorliegenden Erfindung an. Um die verschiedenen Maskierschritte dieser Erfindung einfach zu verstehen, wird jedoch zuerst eine Erklärung der Querschnittkonfiguration der integrierten Halbleiterschaltung 10 geliefert, wie sie in diesen Zeichnungen angegeben ist.
Diese Zeichnung veranschaulicht ein Halbleitersubstrat 12 vom P-Typ, eine auf dem Halbleitersubstrat 12 gebildete Epitaxieschicht 16 vom N-Typ, mehrere durch Diffusion in der Grenzschicht des Halbleitersubstrats 12 und der Epitaxieschicht 16 vom N-Typ gebildete vergrabene Schichten 14 vom N&spplus;-Typ, einen Isolationsbereich 18, der die Oberfläche der Epitaxieschicht 16 von der Oberseite des Halbleitersubstrats 12 aus erreicht, und die Konfiguration je eines Typs eines (später diskutierten) integrierten Schaltungselementes innerhalb der Epitaxieschicht 16.
Die Mehrzahl von Isolationsbereichen 18 wird erhalten durch Aufwärtsdiffundieren, bis zu einer Tiefe von etwas mehr als der halben Dicke der Epitaxieschicht 16, eines unteren Isolationsbereichs 20 vom P&spplus;-Typ, der auf der Oberfläche des Halbleitersubstrats 12 vor einem Wachsen der Epitaxieschicht 16 gebildet wird, und durch Abwärtsdiffusion des oberen Isolationsbereichs 22 vom P&spplus;-Typ von der Oberfläche der Epitaxieschicht 16 aus, bis er die Oberseite des unteren Isolationsbereichs 20 erreicht. Wie in der Zeichnung veranschaulicht ist, werden die Isolationsbereiche 18 so gebildet, daß sie die vergrabene Schicht 14 umschließen, und mehrere elektrisch isolierte Inseln werden durch die Isolationsbereiche 18 geschaffen. Um die entsprechenden Beziehungen zu verdeutlichen, wurden in den Zeichnungen vor und nach der Diffusion der unteren und oberen Isolationsbereiche 20, 22 gemeinsame Bezugszahlen verwendet.
Ein Transistor 54, ein MOS-Kapazitätselement 68 und ein Diffusionswiderstandselement 74 sind in diesen Zeichnungen als Beispiele der Elemente integrierter Schaltungen ebenfalls dargestellt. Ein Transistor 54 ist dargestellt, der aus einem Kollektorbereich 56, welcher die Epitaxieschicht 16 selbst ist, einem Basisbereich 60 und einem Emitterbereich 64 innerhalb einer durch den Isolationsbereich 18 gebildeten ersten Insel geschaffen ist. Innerhalb einer anderen Insel ist ein MOS-Kapazitätselement 68 dargestellt, das aus einem Unterschicht-Elektrodenbereich 69, einer auf der oberen Schicht des Elektrodenbereichs 69 gebildeten dielektrischen Schicht 70 und einer auf der oberen Schicht der dielektrischen Schicht 70 ausgebildeten Oberschicht-Elektrode 71 geschaffen ist. Innerhalb noch einer weiteren Insel ist ein Diffusionswiderstandselement 74 dargestellt, das aus einem diffundierten Widerstandsbereich 75 auf der Oberfläche der Epitaxieschicht 16 und zwei Kontaktbereichen 76 an jedem Ende des diffundierten Widerstandsbereichs 75 geschaffen ist.
Nun bezugnehmend auf die Zeichnungen werden charakteristische Maskierschritte der vorliegenden Erfindung erläutert. Durch diese Erklärungen werden die Ausführungsformen der vor liegenden Erfindung verdeutlicht. Die verschiedenen Ausführungsformen der vorliegenden Erfindungen weisen viele Teile der Maskierschritte gemeinsam auf. Um unnötig lange Erklärungen zu vermeiden, und weil es üblich ist, daß verschiedene Ausführungsformen der vorliegenden Erfindung in tatsächlichen integrierten Halbleiterschaltungen wahlweise alle oder in Kombination implementiert sind, werden die verschiedenen Ausführungsformen gleichzeitig erklärt.
Nun bezugnehmend auf Fig. 6 wird als ein Halbleitersubstrat 12, das dazu dient, eine notwendige Festigkeit im Herstellungsprozeß zu liefern, hauptsächlich ein Siliciumhalbleiter vom P-Typ mit einer Verunreinigungkonzentration von etwa 1015 Atome/cm³ und mit einer Dicke von etwa 200 um verwendet. Ein SiO&sub2;-Film wird auf der Oberfläche des Halbleitersubstrats 12 durch einen gemeinhin bekannten thermischen Oxidationsprozeß gebildet, und ein spezifizierter Bereich dieses SiO&sub2;-Films wird mittels einer gemeinhin bekannten (aus den Zeichnungen weggelassenen) Photolithographie geöffnet. Durch die Öffnungen wird dann das Halbleitersubstrat 12 mit Antimon oder Arsen dotiert, die Dotierungsmittel vom N-Typ sind, um vergrabene Schichten 14 vom N&spplus;-Typ zu bilden. Fig. 6 zeigt die Querschnittkonfiguration des Halbleitersubstrats 12, von dem nach dem obigen Prozeß der SiO&sub2;-Film auf der Oberfläche entfernt wurde und auf welchem wieder ein SiO&sub2;- Film neu gebildet wird. In der folgenden Erklärung ist es zweckmäßig, daß die Schicht, die später einem Diffusionsprozeß unterzogen wird, als eine vergrabene Schicht bezeichnet wird. Da dies sehr kompliziert ist, werden jedoch im folgenden aus Gründen der Einfachheit die gleiche Darstellung und die gleichen Bezugsziffern für die Schicht unmittelbar nach einem Dotieren und für die Schicht, die später einer Diffusion unterzogen wird, verwendet.
Als nächstes wird eine spezifizierte Fläche des SiO&sub2;- Films, der neu gebildet ist, durch Photolithographie an einer von der des vorherigen SiO&sub2;-Films verschiedenen Stelle geöffnet (aus der Zeichnung weggelassen). Von dieser Öffnung aus wird Bor, das eine Verunreinigung vom P-Typ ist, eingeführt, um das Halbleitersubstrat 12 zu dotieren, um einen unteren Isolationsbereich 20 vom P&spplus;-Typ zu bilden (siehe Fig. 7). Falls eine geeignete Maske ausgewählt ist, kann der untere Isolationsbereich 20 durch das Ionenimplantationsverfahren mit Bor dotiert werden.
Nun auf Fig. 8 bezugnehmend wird, nachdem der gesamte SiO&sub2;-Film von dem Halbleitersubsträt 12 entfernt wurde, eine Epitaxieschicht 16 vom N-Typ mit einem spezifischen Widerstand von 0,1 bis 5 Ω.cm bis zu einer Dicke von etwa 7 um auf dem Halbleitersubstrat 12 durch ein gemeinhin bekanntes Gasphasenabscheidungsverfahren aufgewachsen. Der Einfachheit halber werden im folgenden das Halbleitersubstrat 12 zusammen mit einem Bereich oder einer Schicht, der oder die nach dem nachfolgenden Schritt gebildet wird, z. B. die Epitaxieschicht 16, als das Halbleitersubstrat 12 bezeichnet. Während des Wachstums der Epitaxieschicht 16 wird das Halbleitersubstrat 12 hohen Temperaturen ausgesetzt, und das Dotierungsmittel, das vorher eingeführt wurde, um das Halbleitersubstrat 12 zu dotieren, wird zu dieser Zeit bis zu einem bestimmten Maß diffundiert. Anschließend wird das Halbleitersubstrat 12 für mehrere Stunden bei einer Temperatur von über 1000ºC einer thermischen Oxidation unterzogen, um einen SiO&sub2;-Film 26 auf der Oberfläche der Epitaxieschicht 16 zu bilden, und für zusätzliche ungefähr 2 Stunden bei etwa 1000ºC gehalten. In diesem Schritt wird der untere Isolationsbereich 20 bis zu einer Tiefe von etwas mehr als der halben Dicke der Epitaxieschicht 16 (etwa 5 um von der Substratoberfläche aus) aufwärts diffundiert. Wie später erläutert wird, ist die vorliegende Erfindung durch diesen Schritt gekennzeichnet, in welchem der untere Isolationsbereich 20 bis zu einer Tiefe von etwas mehr als der halben Dicke der Epitaxieschicht 16 in der Aufwärtsrichtung diffundiert wird.
Da der untere Isolationsbereich 20 ebenfalls bis zum gleichen Maße in der seitlichen Richtung (in der Zeichnung) diffundiert wird, erreicht zu dieser Zeit, falls die Breite des Dotierfensters für den unteren Isolationsbereich 20 z. B. 4 um beträgt, in nachfolgenden Schritten der untere Isolationsbereich 20 eine maximale Breite von etwa 14 um. Dementsprechend ist es, um die Schaltungsintegration zu verbessern, effektiv, daß die maximale Dicke des unteren Isolationsbereichs 20 durch Bilden der Epitaxieschicht 16 als dünne Schicht beschränkt wird.
Durch diesen Schritt wird der SiO&sub2;-Film 26 auf der Oberfläche der Epitaxieschicht 16 auch weiter bis zu einer Dicke von mehreren tausend Angström aufgewachsen und als Maske für eine spätere selektive Diffusion verwendet.
Eine Öffnung wird dann in einem Abschnitt des SiO&sub2;-Films für den Bereich 69 der Unterschicht-Elektrode des MOS- Kapazitätselements 68 erzeugt, und über der gesamten Oberfläche des Halbleitersubstrats 12 wird z. B. Phosphorglas (phosphorous glass) (aus der Zeichnung weggelassen) gebildet. Durch eine Wärmebehandlung bei einer speziellen Temperatur und während einer spezifizierten Zeit wird dann Phosphor aus der oben erwähnten Öffnung in die Epitaxieschicht 16 diffundiert, um einen Bereich 69 der Unterschicht-Elektrode vom N&spplus;- Typ zu bilden. Das Phosphorglas wird dann mit einem bestimmten Ätzmittel entfernt, und die Wärmebehandlung wird wieder durchgeführt, um den Phosphor bis zu einer spezifizierten Tiefe zu diffundieren (siehe Fig. 9).
Anschließend wird je ein Abschnitt des SiO&sub2;-Films 26 für den oberen Isolationsbereich 22, den Basisbereich 60 und den diffundierten Widerstandsbereich 75 (von denen keiner in der Zeichnung dargestellt ist) durch Photolithographie unter Verwendung eines Positiv-Resistfilms und Trockenätzen geöffnet, um die jeweiligen Dotierfenster 27, 29 und 30 zu bilden. Der SiO&sub2;-Film 26 ist ein spezielles Merkmal der Erfindung, und im Vergleich zu anderen SiO&sub2;-Filmen der vorliegenden Erfindung, insbesondere den im herkömmlichen Herstellverfahren verwendeten, wird er in nachfolgenden Schritten für eine längere Zeit gemeinsam verwendet.
Danach wird die freigelegte Epitaxieschicht 16 oxidiert, und ein Hilfs-Oxidationsfilm 32 wird gebildet, um eine Beschädigung an der Epitaxieschicht 16 von den nachfolgenden Ionenimplantationsschritten zu reduzieren und die Verunreinigungsionen gleichmäßig zu implantieren (siehe Fig. 10).
Wie in Fig. 11 dargestellt ist, wird als nächstes ein Resistfilm 40, der eine Ionenimplantation blockieren kann, auf dem oberen Teil des SiO&sub2;-Films 26 des vorherigen Schritts gebildet, wird eine Öffnung im oberen Teil allein des oberen Isolationsbereichs 22 geschaffen, und Bor wird unter spezifizierten Bedingungen durch einen offenen Teil 41 eingeführt, um einen oberen Isolationsbereich 22 vom P&spplus;-Typ zu bilden.
Nachdem der Resistfilm 40 entfernt ist, erreicht der obere Isolationsbereich 22 den unteren Isolationsbereich 20, indem das Halbleitersubstrat 12 unter Bedingungen wie z. B. etwa 1200ºC für eine Stunde einem Diffusionsprozeß unterzogen wird, und die beiden Bereiche werden verbunden, um den Isolationsbereich 18 wie in Fig. 12 gezeigt zu schaffen.
Die bevorzugte Ausführungsform der vorliegenden Erfindung, die hierin beschrieben wurde, weist die Merkmale der Schritte auf, die in Fig. 11 und Fig. 12 skizziert sind. Im einzelnen tritt in der ersten Ausführungsform, in der eine Ionenimplantation zum Dotieren des oberen Isolationsbereichs 22 ausgeführt wird, eine Abnahme in der Verteilung des Dotierungsmittels im oberen Isolationsbereich 22 direkt nach einer Ionenimplantation auf. Die Breite des oberen Isolationsbereichs 22 auf der Epitaxieschicht 16, die durch den nachfolgenden Diffusionsschritt bei ihrer größten Breite liegt, kann verengt werden. In der integrierten Halbleiterschaltung 10 wird ein hoher Integrationsgrad erreicht. Da eine Abnahme in der Verteilung des Dotierungsmittels im oberen Isolationsbereich 22 auftritt, können außerdem der obere Isolationsbereich 22 und der untere Isolationsbereich 20 durch einen vergleichsweise kurzzeitigen Diffusionsschritt bei einer tiefen Temperatur verbunden werden, wodurch es auch möglich ist, die Breite des oberen Isolationsbereichs 22 auf der Epitaxieschicht 16 zu verengen und dementsprechend einen hohen Integrationsgrad in der integrierten Halbleiterschaltung 10 zu erzielen.
Die bevorzugte Ausführungsform der vorliegenden Erfindung, die hierin beschrieben wurde, weist die Merkmale der in der vorher erläuterten Fig. 8 skizzierten Schritte und der in den Fig. 11 und Fig. 12 skizzierten Schritte auf. Im einzelnen kann in der bevorzugten Ausführungsform, da der obere Isolationsbereich 22 und der untere Isolationsbereich 20 in den jeweiligen Diffusionsprozessen geschaffen werden, die Diffusionsbedingungen wahlweise so ausgelegt werden, um den unteren Isolationsbereich 20 tief und den oberen Isolationsbereich 22 flach zu diffundieren. Die seitliche Diffusion des oberen Isolationsbereichs 22 kann unterdrückt werden, und die Breite des exklusiven Oberflächenbereichs des oberen Isolationsbereichs 22, die den Integrationsgrad der integrierten Halbleiterschaltung direkt beeinflußt, kann weitgehend beschnitten werden. Da der untere Isolationsbereich 20, der durch eine längere Diffusionsperiode als die für den oberen Isolationsbereich 22 verwendete geschaffen wird, mit einem großen Querschnitt gebildet ist, kann auch ein kleiner Betrag eines Schlupfes der Maske während der Herstellungsperiode des oberen Isolationsbereichs 22 toleriert werden. Der obere Isolationsbereich 22 und der untere Isolationsbereich 20 werden einfach verbunden, und eine vollständige Übergangsisolierung wird erhalten.
Die obigen Charakteristiken der bevorzugten Ausführungsform der Erfindung, die gleichzeitig ausgeführt werden, tragen zu einem hohen Integrationsgrad in der integrierten Halbleiterschaltung 10 bei.
Wieder auf Fig. 12 bezugnehmend werden Borionen (B) gleichzeitig durch die Dotierfenster 27, 29, 30 des SiO&sub2;- Films 26 implantiert, um einen Basisbereich 60 und einen diffundierten Widerstandsbereich 75 zu bilden. Der Basisbereich 60 und der diffundierte Widerstandsbereich 75 werden dann durch Wärmebehandeln unter spezifizierten Bedingungen diffundiert.
In dieser Phase werden Ionen gleichzeitig durch das Dosierfenster 27 in den oberen Isolationsbereich 22 implantiert, um die Verunreinigungskonzentration des oberen Isolationsbereichs 22 zu verbessern. Daher ist kein Resistfilm erforderlich, sondern allein der SiO&sub2;-Film 26 wird als Maske verwendet.
Die bevorzugte Ausführungsform der vorliegenden Erfindung weist ferner die Merkmale auf, die sich auf den im folgenden beschriebenen Schritt und die oben erwähnten Schritte in Fig. 11 und Fig. 13 beziehen.
In dieser Phase gibt es eine Beschränkung bei der Herstellung, durch die der obere Isolationsbereich 22 und entweder der Basisbereich 60 oder der diffundierte Widerstandsbereich 75 vorher mit einer Distanzspanne entworfen werden müssen, die groß genug ist, um während des nachfolgenden Diffusionsprozesses einen wechselseitigen Kontakt zu vermeiden. Ferner werden in dem herkömmlichen Herstellungsverfahren die Dotierfenster 29, 30 für den Basisbereich 60 und den diffundierten Widerstandsbereich 75 unter Verwendung einer Maske gebildet, die von der Maske verschieden ist, welche verwendet wird, um das Dotierfenster 27 für den oberen Isolationsbereich 22 zu bilden. Aus diesem Grund muß in Anbetracht des Schlupfes für zwei Masken ein angemessener Zwischenraum zwischen dem oberen Isolationsbereich 22 und diesen Bereichen ausgebildet werden.
Durch die bevorzugte Ausführungsform der vorliegenden Erfindung wird das Positionieren der Dotierfenster 27, 30 durch eine einzige Maske, konkret den SiO&sub2;-Film 26, bestimmt. Da die relativen Positionen, wo der obere Isolationsbereich 22 und die Bereiche der integrierten Schaltungselemente, wie z. B. der diffundierte Widerstandsbereich 75, gebildet werden, in erster Linie bestimmt sind, kann die Zwischenraumspanne für den oberen Isolationsbereich 22 und den Widerstandsdiffusionsbereich 75 drastisch reduziert werden. Außerdem werden in der bevorzugten Ausführungsform, die eine reduzierte Zahl von Maskierschritten als Merkmal aufweist, die Probleme einer Verunreinigung des Halbleitersubstrats und Beschädigung desselben während der Herstellungsphase eliminiert.
Durch die bevorzugte Ausführungsform der vorliegenden Erfindung wird das Positionieren der Dotierfenster 27, 29 in ähnlicher Weise durch eine einzige Maske, konkret den SiO&sub2;- Film 26, bestimmt. Da die relativen Positionen, wo der obere Isolationsbereich 22 und der Basisbereich 60 eines Transistors gebildet werden, in erster Linie bestimmt sind, kann die Zwischenraumspanne für den oberen Isolationsbereich 22 und den Basisbereich 60 des Transistors drastisch reduziert werden. Dieser Effekt ist beachtlich, besonders wenn viele Transistoren integriert werden.
Die Distanz für eine seitliche Diffusion des oberen Isolationsbereichs 22 ist üblicherweise das 0,8-fache derjenigen für eine vertikale Diffusion, so daß der obere Isolationsbereich 22 und die Bereiche für die verschiedenen integrierten Schaltungselemente rationalzahlig beim 0,8-fachen oder mehr der vertikalen Diffusionsdistanz des oberen Isolationsbereichs 22 entworfen werden können.
Nach Fig. 11 beispielsweise weist die bevorzugte Ausführungsform der vorliegenden Erfindung, in der eine Ionenimplantation durch den SiO&sub2;-Film 26 und den Resistfilm 40 ausgeführt wird, den Vorteil auf, daß ein Schlupf der Maskenmu ster für den SiO&sub2;-Film 26 und den Resistfilm 40 toleriert werden kann. Konkret werden die von dem offenen Teil 41 des Resistfilms 40 implantierten Ionen schließlich in der Oberfläche der Epitaxieschicht 16 gemäß dem Maskenmuster des SiO&sub2;-Films 26 implantiert. Daher reicht die Resistschicht 40 aus, falls sie die Funktion eines Abschirmens der Dotierfenster 29, 30 des Basisbereichs 60 bzw. des diffundierten Widerstandsbereichs 75 hat. Eine präzise Maskenausrichtung ist unnötig. Dementsprechend ist es wünschenswert, daß der offene Teil 41 des Resistfilms 40 geringfügig größer als das Dotierfenster 27 in dem unteren Teil des SiO&sub2;-Films 26 wie im in Fig. 11 gezeigten Resistfilm 40 ausgebildet wird.
Fig. 13 zeigt eine Modifikation der Ausführungsform des Schritts von Fig. 12. Im auf Fig. 12 bezogenen Schritt werden Dotierungsmittel wieder dem oberen Isolationsbereich 22 hinzugefügt. Wie in Fig. 13 gezeigt ist, kann jedoch ein übermäßiges Dotieren des oberen Isolationsbereichs 22 vermieden werden, wenn der Resistfilm 42 verwendet wird, in welchem die Dotierfenster 43, 44 nur in den Flächen der jeweiligen Oberseiten des Basisbereichs 60 und des diffundierten Widerstandsbereichs 75 geöffnet werden.
Die Verunreinigungskonzentration des Isolationsbereichs 18 muß jedoch gewöhnlich hoch sein. Dies gilt wegen einer Reduzierung des Widerstands des Isolationsbereichs 18, wodurch die Spannungsdifferenz des Isolationsbereichs 18 vom Halbleitersubstrat, das als Erdung wirkt, verringert und die Erzeugung parasitärer Transistoren verhindert werden kann. Im Lichte dessen werden gewöhnlich beim Implantieren von Ionen in den Basisbereich 60 Ionen wieder in den oberen Isolationsbereich 22 implantiert, um die Verunreinigungskonzentration des Isolationsbereichs 18 zu erhöhen.
Nachdem auf Fig. 12 bezogenen Schritt wird auf dem SiO&sub2;- Film 26 ein neuer Resistfilm 46 gebildet, und Öffnungen für den oberen Isolationsbereich 22, einen Basiskontaktbereich 61 und ein Paar Kontaktbereiche 77 eines Diffusionswiderstandselements 74 werden durch Photolithographie auf ihren jeweiligen oberen Teilen gebildet, um die jeweiligen Dotierfenster 47, 48, 49 zu bilden. Borionen (B) werden dann in der Epitaxieschicht 16 durch das Dotierfenster des Resistfilms 46 und SiO&sub2;-Film 26 implantiert, um einen Basiskontaktbereich 61 und zwei Kontaktbereiche 77 vom P-Typ zu bilden (siehe Fig. 14). In diesem Schritt werden auch wieder Ionen in den oberen Isolationsbereich 22 implantiert, um die Verunreinigungskonzentration zu erhöhen.
Nach diesem Schritt wird der Resistfilm 46 entfernt, und das Halbleitersubstrat 12 wird einer spezifizierten Wärmebehandlung unterzogen, um den Diffusionsbereich 60, den diffundierten Widerstandsbereich 75, den Basiskontaktbereich 61 und die beiden Kontaktbereiche 77 zu diffundieren, die alle bis zu diesem Punkt dotiert wurden.
Nach dem obigen Prozeß wird, wie in Fig. 15 dargestellt ist, der vorherige Resistfilm 46 entfernt, und der gesamte oben erwähnte SiO&sub2;-Film 26 auf der Epitaxieschicht 16 wird selektiv geätzt, oder der SiO&sub2;-Film 26 wird bis zu einer Dicke von 1000 Angström geätzt. Nach diesem Prozeß werden Schichten eines nicht dotierten SiO&sub2;-Films 26 und eines mit Phosphor dotierten SiO&sub2;-Films jeweils geschichtet, um einen gleichmäßigen Film mit einer Dicke von etwa mehreren tausend Angström auf der gesamten Oberfläche der Epitaxieschicht 16 oder dem SiO&sub2;-Film 26 zu bilden. Da der SiO&sub2;-Film dieses Schritts den SiO&sub2;-Film des vorherigen Schritts vereinzelt einschließt, wird die gleiche Bezugsziffer verwendet.
Der oben erwähnte Schritt ist ein bemerkenswertes Merkmal der bevorzugten Ausführungsform der vorliegenden Erfindung. Konkret besteht gemäß der herkömmlichen Verfahren, in welchem der SiO&sub2;-Film 26 wie in Fig. 14 gezeigt verwendet wird, ein Problem, daß ein Seitenätzen des oberen Teils des Emitterbereichs mit der Zeit voranschreitet, wenn das Ätzen des SiO&sub2;- Films 26 im oberen Teil des Kollektorkontaktbereichs im späteren Schritt abgeschlossen wird, worin das Dotierfenster für den Kollektorkontaktbereich in dem SiO&sub2;-Film 26 gebildet wird, da der einem (in Fig. 14 nicht gezeigten) Kollektorkontaktbereich entsprechende SiO&sub2;-Film 26 dicker als derjenige des Emitterbereichs 64 ist. In der bevorzugten Ausführungsform der vorliegenden Erfindung wird jedoch ein Abschnitt des SiO&sub2;-Films 26, der dem Kollektorkontaktbereich 64 entspricht, vorher mit der gleichen Dicke wie derjenigen eines Abschnitts des SiO&sub2;-Films für den Emitterbereich 64 geschaffen. Das Ätzen von beiden Abschnitten kann daher gleichzeitig beendet werden. Außerdem wird das Ätzen des Emitterbereichs 64 selbst vermieden.
Nach dem Schritt bezüglich Fig. 15 wird ein Abschnitt des SiO&sub2;-Films 26 für eine dielektrische Schicht eines MOS- Kapazitätselements mittels Photolitographie unter Verwendung eines Negativ-Photoresists und von Naßätzen geöffnet. Nachdem ein SiO&sub2;-Film mit Nitrid mit einer Dicke von mehreren hundert Angström auf der gesamten Oberfläche des Halbleitersubstrats geschaffen ist, wird er mittels chemischen Trockenätzens geätzt, um eine dielektrische Schicht 70 zu schaffen, wie in Fig. 16 gezeigt ist.
Als nächstes wird je ein Abschnitt des SiO&sub2;-Films 26 für einen Emitterbereich 64, einen Kollektorkontaktbereich 57, den Kontaktbereich 72 einer Unterschicht-Elektrode 69 und den Kontaktbereich 76 eines diffundierten Widerstandsbereichs 75 durch anisotropes Ätzen geöffnet. Danach wird ein (in der Zeichnung nicht gezeigter) Resistfilm auf der gesamten Oberfläche des SiO&sub2;-Films 26 gebildet, und je ein oberer Teil eines Emitterbereichs 64, eines Kollektorkontaktbereichs 57 und des Kontaktbereichs 72 einer Unterschicht-Elektrode 69 wird geöffnet. Arsen wird unter Verwendung des Photoresist und des SiO&sub2;-Films 26 als Maske ionenimplantiert, um den Emitterbereich 64, den Kollektorkontaktbereich 57 und den Kontaktbereich 72 der Unterschicht-Elektrode 69 zu bilden (siehe Fig. 17).
Nachdem das obige Resist entfernt ist, wird schließlich eine Wärmebehandlung ausgeführt, um den Emitterbereich 28 abwärts zu diffundieren, gefolgt von einem leichten Ätzen, um Aluminiumelektroden 58, 62, 65, 71, 73, 77 wie in Fig. 18 gezeigt zu bilden.
In den obigen Prozessen zum Herstellen einer integrierten Halbleiterschaltung wird der Kollektorkontaktbereich 57 gebildet, nachdem der SiO&sub2;-Film 26 geschaffen wurde. Ein Dotierfenster für den Kollektorkontaktbereich 57 kann jedoch zu der Zeit gleichzeitig geschaffen werden, wenn die Dotierfenster 27, 29, 30 in dem Schritt bezüglich Fig. 10 gebildet werden.
Bezugnehmend auf Fig. 19 bis Fig. 25 wird im folgenden eine Modifikation der obigen Ausführungsform erläutert, die den oben erwähnten Punkt realisiert.
Fig. 19 zeigt einen Schritt, der demjenigen von Fig. 10 entspricht, welcher vorher erläutert wurde. In dem vorliegenden Schritt wird je ein Abschnitt des SiO&sub2;-Films 26 für den oberen Isolationsbereich 22, den Kollektorkontaktbereich 57, den Basisbereich 60 und den diffundierten Widerstandsbereich 75 (alle Bereiche sind in der Zeichnung nicht dargestellt) mittels Photolithographie unter Verwendung eines Positiv- Resistfilms und Trockenätzens geöffnet, um jeweilige Fenster 27, 28, 29, 30 zu bilden.
Danach wird die freigelegte Epitaxieschicht 16 oxidiert, und ein Hilfs-Oxidationsfilm 32 wird gebildet, um eine Beschädigung an der Epitaxieschicht 16 von den nachfolgenden Ionenimplantationsschritten zu reduzieren und die Verunreinigungsionen gleichmäßig zu implantieren (siehe Fig. 19).
Wie in Fig. 20 gezeigt ist, wird als nächstes ein Resistfilm 40, der imstande ist, eine Ionenimplantation zu blockieren, auf dem oberen Teil des SiO&sub2;-Films 26 des vorherigen Schrittes gebildet, wird eine Öffnung für den oberen Teil allein des oberen Isolationsbereichs 22 hergestellt, und Bor wird unter spezifizierten Bedingungen durch den offenen Teil 41 eingeführt, um einen oberen Isolationsbereich 22 vom P&spplus;-Typ zu schaffen.
Nachdem der Resistfilm 40 entfernt ist, wird das Halbleitersubstrat 12 unter Bedingungen wie z. B. etwa 1200 C für eine Stunde einem Diffusionsprozeß unterzogen, so daß der obere Isolationsbereich 22 den unteren Isolationsbereich 20 erreicht, und, wie in Fig. 21 dargestellt ist, die beiden Bereiche verbunden werden, um den Isolationsbereich 18 zu bilden.
Wieder bezugnehmend auf Fig. 21 wird in diesem Schritt der SiO&sub2;-Film 26 im oberen Teil des Kollektorkontaktbereichs 57 des Transistors 54 mit einem Resistfilm 42 beschichtet, der imstande ist, eine Ionenimplantation zu blockieren. Durch die Dotierfenster 27, 29, 30 des SiO&sub2;-Films werden mit Ausnahme des Dotierfensters 28 für den Kollektorkontaktbereich 57 Borionen (B) gleichzeitig implantiert, um einen Basisbereich 60 und einen diffundierten Widerstandsbereich 75 zu schaffen. Der Basisbereich 60 und der Diffusionswiderstandsbereich 75 werden dann unter bestimmten Bedingungen wärmebehandelt und diffundiert.
Fig. 22 zeigt eine Modifikation der Ausführungsform des Schritts von Fig. 21. Im Schritt bezüglich Fig. 21 werden Dotierungsmittel dem oberen Isolationsbereich 22 wieder hinzugefügt. Wie in Fig. 22 gezeigt ist, kann jedoch ein übermäßiges Dotieren des oberen Isolationsbereichs 22 vermieden werden, wenn der Resistfilm 42 verwendet wird, worin die Dotierfenster 43, 44 nur in den Flächen der jeweiligen Oberseiten des Basisbereichs 60 und des diffundierten Widerstandsbereichs 75 geöffnet werden.
Nach dem Schritt bezüglich Fig. 21 wird auf dem SiO&sub2;-Film 26 ein neuer Resistfilm 46 geschaffen, und die Öffnungen für den oberen Isolationsbereich 22, einen Basiskontaktbereich 61 und ein Paar Kontaktbereiche 77 eines Diffusionswiderstandselements 74 werden durch Photolithographie gebildet, um die jeweiligen Dotierfenster 47, 48, 49 zu schaffen. In der Epitaxieschicht 16 werden dann durch das Dotierfenster des Photoresistfilms 46 und des SiO&sub2;-Films 26 Borionen (B) implantiert, um einen Basiskontaktbereich 61 vom P-Typ und zwei Kontaktbereiche 77 zu schaffen (siehe Fig. 23). Nach diesem Schritt wird der Resistfilm 46 entfernt, und das Halbleitersubstrat 12 wird einer bestimmten Wärmebehandlung unterzogen, um den Basisbereich 60, den diffundierten Widerstandsbereich 75, den Basiskontaktbereich 61 und die beiden Kontaktbereiche 77 zu diffundieren, die alle bis zu diesem Punkt dotiert wurden.
In dem SiO&sub2;-Film 26 wird eine Öffnung für eine dielektrische Schicht 70 des MOS-Kapazitätselements 68 mittels eines Photoresist unter Verwendung eines Negativ-Photoresist und von Naßätzen hergestellt. Ein Dickfilm-Siliciumnitridfilm mit mehreren hundert Angström wird dann über der gesamten Oberfläche des Halbleiterstubstrats 12 gebildet und durch ein chemisches Trockenätzverfahren geätzt, um die dielektrische Schicht 70 der in Fig. 24 gezeigten Form zu bilden.
Auf dem SiO&sub2;-Film 26 wird ferner ein neuer Resistfilm 50 gebildet, und die oberen Teile des Kollektorkontaktbereichs 57 und des Emitterbereichs 64 werden durch jeweilige Fenster 51, 52 zum Einführen von Verunreinigungen geöffnet. In der Epitaxieschicht 16 werden dann durch das Dotierfenster des Resistfilms 50 und des SiO&sub2;-Films 26 Arsen- (As) oder Phosphor(P)-Ionen implantiert, um einen Kollektorkontaktbereich 57 vom N&spplus;-Typ und einen Emitterbereich 64 zu schaffen (siehe Fig. 25).
Das spezielle Merkmal der vierten Ausführungsform der vorliegenden Erfindung wird durch diesen Schritt repräsentiert, in welchem der Kollektorkontaktbereich 57 und der Emitterbereich 57 durch den SiO&sub2;-Film 26 selbstjustiert werden.
Der Grund, warum der Kollektorkontaktbereich 57 und der Emitterbereich 64 nach der Diffusion des Basisbereichs 60 und des Basiskontaktbereichs 61 gebildet werden, besteht darin, einen Kontakt des Kollektorkontaktbereichs 57 und des Emitterbereichs 64 aufgrund der gleichzeitigen seitlichen Diffusion des Kollektorkontaktbereichs 57 in dem Fall zu vermeiden, in dem der Basisbereich 60 und der Basiskontaktbereich 61 diffundiert werden, nachdem der Kollektorkontaktbereich 57 gebildet wurde. Wenn der Kollektorkontaktbereich 57 und der Emitterbereich 64 in einer ausreichenden Distanz angeordnet werden, ist dementsprechend eine Modifikation möglich, wodurch nach Bildung des Kollektorkontaktbereichs 57 der Diffusionsprozeß auf dem Basisbereich 60 und dem Basiskontaktbereich 61 durchgeführt werden kann.
Es ist auch möglich, den Kollektorkontaktbereich 57 vom N&spplus;-Typ und den Emitterbereich 64 vom W-Typ statt durch eine Ionenimplantationstechnik durch das herkömmliche Aufbringungs- und Diffusionsverfahren zu bilden. In diesem Fall ergibt der Schritt der vorliegenden Erfindung zum Bilden des Kollektorkontaktbereichs 57 und des Emitterbereichs 64 ebenfalls die gewünschten speziellen Merkmale.
Konkret wird, wenn der Kollektorkontaktbereich 57 und der Emitterbereich 64 durch das Aufbringungs- und Diffusionsverfahren geschaffen werden, der SiO&sub2;-Film 26 an einer speziellen Stelle geätzt, um die Epitaxieschicht 16 freizulegen. Im herkömmlichen Herstellungsverfahren besteht, da ein Abschnitt des SiO&sub2;-Films 26 für den Kollektorkontaktbereich 57 dicker als derjenige für den Emitterbereich 64 ist, das Problem, daß ein Seitenätzen des Abschnitts des SiO&sub2;-Films 26 für den Emitterbereich 64 auftritt, wenn das Ätzen des Abschnitts des SiO&sub2;-Films 26 für den Kollektorkontaktbereich 57 abgeschlossen wird. Bei der bevorzugten Ausführungsform der vorliegenden Erfindung wird jedoch ein Abschnitt des SiO&sub2;-Films 26 für den Kollektorkontaktbereich 57 vorher mit der gleichen Dicke wie derjenigen eines Abschnitts des SiO&sub2;-Films 26 für den Emitterbereich 64 geschaffen, und das Ätzen des Abschnitts des SiO&sub2;-Films 26 für den Emitterbereich 64 und das Ätzen des Abschnitts des SiO&sub2;-Films 26 für den Kollektorkontaktbereich 57 werden zur gleichen Zeit abgeschlossen. Das oben erwähnte Problem ist daher eliminiert. Das Ätzen des Emitterbereichs 64 selbst wird ebenfalls vermieden.
Die speziellen Merkmale der gegenwärtig beschriebenen Ausführungsform der vorliegenden Erfindung sind, wie oben skizziert wurde, daß die Dotierfenster alle vorher an bestimmten Stellen des SiO&sub2;-Films 26 gebildet werden, eine Ionenimplantation ohne selektives Öffnen des SiO&sub2;-Films 26 durchgeführt wird und das selektive Ätzen des SiO&sub2;-Films 26 zur selektiven Aufbringung und Diffusion zur gleichen Zeit an allen Dotierfenstern abgeschlossen wird.
Wie in der vorhergehenden Erklärung skizziert wurde, geht in der bevorzugten Ausführungsform, in der eine Verunreinigungsdotierung des oberen Isolationsbereichs mittels Ionenimplantation ausgeführt wird, die Verteilung des Dotierungsmittels im oberen Isolierungsbereich 22 direkt nach der Ionenimplantation zurück, wodurch es möglich ist, die Breite des oberen Isolationsbereichs auf der Oberfläche der Epitaxieschicht zu reduzieren, die ihre maximale Breite im nachfolgenden Diffusionsschritt erreicht, und eine integrierte Halbleiterschaltung mit einem hohen Integrationsgrad wird erreicht. Wegen der Abnahme bzw. des Rückgangs der Verteilung des Dotierungsmittels in dem oberen Isolationsbereich werden außerdem die oberen und unteren Isolationsbereiche mittels eines Diffusionsschrittes bei einer niedrigen Temperatur über eine vergleichsweise kurze Zeit verbunden. Die Breite des oberen Isolationsbereichs auf der Oberfläche der Epitaxieschicht kann reduziert werden, und dementsprechend wird eine integrierte Halbleiterschaltung mit einem hohen Integrationsgrad erreicht.
Da die oberen und unteren Isolationsbereiche durch verschiedene Diffusionsprozesse jeweils gebildet werden, ist es durch die bevorzugte Ausführungsform der vorliegenden Erfindung möglich, die jeweiligen Diffusionsbedingungen wahlweise auszulegen, um die Diffusionstiefe des unteren Isolationsbe reichs zu vertiefen und die Diffusionstiefe des oberen Isolationsbereichs flach auszubilden. Dadurch kann die seitliche Diffusion des oberen Isolationsbereichs beschränkt werden, und es ist möglich, die Breite des exklusiven Oberflächenbereichs des oberen Isolationsbereichs zu beschneiden, die den Integrationsgrad der integrierten Halbleiterschaltung beeinflußt. Da der untere Isolationsbereich mit einem großen Querschnitt entworfen ist, der durch eine längere Diffusionsperiode als die für den oberen Isolationsbereich verwendete gebildet wird, kann auch ein kleiner Betrag eines Schlupfes der Maske während der Bildungsperiode des oberen Isolationsbereichs toleriert werden. Der obere Isolationsbereich und ein unterer Isolationsbereich werden einfach verbunden, und eine vollständige Isolierung eines Übergangs wird erhalten.
Durch die bevorzugte Ausführungsform der vorliegenden Erfindung kann, da die Positionen der jeweiligen Fenster zum Einführen von Verunreinigungen vorher durch einen einzigen SiO&sub2;-Film, der als Referenzmaske bezeichnet werden kann, festgelegt werden und die Positionen, an denen der obere Isolationsbereich und Bereiche integrierter Schaltungselemente, z. B. ein diffundierter Widerstandsbereich, geschaffen werden, in erster Linie bestimmt werden, eine Abstandsspanne des oberen Isolationsbereichs und des diffundierten Widerstandsbereichs oder dergleichen auf eine extrem kleinen Größe festgelegt werden. Außerdem werden durch die bevorzugte Ausführungsform, in der die Zahl von Maskierschritten reduziert ist, die Probleme der Verunreinigung des Halbleitersubstrats und einer Beschädigung desselben während der Herstellungsphase eliminiert.
Die bevorzugte Ausführungsform, in der eine Ionenimplantation über den Referenzmaske genannten SiO&sub2;-Film und den Resistfilm ausgeführt wird, hat auch den Vorteil, daß ein Schlupf des Maskenmusters für den Resistfilm und den SiO&sub2;- Film toleriert werden kann. Im einzelnen werden die Ionen, die von der Öffnung im Resistfilm aus implantiert werden, schließlich in der Oberfläche der Epitaxieschicht gemäß dem Maskenmuster des SiO&sub2;-Films implantiert. Dementsprechend ist die Resistschicht ausreichend, falls sie die Funktion eines Abschirmens allein der Dotierfenster für Bereiche hat, in de nen Ionen nicht implantiert werden. Diese Ausführungsform hat den Vorteil, daß eine genaue Maskenausrichtung unnötig ist.
Durch die bevorzugte Ausführungsform der vorliegenden Erfindung wird zusätzlich zu den vorher skizzierten Effekten die Selbstjustierung eines oberen Isolationsbereichs und eines Basisbereichs eines Transistors oder anderer Bereiche sichergestellt, und es ist unnötig, eine übermäßige Abstandsspanne zwischen dem oberen Isolationsbereich und den anderen Bereichen vorzusehen. Der Integrationsgrad der integrierten Halbleiterschaltungen wird ebenfalls erhöht. Diese Ausführungsform zeigt einen hervorragenden Effekt auf die Integration vieler Transistoren.
Offensichtlich sind im Lichte der obigen Lehren zahlreiche Modifikationen und Variationen der vorliegenden Erfindung möglich. Daher versteht es sich, daß innerhalb des Umfangs der beigefügten Ansprüche die Erfindung auf andere Weise als hierin konkret beschrieben in die Praxis umgesetzt werden kann.

Claims

1. Verfahren zum Herstellen einer integrierten Halbleiterschaltung mit den folgenden Schritten:

I) Einführen eines Dotierungsmittels vom p-Typ in einem Abschnitt eines Halbleitersubstrats (12) vom p-Typ, um einen unteren Isolationsbereich (20) zu bilden;

II) Bilden einer Epitaxieschicht (16) vom n-Typ auf dem Substrat (12);

III) Aufdiffundieren des Dotierungsmittels vom p-Typ bis auf ein wenig mehr als die halbe Dicke der Epitaxieschicht (16) und gleichzeitiges Bilden einer thermischen Oxidschicht (26) auf der Epitaxieschicht (16);

IV) Bilden einer ersten Maske (26), die eine einzelne Referenzmaske ist, bestehend aus dem thermischen Oxid (26), mit Öffnungen, die Dotierfenster (27, 29) für den oberen Isolationsbereich (22) und den Basisbereich (60) eines Transistors bilden,

V) Bilden einer zweiten Maske (40) auf der ersten Maske (26);

VI) Bilden von Öffnungen in der zweiten Maske (40), die Dotierfenster (41) entsprechend den Dotierfenstern (27) für den oberen Isolationsbereich (22) bilden;

VII) Ionenimplantieren eines Dotierungsmittels vom p-Typ durch die Dotierfenster (27) der ersten (26) und zweiten Maske (40) für die Bildung des oberen Isolationsbereichs (22);

VIII) Entfernen der zweiten Maske (40);

IX) Diffundieren des implantierten Dotierungsmittels vom p-Typ, um den oberen Isolationsbereich (22) zu bilden, wodurch der obere (22) und der untere Bereich (20) des Isolationsbereichs verbunden werden, um einen vollständigen Übergangsisolationsbereich zu bilden;

X) Ionenimplantieren eines Dotierungsmittels vom p-Typ gleichzeitig durch die in der ersten Maske (26) gebildeten Dotierfenster (27, 29) entsprechend dem oberen Isolationsbereich (22) und dem Basisbereich (60) des Transistors;

XI) Diffundieren des Implantats, um den Basisbereich (60) des Transistors zu bilden und die Verunreinigungskonzentration des oberen Isolationsbereichs (22) zu verbessern, worin zwischen dem oberen Isolationsbereich (22) und dem Basisbereich (60) des Transistors in der seitlichen Richtung im wesentlichen kein Kurzschluß gebildet wird.