DE69710609T2 - Herstellungsverfahern eines integrierten schaltkreises mit unterschiedlicher gateoxidedicke - Google Patents

Herstellungsverfahern eines integrierten schaltkreises mit unterschiedlicher gateoxidedicke

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description

  • Die Erfindung bezieht sich auf das Gebiet der Halbleiterverarbeitung und insbesondere auf eine integrierte MOS-Schaltung, in der ausgewählte Transistoren mit einem dünneren Gateoxid als die verbleibenden Transistoren gefertigt werden.
  • Die US-A-5 480 828 offenbart ein differentielles Gateoxidverfahren, das die Oxidationsrate für gemischte 3/5V-CMOS-Transistoren absenkt oder erhöht. Eine Opfersiliziumoxidschicht wird anfangs auf der Oberfläche eines Halbleitersubstrats gebildet, und Stickstoffionen werden durch die Opferoxidschicht in die geplante 3V-Transistorregion des Halbleitersubstrats implantiert. Die Stickstoffionen senken die Oxidationsrate des Substrats ab, so dass, nachdem die Opferoxidschicht entfernt ist, die Wachstumsrate des Gate-Siliziumoxids in dem geplanten 3V-Transistorbereich langsamer ist, was zu einer relativ dünneren Gate-Siliziumoxidschicht führt.
  • Die JP-A-07 297 298 offenbart ein Bilden von Gateoxidationsschichten von voneinander unterschiedlichen Dicken über einer Oberfläche eines Halbleitersubstrats. Dieses Verfahren verwendet ebenfalls in das Halbleitersubstrat implantierte Stickstoffionen, um das Gateoxidwachstum zu hemmen.
  • Die JP-A-01 183 844 offenbart ein Verringern der Dicke eines Gateoxids eines NMOS-Transistors verglichen mit der Gateoxiddicke eines PMOS-Transistors.
  • Die US-A-5 254 489 offenbart ein Verfahren, in dem ein erster Oxidfilm, der künftig als ein Gate-insulierender Film dient, in einer ersten Region gebildet wird. Eine Wärmebehandlung wird dann in einer Stickstoff- oder Ammoniumatmosphäre durchgeführt, um eine gesamte Oberfläche des ersten Oxidfilms zu nitrifizieren. Eine vorbestimmte Region des nitrifizierten ersten Oxidfilms wird entfernt, und ein zweiter Oxidfilm, der künftig als ein Gate-isolierender Film dient, wird in der vorbestimmten Region unter Verwendung des nitrifizierten ersten Oxidfilms als eine Maske gebildet. Eine Gateelektrode wird dann auf dem nitrifizierten ersten Oxidfilm und auf dem zweiten Oxidfilm gebildet.
  • Die US-A-5 502 009 offenbart ein Verfahren zum Fertigen von Gateoxidschichten unterschiedlicher Dicken auf einem Siliziumsubstrat. Eine erste Gateoxidschicht wird über der ersten und zweiten aktiven Region gebildet, und eine Sperrschicht wird nachfolgend gebildet, um einen Teil der ersten Gateoxidschicht in der ersten Region abzudecken. Der Teil der Gateoxidschicht in der zweiten Region wird dann entfernt, wobei die Sperrschicht als eine Maske verwendet wird. Eine zweite Gateoxidschicht wird dann über der zweiten Region gebildet.
  • Höchstintegrierte (VLSI = very large scale integrated) Metalloxidhalbleiter ("MOS" = metal-oxide-semiconductor)-Schaltungen umfassen eine große Anzahl von untereinander verbundener Transistoren, die in einem Siliziumsubstrat ausgebildet sind. Typischerweise arbeitet die Gateelektrode des MOS- Transistors als der Eingang des Transistors. Der Transistor wird typischerweise durch Treiben der Gatespannung (VG) auf einen Schwellenwert, der Schwellenspannung (VT), aktiviert und angeschaltet. Der Drain-Strom (ID) eines MOS-Transistors dient typischerweise als der Ausgang des Transistors. Da die Gateelektrode jedes Transistors eine damit verbundene kleine jedoch endliche Kapazität aufweist, kann die Gateelektrode nicht sofort eine gewünschte Änderung in der Spannung erreichen. Statt dessen ist eine endliche Menge an Zeit erforderlich, um den kleinen Gatekondensator auf den geeigneten Spannungspegel aufzuladen. Der Zeitbetrag, der erforderlich ist, damit eine Gateelektrode einen Schwellenpegel erreichen kann, kann durch Verringern der Kapazität der Gateelektrode oder Erhöhen des Drain-Stroms des Transistors vorangehender Stufen verringert werden. Im allgemeinen steigt für kleine Werte der Drain-Spannung (VD), (d. h. VD < VG - VT) der Drain-Strom ID eines MOS-Transistors linear mit der Drain-Spannung an (unter der Annahme VG &ge; VT). Wenn VD über diesen linearen Bereich hinaus erhöht wird, flacht jedoch ID ab und wird in einer Näherung erster Ordnung von VD unabhängig. Dieser Wert von ID wird üblicherweise als der gesättigte Drain-Strom IDsat bezeichnet. Mit anderen Worten ist IDsat der maximale Drain-Strom, der von einem MOS- Transistor erzeugt wird, der unter normaler Vorspannung (d. h. VD VCC VG &ge; VT und VSS = 0 V) für eine gegebene Gatespannung arbeitet. IDsac ist daher ein direktes Maß der potentiellen Geschwindigkeit einer MOS-Schaltung. Ein Erhöhen von IDsat erhöht die Leistung der integrierten Schaltung, indem jeder Transistor befähigt wird, nachfolgende Stufen von Transistoren auf ihre Schwellenspannung in weniger Zeit zu treiben.
  • In dem linearen Bereich ist ID = k(VG - VDS/2)VDS, wobei k = uCOXW/L ist. Eine Prüfung dieser Gleichung offenbart, dass ID durch Erhöhen der Oxidkapazität COX erhöht werden kann. Zusätzlich zum Erhöhen von k verringert eine größere Oxidkapazität die Schwellenspannungen VT für den allgemeinen Fall, bei dem die Gesamtladung QTOT, die in dem Oxid und an der Oxid- Siliziumgrenzfläche eingefangen ist, relativ klein ist. Die Kapazität COX eines MOS-Transistors wird durch einen parallelen Plattenkondensator eng angenähert, so dass COC &sim; A&epsi;/tOX ist, wobei A die Fläche der Gatestruktur, &epsi; die Dielektrizitätskonstante und tOX die Oxiddichte ist. Da es unerwünscht ist, die Fläche des Gates zu erhöhen, und schwierig ist, das Dielektrikum zu ändern, muss das Erhöhen der Kapazität durch Verringern der Oxiddicke tOX erreicht sein.
  • Bei vielen komplementären Metalloxidhalbleiter (CMOS)-Verfahren werden die Gatestrukturen für die Transistoren aus stark dotiertem Polysilizium gebildet. Um ein Ausmaß von Symmetrie zwischen den p-Kanal- und n-Kanal-Transistoren zu erreichen, ist es nicht ungewöhnlich, die Gatestrukturen der n-Kanal- Vorrichtungen mit einem n-Typ-Fremdstoff, wie beispielsweise Arsen oder Phosphor, zu dotieren, während die Gatestrukturen der p-Kanal-Vorrichtungen mit einem p-Typ-Fremdstoff, wie beispielsweise Bor, dotiert werden. Das Dotieren des p-Kanal-Polysiliziumgates mit Bor kann für dünne Gateoxidstrukturen infolge der relativ schnellen Rate, mit der Bor durch das Siliziumdioxid diffundiert, problematisch werden.
  • Bei sehr dünnen Oxidstrukturen (d. h. tOX &le; 3 nm) können Borionen von dem stark dotierten p&spplus;-Polysilizium durch das Oxid in das Siliziumvolumen diffundieren, wodurch die Schwellenspannung VT der p-Kanal-Vorrichtungen verschoben werden. Diese Begrenzung der Dicke des p-Kanal-Oxids hat typischerweise die Oxiddicken der n-Kanal-Vorrichtungen ebenfalls begrenzt, da es aus einer Herstellungsperspektive sehr wünschenswert ist, den Kondensator oder das Gateoxid nicht selektiv zu züchten (d. h. Züchten des Gate über den gesamten Wafer und nicht in ausgewählten oder maskierten Regionen des Wafers). Das nicht-selektive Oxidwachstum tendiert dazu, zu Oxiddichten zu führen, die über den gesamten Wafer gleichförmig sind. Herkömmliche Verabeitungsüberlegungen führen ferner aufgrund der Nichtsymmetrie von mehrfachen Gateoxiddicken in einer Technologie weg, die aus der Verwendung derartigen Mehrfachdicken-Oxidtechnologien resultieren würde.
  • Der Wunsch, die Symmetrie beizubehalten, hat unerwünschterweise die potentielle Leistung der n-Kanal-Vorrichtungen bei bestimmten CMOS-Verfahren durch Einschränken der minimalen Dicke des Gateoxids begrenzt. Allgemeiner gesagt haben Symmetrieüberlegungen Ausgestaltungen verhindert, in denen ausgewählte kritische Transistoren als Hochleistungs-Dünnoxidtransistoren gekennzeichnet werden könnten. Es würde daher wünschenswert sein, ein Halbleiterherstellungsverfahren zu erreichen, in dem ausgewählte Transistoren ein Gateoxid mit einer ersten Dicke aufnehmen, während die verbleibenden Transistoren eine zweite Gateoxiddicke aufweisen, ohne den Verfahrensablauf unangemessen zu komplizieren.
  • Die oben gekennzeichneten Probleme werden größtenteils von der vorliegenden Erfindung angesprochen. In Übereinstimmung mit einem ersten Aspekt liefert die vorliegende Erfindung ein Halbleiterbearbeitungs-Verfahren, wie es in dem beigefügten Anspruch 1 definiert ist. In Übereinstimmung mit einem zweiten Aspekt liefert die vorliegende Erfindung ein Halbleiterbearbeitungs- Verfahren, wie es in dem beigefügten Anspruch 2 definiert ist.
  • Insbesondere offenbart die folgende Beschreibung ein Herstellungsverfahren, das imstande ist, mindestens zwei unterschiedliche Oxiddicken zu erzeugen. Stickstoff wird in ausgewählten Bereichen des Siliziums vor der Bildung des Gateoxids aufgenommen. Ein nachfolgender Gateoxidzyklus führt zu einer ersten Oxiddicke über den Stickstoffregionen des Siliziums und zu einer zweiten Gateoxiddicke über den verbleibenden Regionen des Siliziums. Die erste Oxiddicke wird dazu neigen, kleiner als die zweite Oxiddicke zu sein, infolge der Tendenz des Stickstoffs, die Siliziumoxidationsrate zu verzögern. Auf diese Art und Weise können mehrere Gateoxiddicken ohne unangemessenes Komplizieren des Herstellungsverfahrens erreicht werden.
  • Allgemein gesagt betrachtet die vorliegende Erfindung ein Halbleiterbearbeitungs-Verfahren. Ein Halbleitersubstrat mit einer ersten Region und einer zweiten Region wird bereitgestellt. Die erste Region und die zweite Region sind mit Bezug zueinander seitlich verschoben. Eine Stickstoffart-Fremdstoffverteilung wird dann in die erste Region des Halbleitersubstrats eingeführt. Danach wird eine Gatedielektrikumschicht auf einer oberen Fläche des Halbleitersubstrats gezüchtet. Das Gatedielektrikum weist eine erste Dicke über der ersten Region des Halbleitersubstrats und eine zweite Dicke über der zweiten Region des Halbleitersubstrats auf. Die erste Dicke ist geringer als die zweite Dicke. Bei einer CMOS-Ausführungsform der vorliegenden Erfindung umfasst die erste Region des Halbleitersubstrats p-Silizium, während die zweite Substratregion n-Silizium umfasst. Vorzugsweise wird der Schritt des Einführens der Stickstoffart-Fremdstoffverteilung in das Halbleitersubstrat durch thermisches Oxidieren der ersten Substratregion in einer stickstoffhaltigen Umgebung durchgeführt. Bei einer gegenwärtig bevorzugten Ausführungsform weist die stickstoffhaltige Umgebung N&sub2;O, NH&sub3;, O&sub2; und HCl in einem ungefähren Verhältnis von 60 : 30 : 7 : 3 auf. Bei alternativen Ausführungsformen weist die stickstoffhaltige Umgebung NO, O&sub2; und HCl in einem ungefähren Verhältnis von 90 : 7 : 3 oder N&sub2;O, O&sub2; und HCl in einem ungefähren Verhältnis von 90 : 7 : 3 auf. Die Einführung des Stickstoffart-Fremdstoffs in die erste Substratregion 102 kann alternativ mit einer Schnell-Wärmebehandlungsverarbeitung erreicht werden.
  • Bei einer Ausführungsform ist die Anfangs-Oxidschicht auf einer oberen Fläche des Halbleitersubstrats vor dem thermischen Oxidieren der ersten Substratregion ausgebildet. Bei einer Ausführungsform wird die Bildung der Anfangs- Oxidschicht von einem Bilden einer Siliziumnitridschicht auf der Anfangs- Oxidschicht und einem Entfernen von Teilen der Siliziumnitridschicht über der ersten Region des Halbleitersubstrats gefolgt. Bei alternativen Ausführungsformen kann die Anfangs-Oxidschicht ein thermisches Oxid oder ein in einer CVD-Anlage aufgebrachtes Oxid enthalten.
  • Das Verfahren der vorliegenden Erfindung erzeugt eine integrierte Schaltung, die ein Halbleitersubstrat mit einer ersten Substratregion und einer zweiten Substratregion aufweist. Die erste Substratregion ist seitlich mit Bezug auf die zweite Substratregion verschoben. Die erste Substratregion weist eine Stickstoffart-Fremdstoffverteilung auf. Die integrierte Schaltung umfasst ferner ein auf einer oberen Fläche der ersten Region des Halbleitersubstrats gebildetes erstes Gatedielektrikum. Das erste Gatedielektrikum weist eine erste Dicke auf. Ein zweites Gatedielektrikum ist auf einer oberen Fläche der zweiten Region des Halbleitersubstrats gebildet. Das zweite Gatedielektrikum weist eine zweite Dicke auf, die größer als die erste Dicke ist. Bei einer CMOS-Ausführungsform weist die erste Region des Halbleitersubstrats p-Silizium und die zweite Region des Halbleitersubstrats n-Silizium auf.
  • Bei einer bevorzugten Ausführungsform umfasst die integrierte Schaltung ferner eine in einer oberen Region des Halbleitersubstrats gebildete Dielektrikum-Isolierungsstruktur. Die Dielektrikum-Isolierungsstruktur ist seitlich zwischen der ersten Region und der zweiten Region angeordnet. Vorzugsweise umfasst die integrierte Schaltung ferner ein auf dem Gatedielektrikum über der ersten Region des Halbleitersubstrats gebildetes erstes leitendes Gate, ein auf dem Gatedielektrikum über der zweiten Region eines Halbleitersubstrats gebildetes zweites leitendes Gate, ein erstes Paar von Source-Drain-Regionen, die seitlich an jeder Seite des ersten leitenden Gates in der ersten Region des Halbleitersubstrats angeordnet sind, und ein zweites Paar von Source-Drain- Regionen, die seitlich an jeder Seite des zweiten leitenden Gates in der zweiten Region des Halbleitersubstats angeordnet sind.
  • Bei einer gegenwärtig bevorzugten CMOS-Ausführungsform weist das erste leitende Gate n&spplus;-Polysilizium und das zweite leitende Gate p&spplus;-Polysilizium auf. Bei einer gegenwärtig bevorzugten CMOS-Ausführungsform weist die erste Region des Halbleitersubstrats p-Silizium, die zweite Region des Halbleitersubstrats n-Silizium, das erste Paar der Source-Drain-Regionen n-Silizium und das zweite Paar von Source-Drain-Regionen p-Silizium auf. Das erste Gatedielektrikum und das zweite Gatedielektrikum weisen vorzugsweise ein thermisches Oxid auf, und bei einer gegenwärtig bevorzugten Ausführungsform ist die erste Dicke geringer als die zweite Dicke. Bei einer Ausführungsform ist die erste Dicke etwa 15 Angstrom (Å) und die zweite Dicke etwa 30 Å.
    • Figurenkurzbeschreibung
  • Weitere Aufgaben und Vorteile der Erfindung werden beim Lesen der folgenden ausführlichen Beschreibung mit Bezug auf die beigefügten Zeichnungen offensichtlich. Es zeigen
  • Fig. 1 eine Teilquerschnittsansicht eines Halbleitersubstrats ist;
  • Fig. 2 ein Verarbeitungsschritt im Anschluss an Fig. 1 ist, in dem eine Isolations-Dielektrikumstruktur zwischen einer ersten Halbleitersubstratregion und einer zweiten Halbleitersubstratregion gebildet wurde, und eine Anfangs-Oxidschicht und eine Siliziumnitridschicht auf dem Halbleitersubstrat strukturiert wurden;
  • Fig. 3 ein Verarbeitungsschritt im Anschluss an Fig. 2 ist, in dem ein thermisches Oxid in der Anwesenheit einer stickstoffhaltigen Umgebung gezüchtet wird;
  • Fig. 4 ein Verarbeitungsschritt im Anschluss an Fig. 3 ist, in dem das thermische Oxid, das Anfangs-Oxid und die Siliziumnitridschicht entfernt wurden;
  • Fig. 5 ein Verarbeitungsschritt im Anschluss an Fig. 4 ist, in dem eine Gatedielektrikumschicht auf einer oberen Fläche des Halbleitersubstrats gezüchtet wurde;
  • Fig. 6 ein Verarbeitungsschritt im Anschluss an Fig. 5 ist, in dem eine Polysiliziumschicht auf der Gatedielektrikumschicht aufgebracht wurde;
  • Fig. 7 ein Verarbeitungsschritt im Anschluss an Fig. 6 ist, in dem ein Paar von Polysiliziumgatestrukturen von der Polysiliziumschicht strukturiert wurden; und
  • Fig. 8 ein Verarbeitungsschritt im Anschluss an Fig. 7 ist, in dem Source-Drain-Regionen seitlich angeordnet an jeder Seite der Polysiliziumgates gebildet wurden.
  • In den Zeichnungen offenbaren Fig. 1 bis 8 eine gegenwärtig bevorzugte Verarbeitungssequenz zum Bilden der integrierten Schaltung mit doppeltem Oxid der vorliegenden Erfindung. In Fig. 1 wird ein Halbleitersubstrat 100 bereitgestellt. Ein Halbleitersubstrat 100 umfasst eine erste Substratregion 102 und eine zweite Substratregion 104. Die erste Substratregion 102 ist mit Bezug auf die zweite Substratregion 104 seitlich verschoben. Das Halbleitersubstrat 100 umfasst vorzugsweise ein kristallines Silizium. Bei einer CMOS-Ausführungsform weist die erste Substratregion 102 p-Silizium und die zweite Substratregion 104 n-Silizium auf. In Fig. 2 ist eine Isolations-Dielektrikumstruktur 106 zwischen der ersten Substratregion 102 und der zweiten Substratregion 104 ausgebildet, um die zwei Regionen voneinander elektrisch zu isolieren, um dadurch die unbeabsichtigte Kopplung der ersten Substratregion 102 mit der zweiten Substratregion 104 zu verhindern. Bei der in Fig. 2 dargestellten gegenwärtig bevorzugten Ausführungsform umfasst die Isolations- Dielektrikumstruktur 106 ein Isolationsdielektrikum mit flachem Graben. Die Isolation mit flachem Graben liefert eine ausreichende elektrische Isolation zwischen angrenzenden Substratbereichen, während die Ebenheit der oberen Fläche 101 des Siliziumsubstrats 100 beibehalten wird. Die Dielektrikumstruktur mit flachem Graben 106, die in der Figur gezeigt ist, wird typischerweise durch Ätzen eines Grabens in das Siliziumsubstrat 100 unter Verwendung eines trockenen anisotropen Siliziumätzverfahrens hergestellt. Danach wird ein Dielektrikummaterial, wie beispielsweise CVD-Oxid, über dem Siliziumsubstrat 100 aufgebracht, um den Graben mit dielektrischem Material zu füllen. Ein thermischer Oxidationsschritt kann dem Oxidaufbringungsschritt vorangehen, bei dem ein dünnes thermisches Oxid an den Seitenwänden und dem Boden des Grabens gezüchtet wird. Nach dem Oxidaufbringungsschritt wird ein Planarisierungsschritt durchgeführt, um Oxidmaterial von Regionen außerhalb des Grabens zu entfernen. Obgleich die gegenwärtig bevorzugte Ausführungsform mit einer Isolations-Dielektrikumstruktur mit flachem Graben implementiert ist, ist es für Fachleute offensichtlich, dass alternative Isolationsverfahren substituiert werden können. Als ein Beispiel kann eine LOCOS-Isolationsstruktur für die Dielektrikumstruktur mit flachem Graben 106 substituiert werden. Die LOCOS-Struktur wird gemäß einer bekannten Verfahrenssequenz gebildet, bei der aktive Regionen des Siliziumsubstrats durch eine Siliziumnitridschicht maskiert werden, die typischerweise über einer Opferoxidschicht aufgebracht ist. Die Siliziumnitridschicht ist strukturiert, um Regionen des Halbleitersubstrats unbedeckt zu lassen, in die die Platzierung einer Isolationsstruktur erwünscht ist. Ein nachfolgender thermischer Oxidationsschritt wird zu der Bildung eines thermischen Oxids führen, das teilweise in dem Siliziumsubstrat 100 gezüchtet ist und sich teilweise über der oberen Fläche 101 des Siliziumsubstrats 100 in Regionen erstreckt, wo die Siliziumnitridschicht weg strukturiert wurde. Nach dem thermischen Oxidationsschritt wird die Siliziumnitridschicht entfernt, wobei die LOCOS-Isolationsstruktur zurückgelassen wird. Die LOCOS-Isolationsstruktur weist die doppelten Nachteile eines Führens zu einer nicht-planaren Oberfläche und eines Aufweisens einer Vogelkopfstruktur auf, die in die aktive Region der benachbarten Transistoren eindringt.
  • Nach der Bildung der Isolations-Dielektrikumstruktur 106 wird eine Anfangs- Oxidschicht 108 auf der oberen Fläche 101 des Siliziumsubstrats 100 gebildet. Bei der gegenwärtig bevorzugten Ausführungsform kann das Anfangs-Oxid 108 mit einem thermischen Oxidationsverfahren oder mit einem CVD-Aufbringungsschritt gebildet werden. Danach wird die Siliziumnitridschicht 110 auf dem Anfangs-Oxid 108 aufgebracht und mit einem Maskierungsschritt strukturiert, um Teile der Siliziumnitridschicht 110 über der ersten Region 102 des Halbleitersubstrats 100 zu entfernen. Das Anfangs-Oxid 108 dient dazu, das Ausmaß an Stress auf dem Siliziumsubstrat 100 zu verringern, das durch die Siliziumnitridschicht 110 verursacht wurde. Der Teil des Anfangs-Oxids 108 über der ersten Substratregion 102 kann bei alternativen Ausführungsformen vor dem nachstehend mit Bezug auf Fig. 3 beschriebenen thermischen Oxidationsschritt entfernt werden oder kann an Ort und Stelle gelassen werden, so dass der thermische Oxidationsschritt von Fig. 3 eine Reoxidation des Anfangs-Oxids 108 über der ersten Substratregion 102 umfasst. Bei der vorhergehenden Ausführungsform wird das Anfangs-Oxid 108 über der ersten Substratregion 102 vorzugsweise in Verbindung mit dem Ätzen der Siliziumnitridschicht entfernt, so dass eine obere Fläche 101 des Siliziumsubstrats 102 freigelegt wird. Bei einer Ausführungsform, bei der das Anfangs-Oxid 108 über der ersten Substratregion 102 an Ort und Stelle gelassen wird, umfasst das Anfangs-Oxid 108 ein stickstofffreies oder "reines" Oxid. Diese reine Oxidschicht kann verwendet werden, um die Enddicken des Dielektrikums über der ersten Substratregion 102 und dementsprechend die Konzentration des Stickstoffs in dem Substrat 100 einzustellen, wie es nachstehend beschrieben ist.
  • In Fig. 3 wird ein thermisches Oxidationsverfahren in einer stickstoffhaltigen Umgebung 114 derart durchgeführt, dass stickstoffhaltiges Oxid 112 über der ersten Substratregion 102 gebildet wird, und die Stickstoffartverteilung 116 innerhalb der ersten Substratregion 102 des Halbleitersubstrats 100 gebildet wird. Die stickstoffhaltige Umgebung 114 weist vorzugsweise O&sub2;, HCl und eine Quelle von Stickstoff, wie beispielsweise NO, N&sub2;O oder NH&sub3; auf. Bei einer gegenwärtig bevorzugten Ausführungsform weist die stickstoffhaltige Umgebung 114 N&sub2;O, NH&sub3;, O&sub2; und HCl in einem ungefähren Verhältnis von 60 : 30 : 7 : 3 auf. Bei alternativen Ausführungsformen kann die stickstoffhaltige Umgebung 114 N&sub2;O, O&sub2; und HCl oder NO, O&sub2; und HCl in ungefähren Verhältnissen von 90 : 7 : 3 aufweisen. Bei einer Ausführungsform kann die Umgebung 114 eine stickstofffreie Umgebung für eine Anfangszeitspanne des Oxidationsverfahrens umfassen. Nach der Anfangszeitspanne kann Stickstoff in die Umgebung 114 eingeführt werden, um die vorher beschriebene stickstoffhaltige Umgebung zu erzeugen. Bei einer derartigen Ausführungsform erzeugt die Oxidation, die sich während der Zeitspanne ereignet, wenn die Umgebung 114 frei von einer Stickstoffart ist, ein stickstofffreies Anfangs-Oxid. Die nachfolgende Oxidation, die stattfindet, wenn Stickstoff in die Umgebung 114 eingeführt wird, erzeugt ein stickstoffhaltiges Oxid 112 und die stickstoffhaltige Fremdstoffverteilung 116 in der ersten Substratregion 102. Alternativ kann nach der Bildung eines stickstofffreien Anfangs-Oxids Stickstoff in die erste Substratregion 102 in einer 100%-igen NO- oder N&sub2;O-Umgebung eingeführt werden.
  • Eine Schnell-Wärmebehandlung kann teilweise oder vollständig für die oben beschriebene Verarbeitung bezüglich des Anfangs-Oxids 108, des stickstoffhaltigen Oxids 112 und der Stickstoff-Fremdstoffverteilung 116 substituiert werden. Genauer gesagt betrachtet eine Ausführungsform der vorliegenden Erfindung ein Bilden des Anfangs-Oxids 108 mit einem Schnell-Wärmebehandlungsschritt und danach ein Einführen von Stickstoff in das Halbleitersubstrat 101 mittels eines Diffusionsrohrs, wie es oben beschrieben ist. Alternativ kann die gesamte Sequenz in einem Schnell-Wärmebehandlungsverfahren durchgeführt werden. Als ein Beispiel würde ein derartiges Verfahren das Anfangs-Oxid 108 mit einem RTA-Verfahren in einer stickstofffreien Umgebung und danach stickstoffhaltiges Oxid 112 mit einem RTA-Verfahren in einer stickstoffhaltigen Umgebung, wie beispielsweise in irgendeiner der oben beschriebenen stickstoffhaltigen Umgebungen, bilden. Die hier betrachtete Schnell-Wärmebehandlung würde vorzugsweise ein Unterziehen des Halbleiter-Wafers einer Temperatur von 900ºC bis 1100ºC für einen Zeitraum von 10 bis 30 Sekunden umfassen.
  • Wie es vorher erwähnt wurde, kann das stickstoffhaltige Oxid 112 aus keinem Anfangs-Oxid gezüchtet werden, in welchem Fall das Anfangs-Oxid 108 über der ersten Substratregion 102 vor der thermischen Oxidation von Fig. 3 entfernt wird. Alternativ kann das Anfangs-Oxid 108 über der ersten Substratregion 102 an Ort und Stelle belassen werden, so dass der Oxidationsschritt von Fig. 3 eine Reoxidation umfasst. Die Option, die thermische Oxidation von Fig. 3 mit oder ohne einem Anfangs-Oxid 108 durchzuführen, ermöglicht eine größere Steuerung über die Gesamtdicke des stickstoffhaltigen Oxids 112. Die Anwesenheit einer Stickstoffquelle in der stickstoffhaltigen Umgebung 114 führt zu der Bildung einer stickstoffhaltigen Fremdstoffverteilung 116 in der ersten Substratregion 102 des Halbleitersubstrats 100. Im Gegensatz zu Fremdstoffverteilungen mit Arsen, Phosphor oder Bor ändert die Stickstoffverteilung 116 die elektrischen Eigenschaften der ersten Substratregion 102 nicht bedeutend. Es wird jedoch theoretisiert, dass die Stickstoffmoleküle in der Verteilung 116 starke Bindungen mit Siliziumatomen in dem Halbleitersubstrat 100 bilden. Die starken Bindungen zwischen dem Stickstoff und Silizium verzögern das Verfahren, wodurch sich Silizium mit Sauerstoff verbindet, um einen Siliziumoxidfilm, wie beispielsweise Siliziumdioxid, zu bilden. Somit ist die Oxidationsrate des stickstoffhaltigen Siliziumsubstrats geringer als die Oxidationsrate eines reinen Siliziumsubstrats. Dieses Oxidationsratendifferential kann vorteilhafterweise verwendet werden, um einen Oxidfilm mit einer variablen Dicke zu erzeugen.
  • In Fig. 4 werden das stickstoffhaltige Oxid 112, das Anfangs-Oxid 108 und die Siliziumnitridschicht 110 von der oberen Fläche 101 des Halbleitersubstrats 100 entfernt. Das Entfernen von Siliziumnitrid findet vorteilhafterweise durch die Verwendung einer 85%-igen Phosphorlösung bei 120ºC statt. Das Entfernen der Oxide 112 und 108 kann mit einem Nass- oder Trockenätzverfahren durchgeführt werden.
  • In Fig. 5 ist ein Gatedielektrikum 118 auf der oberen Fläche 101 des Halbleitersubstrats 100 unter Verwendung von thermischer Oxidation 117 gezüchtet. Die thermische Oxidation 117 führt zu einem Gatedielektrikum 118 mit einer ersten Dicke t&sub1; über der ersten Substratregion 102 und einer zweiten Dicke t&sub2; über der zweiten Substratregion 104. Die stickstoffhaltige Fremdstoffverteilung 116 innerhalb der ersten Substratregion 102 verzögert die Oxidation der ersten Substratregion 102 bezüglich der Oxidationsrate der zweiten Substratregion 104, so dass die zweite Dicke t&sub2; größer als die erste Dicke t&sub1; ist. Bei einer gegenwärtig bevorzugten Ausführungsform ist t&sub1; etwa 15 Å und t&sub2; etwa 30 Å. Somit ermöglicht die vorliegende Erfindung vorteilhafterweise das Züchten eines Oxidfilms mit doppelten Dicken, wobei die Regionen des Halbleitersubstrats, über dem das dünnere Oxid gebildet ist, durch einen herkömmlichen Maskierungsschritt gekoppelt mit einem Oxidationsschritt in der Anwesenheit einer Stickstoffumgebung bestimmt wird. Da Stickstoff mit dem Siliziumsubstrat passiv wechselwirkt, erzeugt die vorliegende Erfindung doppelte Oxiddicken ohne die elektrischen Eigenschaften des Halbleitersubstrats 100 bedeutend zu verändern, wodurch die Notwendigkeit, nachfolgende Verarbeitungen bedeutend zu ändern, eliminiert wird. Bei einer Ausführungsform kann die erste Substratregion 102 des Halbleitersubstrats 100 die n-Kanal-Region eines CMOS-Verfahrens umfassen, während die zweite Substratregion 104 die p-Kanal-Region umfasst. Bei einer weiteren Ausführungsform könnten die erste Substratregion 102 und die zweite Substratregion 104 beide aus p-Silizium aufgebaut sein, so dass das Verfahren zu der Bildung von ausgewählten n- Kanal-Transistoren mit dünneren Gateoxiden und dem gemäß höheren Werten des gesättigten Drain-Stroms IDsat führen würde.
  • Fig. 6 stellt die Aufbringung einer leitenden Gateschicht 120 auf der Gatedielektrikumschicht 118 dar. Vorzugsweise umfasst die leitende Gateschicht 120 CVD-Polysilizium. Typischerweise muss der spezifische Widerstand des wie aufgebrachten Siliziums durch Dotieren der Polysiliziumschicht mit Fremdstoffen verringert werden. Die Dotierung von Polysilizium kann an Ort und Stelle oder durch Anwendung eines nachfolgenden Diffusionsverfahrens erreicht werden. Bevorzugterweise wird jedoch Ionenimplantation verwendet, um Polysilizium zu dotieren. Fig. 6 stellt die Ionenimplantation 121 dar, die die Polysiliziumschicht 120 dotiert. Bei einer gegenwärtig bevorzugten CMOS-Ausführungsform der vorliegenden Erfindung umfasst die Ionenimplantation 121 eine erste Implantation 121a über die erste Substratregion 102 und eine zweite Implantation 121b über die zweite Substratregion 104. Bei dieser Ausführungsform umfasst die erste Substratregion 102 die n-Kanal-Region der CMOS-integrierten Schaltung. Die Arbeitsfunktionen von n&spplus;-Polysilizium und p&spplus;-Polysilizium sind derart, dass es häufig wünschenswert ist, n&spplus;-Polysiliziumgates für die n-Kanal-Vorrichtungen und p&spplus;-Polysiliziumgates für die p-Kanal- Vorrichtungen trotz des Anstiegs in der Verfahrenskomplexität zu verwenden, die sich aus dem Ergebnis der Anforderung von zwei selektiven Implantationsstoffen ergibt. Bei dieser Ausführungsform stellt der Implantationsstoff 121a die Implantation von n-Typ-Fremdstoffen, wie beispielsweise Arsen oder Phosphor, in die leitende Gateschicht 120 über die ersten Substratregionen 102 des Halbleitersubstrats 100 dar. Der Implantationsstoff 121b stellt die Implantation eines p-Typ-Fremdstoffs, wie beispielsweise Bor, in die leitende Gateschicht 120 über die zweite Substratregion 104 des Halbleitersubstrats 100 dar.
  • Trotz der Erwünschtheit des Implementierens von p&spplus;-Polysilizium als das Gate für eine p-Kanal-Vorrichtung, ist die Aufnahme von Borionen in das Polysiliziumgate einer p-Kanal-Vorrichtung dadurch problematisch, dass Bor bekannt ist, schnell durch Siliziumdioxid zu diffundieren. Eine der Implantation von Borionen in die leitende Gateschicht 120 nachfolgende Verarbeitung kann zu der Diffusion von Borionen aus der leitenden Gateschicht 120 durch das Gatedielektrikum 118 und in eine obere Region des Halbleitersubstrats 100 führen. Diese unbeabsichtigte Borverteilung innerhalb des Halbleitersubstrats 100 in der Nähe der Siliziumdioxid/Silizium-Grenzfläche kann unbeabsichtigterweise und unerwünschterweise die Schwellenspannung der p-Kanal-Vorrichtungen ändern. Wenn Gateoxiddicken in die unter 5nm-Region eindringen, wird das Bordiffusionsproblem größer. Andererseits ist es sehr wünschenswert, dünne Gateoxide zu erzielen, um die Schaltungsleistung zu verbessern. Die n-Typ- Dotiermittel Phosphor und Arsen erfahren keine bedeutende Diffusion durch Siliziumdioxid. Daher können n-Kanal-Vorrichtungen theoretisch mit extrem dünnen Gateoxidfilmen gefertigt werden. Die vorliegende Erfindung bringt Hochleistungs-n-Kanal-Vorrichtungen mit extrem dünnen Gateoxiden sowie auch p&spplus;-Polysiliziumgate-p-Kanal-Vorrichtungen unter, die dickere Gateoxide erfordern, um eine unerwünschte Schwellenspannungsverschiebung zu verhindern. Durch Aufnehmen von Stickstoff in ausgewählte Regionen des Siliziumsubstrats kann die Oxidationsrate selektiv über gewünschte Regionen des Substrats gesteuert werden, so dass die dünnen Gateoxide in gewünschten Stellen erzeugt werden. Bei einer gegenwärtig bevorzugten Ausführungsform ist die erste Dicke t&sub1; des Gatedielektrikums 118 über der ersten Substratregion 102 etwa 15 Å (10 Å = 1 nm), während die zweite Dicke t&sub2; des Gatedielektrikums 118 über der zweiten Substratregion 104 des Siliziumsubstrats 100 etwa 30 bis 50 Å ist. Das Verhältnis der ersten Dicke t&sub1; zu der zweiten Dicke t&sub2; kann durch Ändern der Konzentration der Stickstoffverteilung 116 in der ersten Substratregion 102 gesteuert werden. Die Steuerung der Konzentration der Stickstoffverteilung 116 wird durch Ändern der Dicke der Anfangs- Oxidschicht 108 erreicht, die vor der thermischen Oxidation in der Stickstoffumgebung 114 gebildet wird. Die höchste Konzentration der Stickstoffverteilung 116 wird durch Initiieren des in Fig. 3 gezeigten thermischen Oxidationsverfahrens erzielt, wobei kein Anfangs-Oxid auf der oberen Fläche 101 des Siliziumsubstrats 100 vorhanden ist. Höhere Stickstoff-Fremdstoffkonzentrationen führen zu einem größeren Verhältnis der Dicke t&sub2; zu t&sub1;.
  • Fig. 7 zeigt einen Verarbeitungsschritt im Anschluss an Fig. 6, bei dem ein Paar von Polysiliziumgates 122a und 122b aus der leitenden Gateschicht 120 strukturiert wurden. Die Strukturierung der Polysiliziumgates 122a und 122b wird durch herkömmliche Photolithografie und Ätzschritte erreicht, wie sie auf dem Gebiet der Halbleiterverarbeitung bekannt sind, Das isotrope Ätzen, das verwendet wird, um die Polysiliziumgates 122a, 122b zu bilden, führt zu im wesentlichen vertikalen Seitenwänden 124.
  • Fig. 8 zeigt nachfolgende Verarbeitungsschritte, die zu der Bildung eines Paars von Transistoren 125a und 125b führen. Der Transistor 125a weist ein Paar von Source/Drain-Regionen 126a und 126b auf, während der Transistor 125b ein Paar von Source/Drain-Regionen 128a und 128b aufweist. Bei einer gegenwärtig bevorzugten CMOS-Ausführungsform umfassen die Source/Drain- Regionen 126a und 126b n-Silizium, wohingegen die Source/Drain-Regionen 128a und 128b p-Silizium aufweisen. Die Source/Drain-Regionen 126 weisen ferner eine LDD-Region 130 und eine stark dotierte Region 134 auf. Die LDD- Region 130 wird durch Implantieren eines Fremdstoffs in das Halbleitersubstrat 100 vor der Bildung von Beabstandungsstrukturen 131 auf im wesentlichen vertikalen Seitenwänden 134 der Polysiliziumgates 122 gebildet. Die Bildung der Abstandsstrukturen 131 ist auf dem Gebiet der Halbleiterverarbeitung bekannt und umfasst im allgemeinen eine Aufbringung einer konformen Oxidschicht, typischerweise eines CVD-TEOS-Oxids, und danach ein anisotropes Ätzen der konformen Oxidschicht mit einem minimalen Überätzen, so dass die Abstandsstrukturen 131 alle zurückgelassen werden, nachdem das gesamte Oxid aus den planaren Regionen der Wafer-Topografie ausgeräumt wurde. Im Anschluss an die Bildung der Abstandsstrukturen 131 wird eine Source/Drain-Implantation durchgeführt, um stark dotierte Regionen 134 zu bilden. Wie es Fachleuten offensichtlich ist, werden die LDD-Regionen 132 und die stark dotierten Regionen 136 des Transistors 125b mit den Verfahrensschritten gebildet, die denjenigen analog sind, die verwendet wurden, um die LDD-Region 130 und die stark dotierte Region 134 des Transistors 125a zu bilden. Somit offenbart Fig. 8 eine integrierte Schaltung 140. Die integrierte Schaltung 140 umfasst ein Halbleitersubstrat 100, das aus einer von der zweiten Substratregion 104 seitlich versetzten ersten Substratregion 102 aufgebaut ist. Die erste Substratregion 102 umfasst eine Stickstoffart-Fremdstoffverteilung 116. Die integrierte Schaltung 140 umfasst ferner ein erstes Gatedielektrikum 118a, das auf einer oberen Fläche 101 der ersten Substratregion 102 gebildet ist. Das erste Gatedielektrikum 118a weist eine erste Dicke t&sub1; auf. Die integrierte Schaltung 140 umfasst ferner ein zweites Gatedielektrikum 118b, das auf einer oberen Fläche 101 einer zweiten Substratregion 104 gebildet ist. Das zweite Dielektrikum 118b weist eine zweite Dicke t&sub2; auf. Die zweite Dicke t&sub2; ist größer als die erste Dicke t&sub1;. Bei einer gegenwärtig bevorzugten CMOS-Ausführungsform der vorliegenden Erfindung weist die erste Substratregion 102 p-Silizium und die zweite Substratregion 104 n-Silizium auf. Vorzugsweise ist das Isolations-Dielektrikum 116 in dem Halbleitersubstrat 100 ausgebildet, wobei es seitlich zwischen der ersten Substratregion 102 und der zweiten Substratregion 104 angeordnet ist. Bei einer bevorzugten Ausführungsform umfasst die integrierte Schaltung 140 ferner ein erstes leitendes Gate 122a, das über der ersten Substratregion 102 gebildet ist, und ein zweites leitendes Gate 122b, das über der zweiten Substratregion 104 gebildet ist. Bei einer gegenwärtig bevorzugten CMOS-Ausführungsform weist das erste leitende Gate 122a n&spplus;-Polysilizium auf, während das zweite leitende Gate 122b p&spplus;-Polysilizium aufweist.
  • Es ist daher für Fachleute offensichtlich, die den Nutzen dieser Offenbarung haben, dass diese Erfindung imstande ist, eine integrierte Schaltung mit doppelten Oxiddicken zur selektiven Bildung von Hochleistungstransistoren innerhalb der integrierten Schaltung zu erzeugen.

Claims (10)

1. Halbleiterbearbeitungs-Verfahren mit folgenden Schritten:
Bereitstellen eines Halbleitersubstrats (100), das eine erste Region (102) und eine zweite Region (104) aufweist, wobei die zweite Region (104) seitlich von der ersten Region (102) angeordnet ist;
thermisches Oxidieren der ersten Substratregion (102) in einer stickstoffhaltigen Umgebung (114) zum Herstellen einer stickstoffhaltigen Oxidschicht (112);
Entfernen der stickstoffhaltigen Oxidschicht (112); und
Züchten einer Gatedielektrikumschicht (118) auf einer oberen Fläche (101) des Halbleitersubstrats (100),
wobei das Gatedielektrikum (118) eine erste Dicke (t&sub1;) über der ersten Region (102) des Halbleitersubstrats und eine zweite Dicke (t&sub2;) über der zweiten Region (104) des Halbleitersubstrats (100) aufweist, und wobei ferner die erste Dicke (t&sub1;) kleiner ist als die zweite Dicke (t&sub2;).
2. Halbleiterbearbeitungs-Verfahren mit folgenden Schritten:
Bereitstellen eines Halbleitersubstrats (100), das eine erste Region (102) und eine zweite Region (104) aufweist, wobei die zweite Region (104) seitlich von der ersten Region (102) angeordnet ist;
Schnell-Wärmebehandlung der ersten Substratregion (102) in einer stickstoffhaltigen Umgebung (114) zum Herstellen einer stickstoffhaltigen Oxidschicht (112);
Entfernen der stickstoffhaltigen Oxidschicht (112); und
Züchten einer Gatedielektrikumschicht (118) auf einer oberen Fläche (101) des Halbleitersubstrats (100),
wobei das Gatedielektrikum (118) eine erste Dicke (t&sub1;) über der ersten Region (102) des Halbleitersubstrats (100) und eine zweite Dicke (t&sub2;) über der zweiten Region (104) des Halbleitersubstrats (100) aufweist, und wobei ferner die erste Dicke (t&sub1;) kleiner ist als die zweite Dicke (t&sub2;).
3. Verfahren nach Anspruch 2, bei dem die stickstoffhaltige Umgebung N&sub2;O, NH&sub3;, O&sub2; und HCl in einem ungefähren Verhältnis von 60 : 30 : 7 : 3 aufweist.
4. Verfahren nach Anspruch 2, bei dem die stickstoffhaltige Umgebung N&sub2;O, O&sub2; und HCl in einem ungefähren Verhältnis von 90 : 7 : 3 aufweist.
5. Verfahren nach Anspruch 2, bei dem die stickstoffhaltige Umgebung NO, O&sub2; und HCl in einem ungefähren Verhältnis von 90 : 7 : 3 aufweist.
6. Verfahren nach einem der vorhergehenden Ansprüche, ferner mit dem Schritt des Herstellens einer Anfangs-Oxidschicht (108) auf einer oberen Fläche (101) des Halbleitersubstrats (100) vor dem thermischen Oxidieren oder der Schnell-Wärmebehandlung.
7. Verfahren nach Anspruch 6, ferner mit folgenden Schritten: Herstellen einer Siliziumnitridschicht (110) auf der Anfangs-Oxidschicht (108); und
Entfernen von Teilen der Siliziumnitridschicht (110) über der ersten Region (102) des Halbleitersubstrats (100).
8. Verfahren nach Anspruch 7, bei dem der Schritt des Herstellens der Anfangs-Oxidschicht (108) das thermische Oxidieren einer oberen Fläche des Halbleitersubstrats (100) in einer stickstofffreien Umgebung umfasst.
9. Verfahren nach Anspruch 7, bei dem der Schritt des Herstellens der Anfangs-Oxidschicht (108) das Aufbringen von Oxid auf einer oberen Fläche (101) des Halbleitersubstrats (100) umfasst.
10. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die erste Region (102) des Halbleitersubstrats (100) p-Silizium aufweist und die zweite Substratregion (104) n-Silizium aufweist.
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