EP0435092B1 - Système de traitement de données avec contrÔleur d'accès mémoire direct et méthode pour changer la maîtrise du bus en réponse à des intérruptions à priorité déterminée - Google Patents

Système de traitement de données avec contrÔleur d'accès mémoire direct et méthode pour changer la maîtrise du bus en réponse à des intérruptions à priorité déterminée Download PDF

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EP0435092B1
EP0435092B1 EP90124104A EP90124104A EP0435092B1 EP 0435092 B1 EP0435092 B1 EP 0435092B1 EP 90124104 A EP90124104 A EP 90124104A EP 90124104 A EP90124104 A EP 90124104A EP 0435092 B1 EP0435092 B1 EP 0435092B1
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EP
European Patent Office
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signal
interrupt
priority
bus
communication bus
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EP90124104A
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German (de)
English (en)
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EP0435092A2 (fr
EP0435092A3 (en
Inventor
Bradley Gene Burgess
James Bradley Eifert
John Philip Dunn
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Motorola Solutions Inc
Original Assignee
Motorola Inc
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/32—Handling requests for interconnection or transfer for access to input/output bus using combination of interrupt and burst mode transfer
    • G06F13/34—Handling requests for interconnection or transfer for access to input/output bus using combination of interrupt and burst mode transfer with priority control

Definitions

  • FIG. 1 Shown in FIG. 1 is a block diagram of a data processing system 10 generally comprising a central processing unit (CPU) 11, a direct memory access controller (DMAC) 12, a memory 13, a communication bus 14, and a plurality of peripherals such as peripherals 15 and 16.
  • Communication bus 14 is coupled to each of the general portions of system 10 mentioned above.
  • CPU 11 central processing unit
  • DMAC direct memory access controller
  • a status register 21 is connected to control circuit 20 and provides a signal labeled "Mask Value”.
  • An output of control circuit 20 provides an Interrupt Service Level signal which is connected to communication bus 14.
  • DMAC 12 Within a portion of DMAC 12 is a comparator 30 which has a first input connected to communication bus 14 for receiving the Interrupt Serivce Level signal from CPU 11.
  • a mask register 31 is connected to a second input of comparator 30.
  • An output of comparator 30 is connected to an input of a channel control circuit 33.
  • An output of channel control circuit 33 is connected to communication bus 14.

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)

Claims (6)

  1. Système de traitement de données (10) utilisant des demandes d'interruption à priorités pour faire varier la maîtrise d'un bus de transmission (14) dans celui-ci, ledit système (10) comprenant:
    - une mémoire (13) couplée au bus de transmission (14);
    - un dispositif périphérique (16) couplé au bus de transmission (14), ledit dispositif périphérique fournissant sélectivement un signal de demande d'interruption indiquant une demande d'interruption à traiter et contenant une information de priorité;
    - une unité centrale de traitement (11) couplée au bus de transmission (14), ladite unité centrale de traitement recevant le signal de demande d'interruption et fournissant sélectivement un signal d'interruption pour le bus affecté d'une priorité en réponse à un signal de première valeur de priorité mémorisé dans l'unité centrale de traitement, le signal de première valeur de priorité représentant une valeur minimale de priorité d'interruption au-dessous de laquelle l'unité centrale de traitement ne traite pas la demande d'interruption; et
    - un régisseur, ou "contrôleur", d'accès direct à la mémoire (12) couplé au bus de transmission, ledit régisseur d'accès direct à la mémoire commandant l'accès à la mémoire et relâchant sélectivement la maîtrise du bus de transmission pendant ladite commande en réponse à la réception du signal d'interruption à priorité pour le bus, ledit régisseur d'accès direct à la mémoire comprenant un moyen de mémorisation (31) ayant une sortie pour fournir un deuxième signal de valeur de priorité représentant une valeur minimale de priorité pour le bus établissant une valeur de priorité pour le bus au-dessous de laquelle le régisseur d'accès direct à la mémoire ne relâche pas la maîtrise du bus, et un comparateur (30) ayant une première entrée couplée au bus de transmission pour recevoir le signal d'interruption à priorité pour le bus, une deuxième entrée couplée à la sortie des moyens de mémorisation pour recevoir le signal de deuxième valeur de priorité, et une sortie pour fournir un signal de relâchement du bus de transmission en réponse au résultat de la comparaison du signal d'interruption à priorité pour le bus au signal de deuxième valeur de priorité, et détecter que le signal de deuxième valeur de priorité a une valeur de priorité moins élevée que celle du signal d'interruption à priorité pour le bus reçu.
  2. Système de traitement de données (10) selon la revendication 1, dans lequel ladite unité centrale de traitement comprend en outre:
    - des moyens de commande (20) ayant une première entrée pour recevoir le signal de demande d'interruption, une deuxième entrée, et une sortie pour fournir le signal d'interruption à priorité pour le bus; et
    - des moyens de mémorisation (21) couplés à la deuxième entrée des moyens de commande (20), lesdits moyens de mémorisation mémorisant le signal de première valeur de priorité représentant la valeur de priorité la plus élevée de tous les signaux d'interruption précédemment fournis non encore traités par le système, de manière que l'unité centrale de traitement compare la priorité du signal de demande d'interruption à la première valeur de priorité pour fournir et sélectionner la priorité la plus élevée parmi celles-ci pour fournir au régisseur d'accès direct à la mémoire comme signal d'interruption à priorité pour le bus.
  3. Système de traitement de données selon la revendication 2, dans lequel lesdits moyens de commande comprennent en outre:
    - un circuit de sélection (40) pour déterminer une amplitude de chacun du signal de demande d'interruption et du signal de première valeur de priorité, l'amplitude représentant la priorité de chaque signal, et sélectionner soit le signal de demande d'interruption, soit le signal de première valeur de priorité, comme signal d'interruption à priorité pour le bus selon lequel signal a l'amplitude la plus grande.
  4. Système de traitement de données selon la revendication 1, dans lequel ledit signal de deuxième valeur de priorité est une valeur de masque.
  5. Dans un système de traitement de données (10), procédé pour faire varier la maîtrise du bus de transmission en réponse à des demandes d'interruption à priorités, comprenant les étapes consistant à:
    - prévoir un bus de transmission (14);
    - coupler une unité centrale de traitement (11), une mémoire (13), un régisseur, ou "contrôleur", d'accès direct à la mémoire (12) et au moins un dispositif périphérique (16) au bus de transmission (14);
    - produire et transmettre un signal de demande d'interruption à priorité du dispositif périphérique (16) à l'unité centrale de traitement (11), ledit signal de demande d'interruption demandant le traitement du dispositif périphérique (16) par l'unité centrale de traitement;
    - évaluer le signal de demande d'interruption dans l'unité centrale de traitement (11) en comparant une première priorité du signal de demande d'interruption à une deuxième priorité mémorisée dans des moyens de mémorisation (21) dans l'unité centrale de traitement, et envoyer un signal d'interruption à priorité pour le bus au régisseur d'accès direct à la mémoire (12) en réponse à celui-ci, ledit signal d'interruption pour le bus représentant la priorité la plus élevée de toutes les demandes d'interruption reçues précédemment par l'unité centrale de traitement (11) et non encore traitées; et
    - empêcher le régisseur d'accès direct à la mémoire d'accéder au bus de transmission uniquement si le signal d'interruption pour le bus a une priorité égale ou supérieur à une troisième priorité minimale prédéterminée, en permettant par ce moyes à l'unité centrale de traitement (11) de traiter la demande d'interruption du dispositif périphérique (16).
  6. Procédé selon la revendication 5, dans lequel l'étape consistant à empêcher le régisseur d'accès direct à la mémoire d'accéder au bus de transmission comprend l'étape consistant à:
    - utiliser un registre de mémorisation (31) dans le régisseur d'accès direct à la mémoire, le registre de mémorisation (31) contenant un signal de valeur de priorité comme troisième priorité.
EP90124104A 1989-12-27 1990-12-13 Système de traitement de données avec contrÔleur d'accès mémoire direct et méthode pour changer la maîtrise du bus en réponse à des intérruptions à priorité déterminée Expired - Lifetime EP0435092B1 (fr)

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EP0435092A3 EP0435092A3 (en) 1991-11-27
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