EP1305825A2 - Verfahren zur herstellung einer multi-bit-speicherzelle - Google Patents

Verfahren zur herstellung einer multi-bit-speicherzelle

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Publication number
EP1305825A2
EP1305825A2 EP01964854A EP01964854A EP1305825A2 EP 1305825 A2 EP1305825 A2 EP 1305825A2 EP 01964854 A EP01964854 A EP 01964854A EP 01964854 A EP01964854 A EP 01964854A EP 1305825 A2 EP1305825 A2 EP 1305825A2
Authority
EP
European Patent Office
Prior art keywords
layer
area
storage layer
storage
produced
Prior art date
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Withdrawn
Application number
EP01964854A
Other languages
English (en)
French (fr)
Inventor
Franz Hofmann
Josef Willer
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1305825A2 publication Critical patent/EP1305825A2/de
Withdrawn legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0413—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having charge-trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/691—IGFETs having charge trapping gate insulators, e.g. MNOS transistors having more than two programming levels
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/954—Making oxide-nitride-oxide device

Definitions

  • the present invention relates to a production method for a multi-bit memory cell with self-aligned ONO areas.
  • No. 5,768,192 describes a non-volatile memory in which electrons are trapped in a storage layer at the source or drain. These trapped electrons determine the threshold voltage of the transistor, which is designed as a SONOS transistor (Semiconductor Oxide Nitride Oxide Semiconductor). The presence of a charge at each source or drain can be interpreted as a stored bit, so that two bits can be stored in such a cell. Hot charge carriers are generated in the channel for programming; these electrons are injected from the semiconductor material into the storage layer near the drain region. For this purpose, a potential difference of typically 5 V is applied to a word line running across the gate in the direction from source to drain. The source area itself is set to 0 V, the drain area to 5 V as a bit line.
  • a potential difference of typically 1.2 V between source and drain and a gate voltage between the threshold voltage in the unprogrammed state and the threshold voltage in the programmed state enable the bit stored on the source side to be read.
  • a clearly negative potential at the gate and z. B. 5 V on drain (word line almost de-energized) enables the extinguishing by pushing the captured charge carriers back into the source or drain region which is positive towards ground (GIDL, gate-induced drain leakage).
  • GIDL gate-induced drain leakage
  • US Pat. No. 5,877,523 describes a multi-level split-gate flash memory cell in which an oxide layer and a polysilicon layer provided as a storage layer are applied and structured in two portions to form floating gate electrodes. The remaining portions are covered with a dielectric layer. A conductive layer is applied thereon, which is structured to form a gate electrode. Implants of dopant to form the source and drain follow.
  • US Pat. No. 5,969,383 describes a split-gate memory component in which a layer sequence of silicon dioxide, silicon nitride and silicon dioxide is present over a portion of the channel area and over a portion of the drain area, of which the one above the channel with a control Gate electrode is provided. At this point, the memory cell is programmed by trapping charge carriers in the silicon nitride layer. A selection gate electrode is arranged over a remaining portion of the channel region.
  • US Pat. No. 5,796,140 describes a method for producing a memory cell, in which the source and drain are formed as doped regions separated from one another by a channel region, over these regions one for the storage a storage electrode provided near charge carriers is arranged between boundary layers and embedded therein, a gate electrode is applied separately from the semiconductor material by means of a dielectric layer, the storage layer with the exception of regions which are located at the boundaries between the channel region and the source or Located in the drain area.
  • JP 2000-58680 specifies a semiconductor memory component in which an oxide-nitride-oxide layer is also applied to the flanks of the gate electrode.
  • the object of the present invention is to provide a method for producing a multi-bit memory cell which ensures a larger number of charge and discharge cycles even under unfavorable conditions.
  • the memory layer provided for trapping charge carriers at the source and drain is limited to the edge region of the source region or drain region adjacent to the channel region.
  • the storage layer is arranged between boundary layers and embedded in material of a higher energy band gap in such a way that the charge carriers which are trapped in the storage layer above the source region and above the drain region remain localized there.
  • a nitride is preferably used as the material for the storage layer; an oxide is primarily suitable as the surrounding material.
  • the memory cell in this example is silicon nitride with an energy band gap of approximately 5 eV, the surrounding boundary layers silicon oxide with an energy band gap of about 9 eV.
  • the storage layer can be a different material with a smaller energy band gap than that of the boundary layers, with the difference of the energy band gaps being as large as possible for good electrical confinement of the charge carriers (confinement).
  • z. B. tantalum oxide, hafnium silicate or intrinsically conductive (undoped) silicon can be used as the material of the storage layer.
  • Silicon nitride has a relative dielectric constant of approximately 7.9. The use of an alternative material with a higher one
  • Dielectric constant (e.g. «15 ... 18) allows a reduction in the total thickness of the layer stack intended for storage and is therefore an advantage.
  • the storage layer provided for trapping the charge carriers is completely removed outside a region above that boundary of the source region and the drain region which faces the channel region in each case.
  • the gate oxide and the gate electrode or a conductor track provided as a word line are then produced and structured, and free edges of the storage layer are still embedded in the material of the boundary layers, preferably an oxide. Because the memory layer above the channel region is removed, the SONOS transistor cell thus produced has memory regions separated from one another via source and drain.
  • the gate oxide is not only produced on the semiconductor material of the channel region in the substrate, but also in a vertical direction
  • Electrons are accelerated more towards the storage layer and are captured there.
  • the operating characteristics (Performance) of the memory cell, especially when programming, are significantly improved.
  • FIGS. 1 to 6 A first example of a manufacturing method according to the invention is shown in FIGS. 1 to 6.
  • 1 shows a cross section of a semiconductor body 1 or a layer or layer structure made of semiconductor material grown on a substrate. If the semiconductor material does not have the desired basic doping, so-called troughs (eg p-troughs) of predetermined conductivity are produced in a known manner by implanting dopant in the required concentration.
  • troughs eg p-troughs
  • FIG. 1 shows a lower oxide layer 2 (bottom oxide) applied thereon as the lower boundary layer, thereon the storage layer 3 intended for trapping charge carriers (here silicon nitride in this example), thereon another oxide layer 4 (top oxide) as the upper boundary layer and at the top an auxiliary layer 5, which is considerably thicker than the previous layers and preferably also a nitride.
  • the storage layer 3, the upper oxide layer 4 and the auxiliary layer 5 structured in the manner shown in Figure 1, so that they are laterally limited to an area provided for the memory cell. In the illustration in FIG. 1, the mask has already been removed.
  • the auxiliary layer 5 is then used as a mask in order to produce the regions of the source 6a and drain 6b by means of an implantation of dopant into the semiconductor material.
  • the dielectric layer 10 shown in FIG. 5 is produced on the semiconductor material of the substrate and on the lateral inner flanks formed by the spacer elements. The easiest way to do this is by surface oxidation of the semiconductor material, especially when using silicon.
  • the gate electrode 11 is then produced or completed by the material provided for this being deposited in the recess between the spacer elements. Polysilicon doped in situ is also preferably used for this.
  • Another CMP step serves to planarize the surface as shown in FIG. 5.
  • the cross section of the memory cell is shown for the state after the deposition of a conductor track as a connection lead 12 for the gate electrode, the z. B. is provided as a word line for a memory cell arrangement.
  • This conductor track is preferably also doped polysilicon.
  • the structuring of the cell is then completed by limiting the structure shown in FIG. 6 in the directions perpendicular to the plane of the drawing. This is done by means of a further photo technique with which the material is etched down to the side of the gate electrode down to the upper oxide layer 4.
  • the storage layer 3 is then preferably etched away by wet chemistry. A new oxidation serves to embed the now exposed edges of the storage layer 3 in oxide.
  • the storage layer 3 is therefore also limited in the two directions perpendicular to the plane of the drawing in FIG. 6 by oxide layers. All edges of the storage layer are therefore embedded in oxide, so that a confluence of the charge carriers trapped in the two portions of the storage layer is permanently prevented. With this method, small multi-bit memory cells can therefore be produced which have a considerably longer service life than previous memory cells of this type.
  • FIGS. 7 to 10 An alternative method that provides a memory cell according to the invention with a slightly modified structure is shown in FIGS. 7 to 10. This method is also based on a semiconductor body 1 (FIG. 7) or a layer or layer structure of semiconductor material grown on a substrate.
  • a p-well or an n-well may be produced by implanting dopant in the required concentration.
  • a lower oxide layer 2 (bottom oxide) as the lower boundary layer, the storage layer 3 intended for trapping charge carriers and a further oxide layer 4 (top oxide) as the upper boundary layer are applied over the entire surface.
  • An auxiliary layer 80 the z. B. can be polysilicon, is structured according to the contours drawn to a remaining portion over the channel region 6 to be produced. Using this auxiliary layer 80, an implantation of dopant is preferably carried out first in order to
  • An oxide layer 13 is produced, which is formed at least over the channel region and over the storage layer 3, so that the storage layer is completely surrounded by oxide.
  • This oxide layer 13 can partly by reoxidation of the nitride (especially when using silicon as semiconductor material: 2 Si 3 N 4 + 12 H 2 0 yields 6 Si0 2 ), partly by depositing oxide (CVD oxide, chemical vapor deposition) , especially when using silicon as a semiconductor material: thermal oxidation from TEOS, tetraethyl orthosilicate, Si (OC 2 H 5 ) 4 + 120 2 provides Si0).
  • a thermal oxidation of silicon has the additional advantage that the silicon can be oxidized to thicker oxide layers 70 via the portions of the source and drain regions facing away from the channel region.
  • FIG. 10 The structure shown in FIG. 10 is completed by applying a conductor track 12 provided as a word line and a respective gate electrode.
  • This conductor path is structured in a strip shape from the source running through the channel region to the drain, so that the conductor path is laterally delimited by edge surfaces to be thought of in front of and behind the drawing plane.
  • the portion of the storage layer which is thereby exposed is removed.
  • the edges of the storage layer exposed in this way are preferably embedded in oxide, which expediently takes place by reoxidation.

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

Eine für das Einfangen von Ladungsträgern über dem Source-Bereich (6a) und dem Drain-Bereich (6b) vorgesehene Speicherschicht (3) ist über dem Kanal unterbrochen, so dass ein Diffundieren der Ladungsträger, die über dem Source-Bereich und über dem Drain-Bereich eingefangen sind, verhindert ist. Die Speicherschicht ist auf Bereiche über den dem Kanal zugewandten Anteilen des Source-Bereiches und des Drain-Bereiches begrenzt und rings in Oxid eingebettet.

Description

AAB HAVING CAVITIES FOR INCREASING CONTACT STIFFNESS AND CONTROLLING SUCTION CENTER MOVEMENT
Beschreibung
Verfahren zur Herstellung einer Multi-Bit-Speicherzelle
Die vorliegende Erfindung betrifft ein Herstellungsverfahren für eine Multi-Bit-Speicherzelle mit selbstjustierten ONO- Gebieten.
In der US 5,768,192 wird ein nichtflüchtiger Speicher be- schrieben, bei dem Elektronen jeweils an Source oder Drain in einer Speicherschicht eingefangen sind. Diese eingefangenen (trapped) Elektronen bestimmen die Einsatzspannung des Transistors, der als SONOS-Transistor (Semiconductor-Oxide-Ni- tride-Oxide-Semiconductor) ausgebildet ist. Das Vorhandensein einer Ladung jeweils an Source oder Drain kann als ein gespeichertes Bit interpretiert werden, so dass in einer derartigen Zelle zwei Bits gespeichert werden können. Zum Programmieren werden im Kanal heiße Ladungsträger erzeugt; diese Elektronen werden nahe dem Drain-Bereich aus dem Halbleiter- material in die Speicherschicht injiziert. Dazu wird eine Potenzialdifferenz von typisch 5 V an eine über das Gate in Richtung von Source nach Drain verlaufende Wortleitung angelegt. Der Source-Bereich selbst wird auf 0 V, der Drain-Bereich als Bitleitung auf 5 V gelegt. Durch eine Umkehrung der angelegten Spannung können Ladungen auch im Source-Bereich eingefangen werden. Eine Potenzialdifferenz von typisch 1,2 V zwischen Source und Drain und eine Gatespannung zwischen der Einsatzspannung im unprogrammierten Zustand und der Einsatzspannung im programmierten Zustand ermöglichen das Lesen des auf der Source-Seite gespeicherten Bit. Ein deutlich negatives Potenzial am Gate und z. B. 5 V an Drain (Wortleitung fast stromlos) ermöglicht das Löschen, indem die eingefangenen Ladungsträger in den gegen Masse positiven Source- bzw. Drain-Bereich zurückgedrängt werden (GIDL, gate-induced drain leakage) . In einem hochintegrierten Speicher beträgt der Abstand von Source zu Drain heute nur noch 150 nm. Bei einer Lagerung der Speicherchips unter ungünstigen Bedingungen (insbesondere ho- he Temperaturen, typisch 85°C, die z. B. im Auto erreicht werden können) kann die Anzahl problemlos durchführbarer Lade-/Entladezyklen (Dauerleistung, endurance) reduziert werden, wenn die eingefangenen Ladungsträger nicht mehr ausreichend in dem dielektrischen Nitrid lokalisiert bleiben. Ein getrenntes Auslesen der gespeicherten Bits an Source und Drain ist dann erschwert .
In der US 5,877,523 ist eine Multi-Level-Split-Gate-Flash- Speicherzelle beschrieben, bei der eine Oxidschicht und eine als Speicherschicht vorgesehene Polysiliziumschicht aufgebracht und zur Ausbildung von Floating-Gate-Elektroden in zwei Anteile strukturiert werden. Die verbleibenden Anteile werden mit einer Dielektrikumschicht bedeckt. Darauf wird eine leitfähige Schicht aufgebracht, die zu einer Gate-Elektro- de strukturiert wird. Implantationen von Dotierstoff zur Ausbildung von Source und Drain schließen sich an.
In der US 5,969,383 ist ein Split-Gate-Speicherbauelement beschrieben, bei dem über einem Anteil des Kanalbereiches und über einem Anteil des Drain-Bereiches je eine Schichtfolge aus Siliziumdioxid, Siliziumnitrid und Siliziumdioxid vorhanden ist, von denen diejenige über dem Kanal mit einer Kontroll-Gate-Elektrode versehen ist. An dieser Stelle erfolgt die Programmierung der Speicherzelle durch Einfangen von La- dungsträgern in der Siliziumnitridschicht. Über einem restlichen Anteil des Kanalbereiches ist eine Auswahl-Gate-Elektrode angeordnet .
In der US 5,796,140 ist ein Verfahren zur Herstellung einer Speicherzelle beschrieben, bei dem Source und Drain als dotierte Bereiche durch einen Kanalbereich voneinander getrennt ausgebildet werden, über diesen Bereichen eine für das Spei- ehern von Ladungsträgern vorgesehene Speicherschicht zwischen Begrenzungsschichten angeordnet und darin eingebettet wird, eine Gate-Elektrode von dem Halbleitermaterial durch eine dielektrische Schicht getrennt aufgebracht wird, wobei die Speicherschicht mit Ausnahme von Bereichen, die sich an den Grenzen zwischen dem Kanalbereich und dem Source- bzw. Drain- Bereich befinden, entfernt wird.
In der JP 2000-58680 ist ein Halbleiterspeicherbauelement an- gegeben, bei der eine Oxid-Nitrid-Oxid-Schicht auch an den Flanken der Gate-Elektrode aufgebracht ist.
Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung einer Multi-Bit-Speicherzelle anzugeben, die eine größere Anzahl von Lade- und Entladezyklen auch unter ungünstigen Bedingungen gewährleistet .
Diese Aufgabe wird mit dem Verfahren mit den Merkmalen des Anspruches 1 bzw. 4 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
Bei der erfindungsgemäß hergestellten Multi-Bit-Speicherzelle ist die für das Einfangen von Ladungsträgern an Source und Drain vorgesehene Speicherschicht auf den an den Kanalbereich angrenzenden Randbereich des Source-Bereiches bzw. Drain- Bereiches begrenzt. Die Speicherschicht ist zwischen Begrenzungsschichten angeordnet und so in Material einer höheren Energiebandlücke eingebettet, dass die Ladungsträger, die in der Speicherschicht jeweils über dem Source-Bereich und über dem Drain-Bereich eingefangen sind, dort lokalisiert bleiben.
Als Material für die Speicherschicht kommt vorzugsweise ein Nitrid in Frage; als umgebendes Material ist vorrangig ein Oxid geeignet. Bei einer Speicherzelle im Materialsystem von Silizium ist die Speicherzelle in diesem Beispiel Siliziumnitrid mit einer Energiebandlücke von etwa 5 eV, die umgebenden Begrenzungsschichten Siliziumoxid mit einer Energiebandlücke von etwa 9 eV. Die Speicherschicht kann ein anderes Material mit einer kleineren Energiebandlücke als derjenigen der Begrenzungsschichten sein, wobei die Differenz der Energiebandlücken für einen guten elektrischen Einschluss der Ladungs- träger (confinement) möglichst groß sein soll. In Verbindung mit Siliziumoxid kann so z. B. Tantaloxid, Hafniumsilikat oder intrinsisch leitendes (undotiertes) Silizium als Material der Speicherschicht eingesetzt werden. Siliziumnitrid besitzt eine relative Dielektrizitätszahl von etwa 7,9. Die Verwendung eines alternativen Materials mit einer höheren
Dielektrizitätszahl (z. B. «15 ... 18) gestattet eine Verringerung der Gesamtdicke des für die Speicherung vorgesehenen Schichtstapels und ist daher von Vorteil.
Bei dem Verfahren wird die für das Einfangen der Ladungsträger vorgesehene Speicherschicht außerhalb eines Bereiches über derjenigen Grenze des Source-Bereiches und des Drain- Bereiches, die dem Kanalbereich jeweils zugewandt ist, vollständig entfernt . Danach werden das Gate-Oxid und die Gate- Elektrode bzw. eine als Wortleitung vorgesehene Leiterbahn hergestellt und strukturiert und noch freie Ränder der Speicherschicht in das Material der Begrenzungsschichten, vorzugsweise ein Oxid, eingebettet. Dadurch, dass die Speicherschicht über dem Kanalbereich entfernt wird, besitzt die so hergestellte SONOS-Transistorzelle voneinander getrennte Speicherbereiche über Source und Drain.
Bei einem besonders bevorzugten Ausführungsbeispiel wird das Gate-Oxid nicht nur auf dem Halbleitermaterial des Kanalbe- reiches im Substrat hergestellt, sondern auch in vertikaler
Richtung an den Flanken der Gate-Elektrode, so dass damit eine zusätzliche elektrische Isolation der daran angrenzenden Speicherschichten bewirkt ist. Die Herstellung einer vertikalen Oxidschicht an den Flanken der Gate-Elektrode ändert auch die Verteilung des elektrischen Feldes, so dass die heißen
Elektronen stärker in Richtung der Speicherschicht beschleunigt und dort eingefangen werden. Die Betriebseigenschaften (Performance) der Speicherzelle, insbesondere beim Programmieren, werden dadurch deutlich verbessert.
Es folgt eine genauere Beschreibung von Beispielen der erfindungsgemäßen Speicherzelle anhand besonders geeigneter Herstellungsverfahren, deren Zwischenprodukte in den Figuren 1 bis 6 bzw. 7 bis 10 im Querschnitt dargestellt sind. Auf einem Chip kann eine Anordnung aus einer Vielzahl derartiger einzelner Speicherzellen hergestellt werden.
Ein erstes Beispiel für ein erfindungsgemäßes Herstellungsverfahren ist in den Figuren 1 bis 6 dargestellt . In Figur 1 ist im Querschnitt ein Halbleiterkörper 1 oder eine auf ein Substrat aufgewachsene Schicht oder Schichtstruktur aus Halb- leitermaterial gezeichnet. Falls das Halbleitermaterial nicht die gewünschte Grunddotierung aufweist, werden in an sich bekannter Weise so genannte Wannen (z. B. p-Wannen) vorgegebener Leitfähigkeit durch Implantation von Dotierstoff in der erforderlichen Konzentration hergestellt. Weiter zeigt die Figur 1 eine darauf aufgebrachte untere Oxidschicht 2 (bottom oxide) als untere Begrenzungsschicht, darauf die für das Einfangen von Ladungsträgern vorgesehene Speicherschicht 3 (hier in diesem Beispiel Siliziumnitrid) , darauf eine weitere Oxidschicht 4 (top oxide) als obere Begrenzungsschicht und zu- oberst eine Hilfsschicht 5, die wesentlich dicker als die vorhergehenden Schichten und vorzugsweise ebenfalls ein Nitrid ist. Mittels einer ersten Fototechnik werden unter Verwendung einer Maske, z. B. aus Fotolack, die Speicherschicht 3, die obere Oxidschicht 4 und die Hilfsschicht 5 in der in Figur 1 dargestellten Weise strukturiert, so dass sie seitlich auf einen für die Speicherzelle vorgesehenen Bereich begrenzt sind. In der Darstellung der Figur 1 ist die Maske bereits entfernt.
Die Hilfsschicht 5 wird dann als Maske verwendet, um die Bereiche von Source 6a und Drain 6b mittels einer Implantation von Dotierstoff in das Halbleitermaterial herzustellen. Bei ö tu <! l PJ φ
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Auf dem Halbleitermaterial des Substrates und an den durch die Distanzelemente gebildeten seitlichen inneren Flanken wird die in Figur 5 eingezeichnete dielektrische Schicht 10 hergestellt. Das geschieht am einfachsten durch eine oberflächliche Oxidation des Halbleitermaterials, insbesondere bei Verwendung von Silizium. Die Gate-Elektrode 11 wird dann hergestellt bzw. vervollständigt, indem das dafür vorgesehene Material in die Aussparung zwischen den Distanzelementen ab- geschieden wird. Bevorzugt wird dafür ebenfalls in situ dotiertes Polysilizium verwendet. Ein erneuter CMP-Schritt dient dazu, die Oberfläche entsprechend der Darstellung der Figur 5 zu planarisieren.
In Figur 6 ist der Querschnitt der Speicherzelle dargestellt für den Zustand nach dem Abscheiden einer Leiterbahn als Anschlusszuleitung 12 für die Gate-Elektrode, die z. B. als Wortleitung für eine Speieherzellenanordnung vorgesehen ist. Diese Leiterbahn ist vorzugsweise ebenfalls dotiertes Polysi- lizium. Die Strukturierung der Zelle wird dann vervollständigt, indem die in Figur 6 dargestellte Struktur in den Richtungen senkrecht zur Zeichenebene begrenzt wird. Das geschieht mittels einer weiteren Fototechnik, mit der seitlich der Gate-Elektrode das Material bis auf die obere Oxidschicht 4 herab weggeätzt wird. Anschließend wird die Speicherschicht 3 vorzugsweise nasschemisch weggeätzt. Eine erneute Oxidation dient dazu, die jetzt frei liegenden Ränder der Speicherschicht 3 in Oxid einzubetten. Auch in den beiden Richtungen senkrecht zur Zeichenebene der Figur 6 ist daher die Spei- cherschicht 3 als Ergebnis des erfindungsgemäßen Verfahrens durch Oxidschichten begrenzt. Alle Ränder der Speicherschicht sind daher in Oxid eingebettet, so dass ein Zusammenfließen der in den beiden Anteilen der Speicherschicht eingefangenen Ladungsträger nachhaltig verhindert ist . Mit diesem Verfahren können daher kleine Multi-Bit-Speicherzellen hergestellt werden, die eine erheblich höhere Lebensdauer als bisherige Speicherzellen dieser Art aufweisen. Ein alternatives Verfahren, das eine erfindungsgemäße Speicherzelle mit geringfügig abgewandelter Struktur liefert, ist in den Figuren 7 bis 10 dargestellt. Dieses Verfahren geht ebenfalls von einem Halbleiterkδrper 1 (Figur 7) oder einer auf ein Substrat aufgewachsenen Schicht oder Schichtstruktur aus Halbleitermaterial aus . Damit das Halbleitermaterial die gewünschte Grunddotierung aufweist, ist ggf. eine p-Wanne oder eine n-Wanne durch Implantation von Dotierstoff in der erforderlichen Konzentration hergestellt. Darauf sind eine untere Oxidschicht 2 (bottom oxide) als untere Begrenzungsschicht, die für das Einfangen von Ladungsträgern vorgesehene Speicherschicht 3 und eine weitere Oxidschicht 4 (top oxide) als obere Begrenzungsschicht ganzflächig aufgebracht.
Eine Hilfsschicht 80, die z. B. Polysilizium sein kann, wird entsprechend den eingezeichneten Konturen zu einem restlichen Anteil über dem herzustellenden Kanalbereich 6 strukturiert. Unter Verwendung dieser Hilfsschicht 80 wird vorzugsweise zu- nächst eine Implantation von Dotierstoff vorgenommen, um LDD-
Bereiche 61 (lightly doped drain) an den dem Kanalbereich zugewandten Rändern des Source-Bereiches und des Drain-Bereiches herzustellen. Damit werden dotierte Bereiche mit schwacher elektrischer Leitfähigkeit des zu der Grunddotierung entgegengesetzten Vorzeichens hergestellt. Diese Implantation erfolgt also im Fall einer p-Wanne für n"-Dotierung. In an sich bekannter Weise wird vorzugsweise noch eine so genannte Pocket-Implantation 62 für den Leitfähigkeitstyp der Grunddotierung (im Beispiel p) , allerdings mit etwas höherer Dotier- stoffkonzentration, vorgenommen, um eine schärfere Begrenzung des Source-Bereiches bzw. Drain-Bereiches zu erhalten. Falls die Hilfsschicht 80 als Maske für diese Implantationen dient, wird sie anschließend isotrop rückgeätzt auf die in der Figur 7 gestrichelt eingezeichneten Abmessungen. Da hierbei etwas an der Schichtdicke verloren geht, muss in die ursprüngliche Schichtdicke ein angemessener Vorhalt eingerechnet werden, um die korrekte Restschichtdicke zu erhalten. Falls auf die LDD-
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Es wird eine Oxidschicht 13 hergestellt, die zumindest über dem Kanalbereich und über der Speicherschicht 3 ausgebildet wird, so dass die Speicherschicht vollständig von Oxid umgeben ist. Diese Oxidschicht 13 kann teils durch Reoxidation des Nitrids (insbesondere bei Verwendung von Silizium als Halbleitermaterial: 2 Si3N4 + 12 H20 liefert 6 Si02) , teils durch Abscheidung von Oxid (CVD-Oxid, che ical vapor deposi- tion; insbesondere bei Verwendung von Silizium als Halbleitermaterial: thermische Oxidation aus TEOS, Tetraethylortho- silicat, Si(OC2H5)4 + 1202 liefert Si0) hergestellt werden. Eine thermische Oxidation von Silizium hat zusätzlich den Vorteil, dass das Silizium über den von dem Kanalbereich abgewandten Anteilen der Bereiche von Source und Drain zu dik- keren Oxidschichten 70 aufoxidiert werden kann. Die in Figur 10 gezeichnete Struktur wird durch Aufbringen einer als Wortleitung und jeweilige Gate-Elektrode vorgesehenen Leiterbahn 12 vervollständigt . Diese Leiterbahn wird von Source über den Kanalbereich nach Drain verlaufend streifenförmig strukturiert, so dass die Leiterbahn seitlich durch vor und hinter der Zeichenebene zu denkenden Randflächen begrenzt ist. Der dadurch freigelegte Anteil der Speicherschicht wird entfernt . Vorzugsweise werden abschließend die dadurch freigelegten Ränder der Speicherschicht in Oxid eingebettet, was zweckmäßig durch eine Reoxidation geschieht.

Claims

Patentansprüche
1. Verfahren zur Herstellung einer Speicherzelle, bei dem ein Source-Bereich (6a) und ein Drain-Bereich (6b) als do- tierte Bereiche in einem Halbleiterkörper (1) oder in einer Schicht aus Halbleitermaterial durch einen Kanalbereich (6) voneinander getrennt ausgebildet werden, über diesen Bereichen eine für das Speichern von Ladungsträgern vorgesehene Speicherschicht (3) zwischen Begrenzungs- schichten (2, 4) angeordnet wird, die Speicherschicht (3) mit Ausnahme von Bereichen, die sich an der Grenze zwischen dem Kanalbereich und dem Source- Bereich bzw. der Grenze zwischen dem Kanalbereich und dem Drain-Bereich befinden, entfernt wird, so dass die Speicher- schicht über Anteilen des Source-Bereiches und des Drain- Bereiches vorhanden und über dem Kanalbereich (6) unterbrochen ist, eine Gate-Elektrode (11) von dem Halbleitermaterial durch eine dielektrische Schicht (10) getrennt aufgebracht wird sowie freie Ränder der Speicherschicht in Material eingebettet werden, das dem Material der Begrenzungsschichten gleichartig ist, d a d u r c h g e k e n n z e i c h n e t , d a s s in einem ersten Schritt auf einem Halbleiterkörper (1) oder einer Schicht aus Halbleitermaterial eine Schichtfolge aus einer Oxidschicht (2), einer Speicherschicht (3) und einer Oxidschicht (4) hergestellt wird, in einem zweiten Schritt die Speicherschicht außerhalb eines für eine Speicherzelle vorgesehenen Bereichs entfernt wird, in einem dritten Schritt eine für den Source-Bereich (6a) und den Drain-Bereich (6b) vorgesehene Implantation von Dotierstoff in das Halbleitermaterial vorgenommen wird, in einem vierten Schritt außerhalb des von der Speicherschicht eingenommenen Bereichs eine Hilfsschicht (8) herge- stellt wird, die im Bereich der Speicherschicht eine Aussparung mit für den nachfolgenden fünften Schritt ausreichend steilen Flanken aufweist, in einem fünften Schritt in der Aussparung an den Flanken der Hilfsschicht Distanzelemente (9) hergestellt werden, in einem sechsten Schritt zwischen den Distanzelementen die Speicherschicht entfernt wird und die dielektrische Schicht (10) und die Gate-Elektrode (11) hergestellt und strukturiert werden und in einem siebten Schritt eine Leiterbahn (12) mit elektrisch leitender Verbindung zu der Gate-Elektrode aufgebracht wird.
2. Verfahren nach Anspruch 1, bei dem in dem sechsten Schritt die dielektrische Schicht (10) auf dem Halbleiterkörper (1) oder der Schicht aus Halbleitermaterial und auf den Seiten der Distanzelemente (9) hergestellt wird.
3. Verfahren nach Anspruch 1 oder 2 , bei dem zwischen dem sechsten Schritt und dem siebten Schritt freie
Ränder der Speicherschicht (3) in Oxid eingebettet werden.
4. Verfahren zur Herstellung einer Speicherzelle, bei dem ein Source-Bereich (6a) und ein Drain-Bereich (6b) als dotierte Bereiche in einem Halbleiterkörper (1) oder in einer Schicht aus Halbleitermaterial durch einen Kanalbereich (6) voneinander getrennt ausgebildet werden, über diesen Bereichen eine für das Speichern von Ladungsträgern vorgesehene Speicherschicht (3) zwischen Begrenzungs- schichten (2, 4) angeordnet wird, die Speicherschicht (3) mit Ausnahme von Bereichen, die sich an der Grenze zwischen dem Kanalbereich und dem Source- Bereich bzw. der Grenze zwischen dem Kanalbereich und dem
Drain-Bereich befinden, entfernt wird, so dass die Speicherschicht über Anteilen des Source-Bereiches und des Drain- Bereiches vorhanden und über dem Kanalbereich (6) unterbrochen ist, eine Gate-Elektrode (11) von dem Halbleitermaterial durch eine dielektrische Schicht (10) getrennt aufgebracht wird sowie freie Ränder der Speicherschicht in Material eingebettet wer- den, das dem Material der Begrenzungsschichten gleichartig ist, d a d u r c h g e k e n n z e i c h n e t , d a s s in einem ersten Schritt auf einem Halbleiterkörper (1) oder einer Schicht aus Halbleitermaterial eine Schichtfolge aus einer Oxidschicht (2) , einer Speicherschicht (3) und einer Oxidschicht (4) hergestellt wird, in einem zweiten Schritt darauf eine Hilfsschicht (80) hergestellt und mit Ausnahme eines Anteils über einem Bereich des vorgesehenen Kanalbereiches (6) entfernt wird, so dass der übrig bleibende Anteil der Hilfsschicht für den nachfolgenden Schritt ausreichend steile Flanken besitzt, in einem dritten Schritt an zwei einander gegenüberliegenden Flanken der Hilfsschicht Distanzelemente (90) hergestellt werden, in einem vierten Schritt unter Verwendung der Distanzelemente als Masken Dotierstoff zur Ausbildung eines Source-Bereiches (6a) und eines Drain-Bereiches (6b) in das Halbleitermaterial eingebracht wird, in einem fünften Schritt die Hilfsschicht entfernt wird, in einem sechsten Schritt die von den Distanzelementen frei gelassenen Anteile der auf die Speicherschicht aufgebrachten Oxidschicht (4) und der Speicherschicht (3) entfernt werden, in einem sechsten Schritt die Distanzelemente entfernt wer- den, in einem siebten Schritt eine dielektrische Schicht (10) hergestellt wird, die zumindest den Kanalbereich und die Ränder der Speicherschicht bedeckt, in einem achten Schritt eine über den Kanalbereich verlaufen- de Leiterbahn (12) aufgebracht wird.
5. Verfahren nach Anspruch 4 , bei dem in dem zweiten Schritt unter Verwendung des übrig bleibenden Anteils der Hilfsschicht (80) eine Implantation von Dotier- Stoff zur Ausbildung von LDD-Bereichen (61) und Pocket-
Implantaten (62) erfolgt und anschließend die Hilfsschicht isotrop rückgeätzt wird.
6. Verfahren nach Anspruch 4 oder 5, bei dem in einem neunten Schritt die Leiterbahn (12) strukturiert wird, so dass sie streifenförmig über den Source-Bereich (6a) , den Kanalbereich (6) und den Drain-Bereich (6b) verläuft, und die seitlich zu der Leiterbahn vorhandenen Anteile der Speicherschicht dabei entfernt werden und in einem zehnten Schritt freie Ränder der Speicherschicht (3) in Oxid eingebettet werden.
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