FR2485242A1

FR2485242A1 - Matrice d'elements de memoire semi-conducteurs

Info

Publication number: FR2485242A1
Application number: FR8111829A
Authority: FR
Inventors: Singh Puar Deepraj
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1980-06-18
Filing date: 1981-06-16
Publication date: 1981-12-24
Also published as: DE3123611A1; GB2078458A; ES8204210A1; GB2078458B; JPS5727496A; CA1171527A; FR2485242B1; US4342102A; JPS6016040B2; ES503081A0; DE3123611C2

Abstract

UNE DISPOSITION DE MEMOIRE PERFECTIONNEE DU GENRE DE MEMOIRE MORTE PERMETTANT D'ENGENDRER UN SIGNAL DE SORTIE DIFFERENTIEL DANS LA MATRICE DE MEMOIRE 11 CONTIENT UNE COLONNE DE TRANSISTORS D'ELEMENT DE REFERENCE 16 ET UNE SEULE LIGNE DE BIT DE REFERENCE 18 DANS LA MEME REGION GENERALE OCCUPEE PAR LES TRANSISTORS D'ELEMENT DE MEMOIRE 10 ET LES LIGNES DE BIT PRINCIPALES DE MEMOIRE 12. CHAQUE LIGNE DE MOT EST COUPLEE A LA GRILLE DE L'UN DES TRANSISTORS D'ELEMENT DE REFERENCE 16 AUSSI BIEN QU'AUX GRILLES DES TRANSISTORS D'ELEMENT DE MEMOIRE 10 SITUEES DANS LA MEME RANGEE. LA TENSION DE LA LIGNE DE BIT DE REFERENCE EST MAINTENUE PRATIQUEMENT A MI-CHEMIN ENTRE LES NIVEAUX DE POTENTIEL ELEVE ET BAS DES LIGNES DE BIT PRINCIPALES AFIN DE PRODUIRE UNE TENSION DE SORTIE DIFFERENTIELLE POUR DES BUTS DE DETECTION.

Description

"MATRICE D'ELEMENTS DE MENMOIRE SEMICONDUCTEURS"

L'invention concerne une matrice d'éléments de mémoire

semiconducteurs munie d'une pluralité de transistors d'élé-

ments de mémoire arrangés suivant des rangées et des co-

lonnes et d'une pluralité de lignes de bits principales s 'é-6 tendant parallèlement auxdites colonnes, chaque liqne de bits

principale étant couplée à une colonne séparée desdits tran-

sistors d'éléments de mémoire, d'une colonne de transistors d'éléments de référence et d'une ligne de bits de référence s 'étendant parallèlement à la colonne desdits transistors d'éléments de référence et disposées dans la même région de la matrice d'élément de mémraoire que lesdits transistors

d'éléments de mémoire d'une pluralité de lignes de mot s 'é-

tendant parallèlement auxdites rangées de transistors d'é-

léments de mémoire et couplées respectivement, pour chaque ligne aux grilles des transistors d'éléments de mémoire et

à la grille du transistor d'élément de référence de la ran-

gée considérée, de moyens de détection insérés entre ladite ligne de bits de référence et chacune des lignes de bits

principales, afin de détecter, de façon efficace, le fonc-

tionnement ou le non fonctionnement d'un transistor d'élé-

ment de mémoire à une adresse déterminée par sélection d'une

ligne de mot donnée et d'une ligne de bit donnée.

Il existe des amplificateurs de détection différen-

tielle pour mémoires mortes (RONS) qui déterminent l'état d'un élément de mémoire par détection de la différence de potentiel entre la grille d'un transistor de référence présentant un potentiel de référence fixe et la grille d'un autre transistor couplée à une ligne de colonne de l'élément de mémoire. Le brevet des Etats-Unis d'Amérique n 3.938o108 décrit un exemple d'un tel amplificateur de détection -2- différentielle. Ce brevet utilise un élément de référence, dont les dimensions sont égales à celles de l'élément de mémoire et dont la porte est maintenue à une tension fixe,

afin de fournir le niveau de 'ension de référence L'élé-

ment de référence se trouve à l'extérieur de la région de

l'élément de mémoire. Lorsque la porte de l'élément de ré-

férence est, maintenue à un potentiel fixe entre le potentiel de la terre et la tension d'aliirentation, le potentiel de la grille des transistors couplés à une ligne de colonne sélectionnée varie entre le potentiel de la terre et la tension d'alimentation lors de l'accès à la mémoire. Une durée d'accès de 200-300 nanosecondes est indiquée pour la

mémoire décrite dans le brevet.

L'invention fournit un dispositif de mémoire verfec-

tionné permettant d'engendrer un signal de sortie différen-

tiel dans la matrice de mémoire même. La matrice de mémoire contient non seulement la matrice usuelle de transistors d'éléments de mémoire avec des lignes de bits principales

et des lignes de mot qui se coupent, mais également, incor-

porée dans la matrice de mémoire, une colonne de transis-

tors d'éléments de référence et une ligne de bits de réfé-

rence à partir de laquelle est fournie la tension de réfé-

rence. -Chaque ligne de mot est couplée non seulement aux

grilles des transistors d'éléments de mémoire, mais égale-

ment à la grille de, respectivement l'un des transistors d'éléments de référence se trouvant dans la même rangée

que les transistors d'éléments de mémoire. Cette configu-

ration est aussi essentiellement connue du brevet des Etats-

Unis d'Amérique n0 4.112.511 déposé le 12 novembre 1978 par la Demanderesse. Il est avantageux lorsque les lignes de

bits principales présentent des niveaux logiques convena-

blement définis. A cet effet, la mémoire conforme à l'inven-

tion est caractérisée en ce que la matrice de mémoire pré-

sente, en outre un ensemble de transistors de charge d'exci-

tation couplés à chacune des lignes de bits principales et à la ligne de bits de référence, un ensemble de transistors de coupure couplés à ladite ligne de bits de référence, les

transistors de charge d'excitation, les transistors de cou-

pure, les transistors d'éléments de mémoire et les transis- tors d'éléments de référence étant faits tels qu'entre eux existent deB rapports en dimensions et en transconductance de façon que, lorsque des tensions de fonctionnement sont appliquéesà ladite ligne de bits de référence et auxdites lignes de bits principales, à travers lesdits transistors

de charge d'excitation, une ligne de bits principale sélec-

tionnée acquiert soit un niveau de potentiel élevé supérieur

au potentiel de ladite ligne de bits de référence pour indi-

quer le fonctionnement-d'un transistor d'élément de mémoire

à l'adresse d'élément de mémoire sélectionnée soit un bas ni-

veau de potentiel, inférieur au potentiel de la ligne de bits de référence, afin d'indiquer le non fonctionnement d'un

transistor d'élément de mémoire à l'adresse de mémoire sé-

lectionnée. Il est avantageux de choisir une valeur appropriée pour la tension de ligne de bits de référence. A cet effet, la mémoire conforme à l'invention est caractérisée en ce que lesdits transistors d'éléments de mémoire, d'éléments de référence et desdits ensembles, sont dans un rapport tel que

le potentiel de la ligne de bits de référence se situe àppro-

ximativement à mi-chemin entre les niveaux de potentiel élevé

et bas de la ligne de bits principale sélectionnée. -

Il est avantageux de pouvoir sélectionner toute adresse dans la mémoire à partir de l'extérieur et à l'aide d'un plus petit nombre de terminaux. La tension différentielle formée par l'intermédiaire de la ligne de bits de référence et de la ligne de bits principale sélectionnée peut être amplifiée davantage dans au moins un étage amplificateur différentiel0 A cet effet, la matrice d'éléments de mémoire conforme à l'invention est caractérisée en ce qu'elle comprend une -4- pluralité de lignes de décodage de colonnes et un nombre déterminé de lignes de décodage de rangées, lesdites lignes de décodage de colonnes étant couplées individuellement à au moins une ligne de bits principale et chacune desdites lignes-de décodage de rangées étant couplée séparément à une rangée individuelle de transistors d'éléments de mémoire

et à un transistor d'élément de référence individuel de la-

dite colonne de transistors d'éléments de référence. Il est avantageux de pouvoir sélectionner une adresse à l'aide des

transistors de charge d'excitation.

A cet effet, la matrice d'éléments de mémoire conforme

à l'invention est caractérisée en ce que l'ensemble de tran-

sistors de charge d'excitation comprend des premiers transis-

tors, chacun étant couplé en série avec une ligne de bits principale respective.et un'deuxième transistor couple en série avec la ligne de bibs de référence, les grilles des premiers transistors é-ant cauxpl D er! -nes de décodaqe

de colonne respectives.

La description ci:a s e; ce rf:ant aux des.ne

annexes, le tout donn Z t-tr. d1'e-1-! no;a l!itatif, f bien comprendre ccnznt Il I *-ut!on prut tr. réa1 6 La figure 1 repréè_-te. l'h - u d une matrice d9e mbe moire morte conforme à l'invention et la figure 2 une reprs.entation grique de formes d' onde à utiliser pour lenlication du fonctionnement de l'invention. La figure 1 représente une matrice de mémoire morte conforme à l'invention. La mémoire représentée peut être

programmée a l'aide d'un masque et est du genre non effa-

çable. Toutefois, la ma-.trice de mémoire conforme à l'in-

vention peut être incorkorée dans d'autres genres de me, moires non permanentes, comme des mémoires a programmer

par voie électrique du genre non effaçgable ou effaçable.

Cette figure représente un el5ment de mémoire programmable, comme un transistor, dans un cercle, alors qu'un transistor

fixe est représenté sans cercle.

=- Une pluralité de colonnes et de rangées de transistors d'éléments de mémoire programmables 10 est arrangée avec une matrice de mémoire 11o Des lignes de colonnes ou des lignes de bits principales 12 s'étendent verticalement entre les colonnes des transistors d'élément de mémoire 10o Bien que la présence ou l'absence à une position de mémoire spéciale puisse être déterminée préelablement, toutes les positions des transistors d'éléments de mémoire sont représentées et

connectées. Toutefois, il est évident que, lors de la réa-

lisation, plusieurs de ces positions peuvent être masquées afin d'exclure un transistor d'élément de mémoire 10 ou

d'interrompre une connexion au transistor d'élément de mé-

moire. Des électrodes de source des transistors d'éléments de mémoire 10 sont couplées à une borne de terre commune Vss alors que les électrodes de drain sont couplées aux lignes de bits principales 12. Une extrémité des lignes de bits

principales 12 est couplée à une source de tension d'alimen-

tation Vcc par l'intermédiaire de transistors de charge

d'excitation 14, qui sont commandés par les lignes de déco-

dage de colonnes Y0... Y15 alors que l'extrémité opposée est couplée à une borne de terre commune Vss par l'intermé= diaire des transistors d'interruption 15, dont les grilles sont connectées a la source de tension d'alimentation Vc cc par l'intermédiaire d'un conducteur bus 13. Chaque ligne de

décodage de colonne est couplée à deux lignes de bits prin-

cipales 12.

Dans la matrice de mémoire 11 même, à proximité de la région occupée par les transistors d'éléments de mémoire 10 est prévue une colonne de transistors d'éléments de mémoire 16 et une ligne de bits de référence 180 Les électrodes de

source des transistors d'éléments de référence 16 sont cou-

plées à la borne de terre commune Vssy, et les électrodes de drain sont couplées à la ligne de bits de référence 18. Une extrémité de la ligne de bits de référence 18 est couplée -6-

à la source de tension d'alimentation Vcc par l'intermé-

diaire d'un transistor de charge d'excitation 20, dont la grille est connectée à la source de tension d'alimentation Vcc, alors que l'extrémité opposée est couplée à la borne de terre Vs5 par l'intermédiaire d'un transistor de coupure 22, dont la grille est connectée à la source de tension

d'alimentation Vcc par l'intermédiaire du conducteur bus 13.

Une pluralité de lignes de décodage de mot ou de rangée R0.... R127 s'étendant horizontalement le long des rangées des transistors d'éléments de mémoire 10, chaque rangée contenant un transistor d'élément de référence 16. Chacune des lignes de décodage de rangée est couplée à toutes les grilles des transistors d'éléments de mémoire 10, qui se

situent dans une rangée déterminée et à la grille du tran-

sistor d'élément de référence 16.

Un amplificateur de détection différentielle 23 reçoit

des signaux d'entrée différentiels des lignes de bits prin-

cipales 12 et des lignes de bits de référence 18. Le signal d'entrée de la ligne de bits de référence 18 est reçu par

les grilles des transistors d'entrée de référence 24a et 24b.

Les signaux d'entrée de chaque paire de lignes de bits prin-

cipales coopérant avec une ligne de décodage de colonne sont reçus par les grilles d'une paire de transistors d'entrée principaux, comme 26a, 26b pour deux lignes de bits couplées à la ligne de décodage Yo, et 28a, 28b pour les deux lignes

de bits couplées à la ligne de décodage Y15.

Les électrodes de drain des deux transistors d'entrée de référence 24a, 24b sont connectées à un premier noeud de drain commun D, qui est couplé à la source d'alimentation Vcc par l'intermédiaire d'un transistor de charge du type

à déplétion 30, dont la grille est connectée à sa source.

D'une façon analogue, les électrodes de drain des transis-

tors d'entrée principaux 26a, 26b, 28a, 28b sont connectées à un deuxième noeud de drain commun D, qui est couplé à la tension d'alimentation Vcc par l'intermédiaire d'un autre

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transistor de charge du type à déplétion 32, dont la grille

est connectée à sa source.

Les électrodes de source d'un transistor d'entrée de

référence.24a et de transistors d'entrée principaux corres-

pondants 26a, 28a sont connectées en commun à un premier noeud de source S0 et à travers un premier transistor de commande 34. à la borne de terre commune V ss D'une façon analogue, les électrodes de source de l'autre transistor d'entrée de référence 24b et des autres transistors d'entrée principaux 26b, 28b sont connectées à un deuxième noeud de source S1 et à travers un second transistor de commande 36 à la borne de terre commune Vsso

Les transistors de commande 34 et 36 peuvent être com-

mandés par des tensions de commutation d'entrée VRO et VR1 respectivement, dont les amplitudes sont égales a la tension d'alimentation Vcc. Las tensions VRO et VR sélectionnent l'une des deux lignes de bits principales 12, qui coopèrent avec les lignes de décodage de colonne Y0... Y15, Deux lignes de bits principales 12 sont représentées pour chaque ligne de décodage de c*olonne Y v Y15, mais cela est fait en premier lieu pour réduire l'encombrement du cristal. Au besoin, une ligne de décodage de colonne peut être prévue pour chaque ligne de bits principale, cas dans lequel il ne faut qu'un transistor de commande 34 ou 36 et l'autre

peut être omis.

Dans l'unité de mémoire représentée pour cette réali-

sation spéciale sont prévues 16 lignes. de décodage de co-

lonne et deux colonnes d'éléments de mémoire pour chaque ligne de décodage pour une totalité de 32 colonnes d'éléments de mémoire. De plus, on a prévu 128 lignes de mot ou lignes de décodage de rangée avec une rangée d'éléments de mémoire pour chaque ligne de mot, ce qui fournit un nombre total de 128 rangées d'éléments de mémoireo Le nombre total de bits

de mémoire est de 128 x 32 ou 4096 bits. Huit de telles uni-

tés de mémoire peuvent être combinées sur un disque simple

de façon à obtenir une mémoire de 4K x 8 (32K) par exemple.

Dans une réalisation, la grandeur du transistor d'élé-

ment de référence 16 est égale à la moitié de celle des

transistors d'éléments de mémoire 10, de sorte que le pre-

mier transistor présente une résistance deux fois plus éle- vée que celle des derniers transistors. Les transistors de charge d'excitation 14 et 20 présentent les mêmes dimensions

et présentent des résistances plus basses que les transis-

tors d'éléments de mémoire 10. Les transistors de coupure 15 présentent une résistance égale à celle du transistor de coupure 22 sur la ligne de bits de référence 18. Dans une

alternative, le transistor d'élément de référence 16 pré-

sente la même dimension que le transistor d'élément de mé-

moire 10 et le transistor de charge d'excitation 14 présente une résistance égale à la moitié de celle du transistor de

charge d'excitation 20. Dans une autre alternative, le tran-

sistor d'élément de référenre 16 présente la même dimens;-i que le transistor d'élément da mmoire 10. les trans!stors de charge d'excitation 14 pzentent ie i e-mes dimeó.!ons que le transistor de charge dfexcitation 0 et les transi tors de coupure 15 présentent des r sistances qui diffèrent de celle du transistor de coupure 22, Le transistor de charge d'excitation 20 sur la ligne de bit de référence 18 est cons

necté par sa grille (et drain), lan source de tension d'ali-

mentation Vcc, alors que les Lransistors de charge d'exci t

tion 14 sur les lignes de bits principales 12 sont séleCtiOn-

nés par la ligne de décodage de colonne respective YO... Y15 dont la tension est égale à la tension d'alimentation Vcc

lorsqu'ils sont sélectionnés et est mise à la terre Vss lors-

qu'ils ne sont pas sélectionnés. Pour la décharge de leurs

lignes de bits principales respectives, les transistors de.

coupure 15 sont mis au potentiel de terre lorsque ces lignes

de bits passent de l'état sélectionné à l'état non sélectio--

né. Les résistances relatives des transistors de charge d'excitation 14 et des transistors de coupure 15 sur les lignes de bits principales 12 sont choisies de telle façon que lorsqu'un transistor d'élément de mémoire 10 est mis en service le potentiel sur une ligne de bits principale sélectionnée soit inférieur de 1 volt à la valeur obtenue dans le cas o le transistor 10 est hors service et la ligne de décodage de rangée correspondante R0 oo R127 et

la ligne de décodage de colonne Y0 Y15 sont sélection-

nées. Du fait que le transistor d'élément de référence 16 présente une dimension égale à la moitié des transistors d'éléments de mémoire 10 et sont commandés également par la meme ligne de décodage de rangée, le potentiel de référence se situe typiquement à mi-chemin entre les deux niveaux de

potentiel de la ligne de bits principaleo De plus, la résis-

rtance des transistors de charge d'excitation 1.4 est choisie relativement basse, de sorte que ce transistor peut charger

rapidement la capacité parasite sur une ligne de bits prin-

cipale 12 à partir de la terre à sa valeur finale dans le

cas o la ligne de décodage de colonne correspondante Y0...

Y15 est sélectionnée.

Lors du fonctionnement, on admet que la ligne de déco-

dage de colonne Y0, la ligne de décodage de rangée R2, et l'entrée de grille VRO pour le transistor de commande 34 sont sélectionnées Le transistor de commande 34 devient conducteur et porte la ligne de source S0 à environ 1 volt, fournissant un trajet de courant à la terre pour tous les transistors reliés à la ligne de source S0 par exemple, le transistor d'entrée de référence 24a et les transistors

d'entrée principale 26a et 28a. (La ligne de bits de réfé-

rence 18 est tuujours sélectionnée du fait qu'elle est con-

nectée aux électrodes portes des deux transistors d'entrée

24a et 24b). La ligne de bits principale 12a, qui est con-

nectée à la grille de transistors d'entrée principaux 26a est sélectionnée. Par suite de cette sélection de la ligne

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de bits principale, et de la sélection de la ligne de déco-

dage de rangée R2, le transistor d'éléments de mémoire iQa

à l'intersection de ces deux lignes sera sélectionné.

Le potentiel de la ligne de bits principale sélection-

née 12a est soit plus élevé soit plus bas que le potentiel

de la ligne de bits de référence 18 suivant que le transis-

tor d'élément de mémoire sélectionné iQa est mis en service ou hors service. Cela s'obtient à partir de la disposition de division de tension du transistor de charge d'excitation 14 en série avec le transistor de coupure 15 qui est shunté ou non par le transistor d'élément de mémoire 14. La paire

de lignes de bits principales non sélectionnées est mainte-

nue au potentiel de terre par l'intermédiaire des transis-

tors de coupure 15. Ainsi, un signal d'entrée différentiel appliqué entre les grilles des transistors d'entrée 24a et 26a entratne un signal de sortie différentiel amplifié par l'intermédiaire des noeuds de drain D et D. Du fait que le potentiel absolu des lignes de bits n'a pas d'importance, les transistors de charge d'excitation 14 et 20 peuvent être des transistors de grande capacité pour de courtes durées de charge de la ligne de bits. De plus, la tension différentielle développée par l'intermédiaire de la

ligne de bits de référence 18 et de la ligne de bits princi-

pale sélectionnée 12 peut être aussi faible. que le permet la

sensibilité de l'amplificateur différentiel.

La figure 2 montre une comparaison entre les formes d'onde de charge et de décharge de la ligne de bits pour une disposition de mémoire selon l'état de la technique et pour une disposition de mémoire conforme à l'invention. Pour l'état de la technique, la courbe 40 montre la charge d'une ligne de bits principale à partir de son état zéro (0) à l'état un (1) et la ligne 42 montre la décharge de la ligne de bits à partir de son état un (1) à l'état zéro (0). Le niveau de tension de référence VREF est un niveau constant entre les niveaux zéro et un. Le point d'intersection 44 sur le niveau de référence VREF représente le point o les deux -11- courbes 40 et 42 ont atteint leurs transitions supérieures et inférieures au niveau de référence VREF. Le point de

transition 44, qui est le moment le plus avancé o l'ampli-

ficateur différentiel peut détecter la tension différen-

tielle se situe au temps t2 après le temps initial to. Pour la disposition conforme à l'invention, la courbe 46 montre la charge d'une ligne de bits principale, la courbe 48 montre la décharge d'une autre ligne de bits principale et la courbe 50 montre la tension sur la ligne de bits de référence. Au lieu d'être à un niveau de tension de référence fixe, la tension de ligne de bits de référence varie de façon à se situer continuellement approximativement à mi-chemin entre les deux niveaux de tension des lignes de bits principales. Du fait que la charge d'une ligne de bits principale s'effectue plus rapidement que la décharge, la Lension de référence augmente avec la courbe de charge 46 jusqu'à atteindre le point de transition 52, qui est le point o toutes les trois courbes 56( 48 et 50 se coupent. Ce point de transition 52 se produit au moment t!, qui est plus tôt

que t2, le point de transition de la disposition connue.

La tension de ligne de bits de référence varie du fait que le transistor d'élément de référence 16 sur la ligne de bits de référence 18 est commandé par la même tension de ligne de mot qui assure la commande de transistors d'éléments de mémoire 10 sur la ligne de bits principale 120 De la comparaison des deux graphiques selon la figure 2, il ressort nettement que la disposition de mémoire selon la présente invention permet un accès plus rapide à la mémoire que la disposition connue. Des durées d'accès de 100 à 150

nanosecondes peuvent être atteints alors que pour la dispo-

sition connue, ces durées sont de 200 à 300 nanosecondes.

Bien que la réalisation illustrée décrive une mémoire morte (ROM) du genre 32K, il est évident pour l'initié que l'invention peut également être appliquée aux mémoires pré=

sentant d'autres densités et d'autres configurations.

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Les principes de l'invention peuvent également être appli-

qués aux mémoires du genre EPROM et EEPROM.

Claims

REVENDICATIONS

1.- Matrice déléments de mémoire semiconducteurs (11) mnuni due dne lura!it de transistors d'éléments de mémoire (10) arrangés suivant des rangées et des colonnes et d'une

pluralité de lignes de bits principales (12) s'étendant pa-

ralléiemaent auxdites colonnes; chaque lignes de bits princi- pale (12) étant coupl!e à une colonne séparée desdits tran=

sistors déléments de mémoire (10) d'une colonne de tran-

sistors d'éléments de référence (16) et dUune ligne de bits

de référence (18) s'étendant Darallèlement à la colonne des-

I0 dit.s transistors d"éléments de référence et disposées dans

la mime région de la matrice d7ê lément de mémoire qlue les-

di.ts transistors d'éléments de mémoire, d"une pluralité de lignes de mot s étendant para! lement auxdites rangées de

transistors dél.éments de mmoire (10) et couplées respec-

tivement pour chaque ligne, au grilles des transistors d'éléments de mémoire (10) et è la grille du transistor

d'élément de référence (16) de la rangée considérée, de mo-

yens de détection [24a, 24b, oo. 28a, 28b) insérés entre ladite ligne de bits de référence (18) et chacune des lignes de bits principales, afin de détecter, de façon efficace, le fonctionnement, ou le non fonctionnement d'un transistor

d'élément de mémoire (10) à une adresse déterminée par sélec-

tion d'une ligne de mot donnée et d'une ligne de bits donnée, caractérisée en ce que la matrice de mémoire présente en outre un enseible de transistors de charge d'excitation (14, ) couplés (14) à chacune des lignes de bits principales

(12) et (20) à la ligne de bits de référence (18) un ensem-

ble de transistors de coupure (15, 22) couplés (15) à cha-

cune desdites lignes de bits principales (]2) et (22) à ladite ligne de bits de référence (18), les transistors de charge d'excitation (14, 20) les transistors de coupure (152 22), les transistors d'éléments mémoire (10) et les transistors d'éléments de référence (16) étant faits tels auuentre eux existent des rapports en dimensions et en transconductances 14- de façon que, lorsque des tensions de fonctionnement sont

appliquées à ladite ligne de bits de référence {13) et aux-

dites lignes de bits principales (12), à travers lesdits transistors de charge d'excitation (14)' une ligine de bits principale (12) s5iectionnéa acquiert soit un niveau cE- no- tentiel élevé supérieur au potentie3t de ladite line de bits

de référence (1!) pour indiquer le c eme du tran-...

sistor d'élément de mémoire (10) à ':adresse d'élément de

mémoire sélectionnée soit un bas niveau de potentiel, infé-

rieur au potentiel de la ligne de bits de référence, afin d'indiquer le non fonctionnement d'un transistor d'élément

de mémoire (10) à l'adresse de mémoire sélectionnée.

2.- Matrice d'éléments de mémoire selon la revendica-

tion 1, caractérisée en ce que lesdits transistors d'élé-

ments de mémoire O10), d'éléments de référence (18) et des-

dits ensembles (14, 15, 20, 22) sont dans un rapport tel que Le potentiel de la ligne de bits de référence (18) se situe approximativement à michemnin entre les niveaux de

potentiel élevé et bas de la ligne de bits principale sélec-

tionnée (12).

3.- Matrice d'éléments de mémoire selon la revendica-

tion 1, caractérisée en ce qu'elle comprend une pluralité de lignes de décodage de colonnes (Y0 -. Y15) et un nombre déterminé de lignes de décodage de rangées (R0... R127) lesdites lignes de décodage de colonnes (Y0... Y15) étant

couplées individuellement à au moins une ligne de bits prin-

cipale (12) et chacune desdites lignes de décodage de ran-

gées (R0... R127) étant couplée séparément à une rangée individuelle de transistors d'éléments de mémoire (10) et à un transistor d'élément de référence individuel (16) de

ladite colonne de transistors d'éléments de référence (16).

4.- Matrice d'éléments de mémoire selon la revendica-

tion 1, caractérisée en ce que l'ensemble de transistors de

charge d'excitation (14, 20) comprend des premiers transis-

tors (14) chacun étant couplé en série avec une ligne de -15- bits principale respective (12), et un deuxième transistor (20) couplé en série avec la ligne de bits de référence (18), les grilles des premiers transistors (14) étant couplées

aux lignes de décodage de colonne respectives (Y0... Y15).

5.- Matrice d'éléments de mémoire selon la revendica- tion 4, caractérisée en ce que les premiers et deuxième transistors (14, 20) couplés aux lignes de bits principales et aux lignes de bits de référence respectives présentent pratiquement des transconductances égales, supérieures ê celles des transistors d'éléments de mémoire (10)o

6.- Matrice d'éléments de mémoire selon la revendica-

tion 4, caractérisée en ce que les transistors de coupure (15, 22) comprennent des troisièmes transistors (15), chacun

étant monté en série avec chacun desdits premiers transis-

tors (14), un quatrième transistor (22) qui est monté en série avec ledit deuxième transistor (20) des moyens assu= rant le couplage en commun des grilles desdits transistors

de coupure (15, 22).

7,- Matrice d'élmr:enits de mémoire selon la revendica-

tion 1, caractérisée c-n ce que les moyeno de détection com=û prennent un amplificaheur différentiel (24a, 26a, 28a et

24b, 26b, 28b) pour la détection de la tension différen-

tielle développée par ltintermédiaire de la ligne de bits de référence (18) et chacune des lignes de bits principale (12) lorsque des potentiels de fonctionnement sont appliques

à la matrice de mémoire.