FR2672429A1 - Procede pour realiser des conducteurs metalliques dans un dispositif a semi-conducteurs. - Google Patents
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Abstract
Procédé pour réaliser des conducteurs métalliques dans des dispositifs à semi-conducteurs. Il comprend les étapes consistant à former une moitié des conducteurs métalliques (15) disposés à des intervalles réguliers, à former des éléments d'écartement de parois latérales (18) réalisés en des matériaux isolants sur les conducteurs métalliques (15) au moyen d'un procédé de gravure en retrait, à former l'autre moitié des conducteurs métalliques (21) dans les espaces (19) compris entre la première moitié des conducteurs métalliques (15) au moyen d'un procédé de gravure en retrait. L'interstice entre les conducteurs métalliques a une épaisseur constituée par les éléments d'écartement de parois latérales (18). Ainsi, l'interstice entre les conducteurs métalliques peut être réduit à environ 0,1 mum. De plus, les éléments d'écartement de parois latérales (18) formés entres les conducteurs métalliques améliorent la couverture de la couche isolante qui recouvre les conducteurs métalliques. Ce procédé peut être utilisé pour la fabrication de mémoires DRAM de 64 M et de 256 M.
Description
Procédé pour réaliser des conducteurs métalliques dans un
dispositif à semi-conducteurs.
dispositif à semi-conducteurs.
La présente invention concerne un procédé pour réaliser des conducteurs métalliques dans un dispositif à semi-conducteurs, et particulièrement un procédé pour réaliser des conducteurs métalliques dans des dispositifs à semi-conducteurs VLSI (à très haut degré d'intégration) dont le pas entre conducteurs métalliques est inférieur au micromètre.
Récemment, le développement des techniques de miniaturisation à des dimensions inférieures au micrometre a provoqué une augmentation rapide et remarquable de la densité d'intégration des dispositifs de mémoire à semi-conducteurs. Dans les dispositifs DRAM (mémoires à accès direct) par exemple, on produit maintenant en grandes quantités des DRAM de 4 M d'une épaisseur de 0,8 m, des DRAM de 16 M passent du stade des essais à une production en grandes séries et on étudie maintenant activement des DRAM de 64 M et de 256 M d'une épaisseur de 0,5 gm. Parmi ces avancées réalisées dans le domaine des dispositifs de mémoire à semi-conducteurs VLSI , il est essentiel d'effectuer une métallisation de couches multiples et de réduire l'espacement entre les conducteurs métalliques.
En général, le procédé classique pour réaliser les conducteurs métalliques on utilise des processus séquentiels consistant à réaliser des trous de contact, puis à réaliser les conducteurs métalliques, et ensuite à recouvrir la surface de la structure obtenue au moyen d'une pellicule de passivation. Un problème se pose alors du fait que la pellicule de passivation qui recouvre les conducteurs métalliques ne se conforme pas à ces derniers en raison de la structure en gradin des conducteurs métalliques. Par ailleurs, les étroits espaces séparant les conducteurs métalliques produisent des vides dans la pellicule de passivation.En outre, la mauvaise planarité de la pellicule de passivation conduit non seulement à des difficultés au cours de la réalisation ultérieure des seconds conducteurs métalliques, mais provoque également des détériorations dans des cas sévères tels que des défauts de connexion des conducteurs métalliques. De plus, les vides provoquent des court-circuits entre les conducteurs métalliques. Ces conducteurs métalliques de qualité inférieure diminuent la fiabilité et le rendement du dispositif. On a donc besoin d'une nouvelle technique pour obtenir les conducteurs métalliques afin de réaliser des DRAM de 64M et 256 M.
Un but de la présente invention est de proposer un procédé pour réaliser des conducteurs métalliques dans un dispositif à semiconducteurs dont le pas entre les conducteurs soit de la dimension du demi-micromètre, pour résoudre les problèmes décrits ci-dessus de la technique classique.
Un autre but de la présente invention est de proposer un procédé pour réaliser des conducteurs métalliques dans un dispositif à semiconducteurs qui soit capable d'améliorer sa planarité pour le traitement qui suit.
Pour atteindre ces buts, et d'autres, le procédé pour réaliser des conducteurs métalliques dans un dispositif à semi-conducteurs selon la présente invention comprend les étapes consistant à:
former des trous de contact dans une première couche isolante formée sur un substrat semi-conducteur;
former une seconde couche de métal lisse sur la totalité de la surface de la structure résultante après l'étape de formation des trous de contact de manière à remplir complètement ces derniers;
former des premiers conducteurs métalliques disposés à des intervalles réguliers au moyen d'un traitement photolithographique de la première couche métallique lisse de manière à réaliser une moitié des conducteurs métalliques;;
former des éléments d'écartement de parois latérales d'une seconde couche isolante sur les surfaces latérales respectives des premiers conducteurs métalliques et simultanément graver la première couche isolante entre les éléments d'écartement de parois latérales sur une profondeur égale;
former une seconde couche métallique lisse sur la totalité de la surface de la structure résultante après l'étape de gravure de manière à remplir complètement les espaces entres les éléments d'écartement de parois latérales; et
former des seconds conducteurs métalliques disposés dans les espaces au moyen d'un procédé de gravure anisotrope de la seconde couche métallique lisse de façon à réaliser l'autre moitié desdits conducteurs métalliques, les seconds conducteurs métalliques étant isolés des premiers conducteurs métalliques par les éléments d'écartement de parois latérales.
former des trous de contact dans une première couche isolante formée sur un substrat semi-conducteur;
former une seconde couche de métal lisse sur la totalité de la surface de la structure résultante après l'étape de formation des trous de contact de manière à remplir complètement ces derniers;
former des premiers conducteurs métalliques disposés à des intervalles réguliers au moyen d'un traitement photolithographique de la première couche métallique lisse de manière à réaliser une moitié des conducteurs métalliques;;
former des éléments d'écartement de parois latérales d'une seconde couche isolante sur les surfaces latérales respectives des premiers conducteurs métalliques et simultanément graver la première couche isolante entre les éléments d'écartement de parois latérales sur une profondeur égale;
former une seconde couche métallique lisse sur la totalité de la surface de la structure résultante après l'étape de gravure de manière à remplir complètement les espaces entres les éléments d'écartement de parois latérales; et
former des seconds conducteurs métalliques disposés dans les espaces au moyen d'un procédé de gravure anisotrope de la seconde couche métallique lisse de façon à réaliser l'autre moitié desdits conducteurs métalliques, les seconds conducteurs métalliques étant isolés des premiers conducteurs métalliques par les éléments d'écartement de parois latérales.
Dans la présente invention et comme décrit ci-dessus, la moitié restante des conducteurs métalliques est disposée de façon qu'ils soient contigus les uns des autres et formés entre les conducteurs métalliques de la première moitié précédemment formée. Le procédé pour réaliser les conducteurs métalliques du dispositif à semi-conducteurs de la présente invention est mis en oeuvre en formant à l'avance et par photolithographie la première couche métallique selon un motif représentant la moitié de tous les conducteurs métalliques, en formant les éléments d'écartement isolants de parois latérales sur les deux parois latérales des conducteurs métalliques par un procédé de gravure en retrait, formant ainsi la moitié restante des conducteurs métalliques.Ainsi, l'espacement entre les conducteurs métalliques peut être ajusté par les dimensions des éléments d'écartement de parois latérales grâce à un unique procédé de masquage similaire au procédé classique. Le résultat est qu'il est possible d'obtenir des espaces entre conducteurs métalliques qui se réduisent à approximativement 0,1 pn.
D'autres buts et avantages de la présente invention apparaîtront plus clairement à la lecture de la description qui suit en se référant aux dessins annexés dans lesquels:
les figures lA à 1D sont des vues en coupe illustrant un procédé classique pour réaliser des conducteurs métalliques, et
les figures 2A à 21 sont des vues en coupe montrant un procédé pour réaliser des conducteurs métalliques selon la présente invention.
les figures lA à 1D sont des vues en coupe illustrant un procédé classique pour réaliser des conducteurs métalliques, et
les figures 2A à 21 sont des vues en coupe montrant un procédé pour réaliser des conducteurs métalliques selon la présente invention.
Pour mieux comprendre la présente invention, on décrira en référence aux figures 1A à 1D un procédé classique pour réaliser les conducteurs métalliques d'un dispositif à semi-conducteurs.
En se référant à la figure 1A, une couche inter-isolante 2 recouvre un substrat semi-conducteur 1. Ensuite, une couche formant barrière 4 réalisée en un métal réfractaire est appliquée sur la totalité de la surface de la structure. En se référant à la figure 1B, une couche métallique 5 est formée sur la couche formant barrière par un dépôt d'aluminium ou d'un alliage d'aluminium, par pulvérisation ou
DVC (dépôt en phase gazeuse), qui remplit le trou de contact 3.
DVC (dépôt en phase gazeuse), qui remplit le trou de contact 3.
Ensuite, on recouvre la couche métallique 5 d'un vernis photosensible, puis un motif est formé dans le vernis photosensible par photolithographie. En se référant à la figure 1C, on forme les conducteurs métalliques 7 par gravure de la couche métallique 5 et de la couche formant barrière 4 en utilisant le motif du vernis photosensible 6 en tant que masque. Ensuite et comme illustré à la figure 1D, on applique une pellicule de passivation 8 en VPS (verre au phosphore-silicate) ou une couche de VBPS (verre au bore-phosphoresilicate) sur la totalité de la surface de la structure, mettant ainsi fin au procédé de réalisation des conducteurs métalliques.
Dans la procédé classique de réalisation de conducteurs métalliques qui est décrit ci-dessus, la couche de métal est gravée par lithographie pour réaliser les conducteurs métalliques, avant l'application de la pellicule de passivation sur la totalité de la structure Ainsi, plus la distance entre les conducteurs métalliques est faible, plus le rapport de la largeur à la hauteur des espaces entre les conducteurs métalliques augmente. Un rapport plus important conduit à la réalisation de vides dans les espaces pendant l'application de la pellicule de passivation. En outre, la surface de la pellicule de passivation devient rugueuse du fait de la structure en gradin des conducteurs métalliques. L'apparition de vides et la détérioration de la planarité diminuent la fiabilité des conducteurs métalliques, et rendant le procédé qui suit difficile.
Le procédé de réalisation des conducteurs métalliques selon la présente invention va maintenant être décrit en référence aux figures 2A à 21.
En se référant à la figure 2A, on forme un première couche isolante 11 qui est une couche d'oxyde sur un substrat semi-conducteur en silicium 10. Ensuite, on forme des trous de contact 12 dans la première couche isolante Il
En se référant à la figure 2B, on dépose de l'aluminium allié à du Si, du Cu, du Ti, du P, du Hf ou du B par un procédé de pulvérisation à température élevée ou de dépôt en phase gazeuse (CVD) pour remplir complètement les trous de contact 12. Ainsi, une première couche métallique 13 est formée sur la totalité de la surface de la structure résultante.Une couche formant barrière réalisée en un métal réfractaire ou en un siliciure d'un métal réfractaire tel que du titane/nitrure de titane (Ti/TiN), du siliciure de molybdène (MoSix), du titane tungstène (TiW), du siliciure de titane (TiSix) et du tungstène (W) peut être formée avant le dépôt de l'alliage d'aluminium.
En se référant à la figure 2B, on dépose de l'aluminium allié à du Si, du Cu, du Ti, du P, du Hf ou du B par un procédé de pulvérisation à température élevée ou de dépôt en phase gazeuse (CVD) pour remplir complètement les trous de contact 12. Ainsi, une première couche métallique 13 est formée sur la totalité de la surface de la structure résultante.Une couche formant barrière réalisée en un métal réfractaire ou en un siliciure d'un métal réfractaire tel que du titane/nitrure de titane (Ti/TiN), du siliciure de molybdène (MoSix), du titane tungstène (TiW), du siliciure de titane (TiSix) et du tungstène (W) peut être formée avant le dépôt de l'alliage d'aluminium.
En se référant à la figure 2C, un vernis photosensible est appliqué et recouvre la couche métallique 13. Puis un motif 14 est formé par photolithographie dans le vernis photosensible. Le motif 14 du vernis photosensible est prévu ici pour réaliser alternativement la première moitié des conducteurs métalliques parmi la totalité de ces derniers. Si des conducteurs métalliques d'une largeur plus importante sont précédemment formés pendant ce procédé, ils sont ainsi moins affectés par tout procédé de gravure éventuel qui suit que les conducteurs métalliques de largeur plus faible.
En se référant à la figure 2D, on grave la première couche métallique 13 en utilisant le motif 14 du vernis photosensible en tant que masque. Ensuite, le motif 14 du vernis photosensible est éliminé, formant la moitié des conducteurs métalliques 15 disposés à des intervalles de deux pas des conducteurs métalliques et laissant subsister la couche métallique 16 qui remplit les trous de contact.
En se référant à la figure 2E, on applique de façon régulière, de préférence par dépôt de plasma à basse température ou dépôt en phase gazeuse CVD dans une atmosphère sous pression, une seconde couche isolante 17 d'un composé tel que du nitrure de siliciure (SixNy), du nitrure d'oxyde de siliciure (SixOyNz), du verre au silicate non dopé (VSN), du VPS ou du VBPS, sur la totalité de la surface de la structure obtenue ci-dessus.
En se référant à la figure 2F, on grave totalement la seconde couche isolante 17 sur la totalité de sa surface par un procédé de gravure en retrait et on laisse subsister des éléments d'écartement de parois latérales 18 d'une épaisseur de préférence supérieure à 0,1 Am réalisés au moyen du matériau de la seconde couche isolante formée sur les parois latérales de la première moitié des conducteurs métalliques 15. Pendant cette opération de gravure, il est préférable que la seconde couche isolante 17 soit correctement sur-gravée de manière que les espaces 19 existant entre les conducteurs métalliques 15 soient découpés plus profondément que le fond des conducteurs métalliques, et de manière que la profondeur variable de conducteurs métalliques adjacents diminue la capacitance parasite entre les conducteurs métalliques.
En se référant à la figure 2G, on dépose une couche d'alliage d'aluminium par un procédé CVD ou de pulvérisation à température élevée pour remplir totalement les espaces 19, formant ainsi une seconde couche métallique 20.
En se référant à la figure 2H, on grave totalement la seconde couche métallique 20 qui a été déposée sur la totalité de sa surface par un procédé de gravure en retrait, de manière que la moitié restante des conducteurs métalliques 21 soit formée dans les espaces 19 entre les conducteurs métalliques 15 de la première moitié précédemment formée.
En se référant à la figure 21, une troisième couche isolante 22 réalisée du même matériau que les éléments d'écartement de parois latérales recouvre la totalité de la surface de la structure de manière à obtenir une surface généralement plane, mettant ainsi fin au procédé de réalisation de conducteurs métalliques.
Dans le procédé de réalisation de conducteurs métalliques de la présente invention, et comme des éléments d'écartement de parois latérales sont formés entre les conducteurs métalliques, il est possible d'améliorer la planarité de la troisième couche isolante et d'éviter l'apparition de vides.
En outre, comme le procédé photolithographique est utilisé une fois comme dans le procédé de métallisation classique, la moitié restante des conducteurs métalliques peut être auto-alignée avec la première moitié de ces conducteurs métalliques. L'espacement entre les conducteurs métalliques peut être également réduit à 0,1 pn simplement en ajustant la largeur des éléments d'écartement de parois latérales.
Ainsi, le procédé pour réaliser des conducteurs métalliques d'un dispositif à semi-conducteurs selon la présente invention peut être utilisé pour fabriquer des DRAM de 64 M et de 256 M.
Claims (10)
1. Procédé pour réaliser des conducteurs métalliques dans un dispositif à semi-conducteurs caractérisé en ce qu'il comprend les étapes consistant à:
former des trous de contact (12) dans une première couche isolante (11) formée sur un substrat semi-conducteur (10),
former une seconde couche de métal lisse (13) sur la totalité de la surface de la structure résultante après l'étape de formation des trous de contact (12) de manière à remplir complètement ces derniers,
former des premiers conducteurs métalliques (15) disposés à des intervalles réguliers au moyen d'un traitement photolithographique de la première couche métallique lisse (13) de manière à réaliser une moitié des conducteurs métalliques,
former des éléments d'écartement de parois latérales (18) d'une seconde couche isolante (17) sur les surfaces latérales respectives des premiers conducteurs métalliques (15) et simultanément graver la première couche isolante (11) entre les éléments d'écartement de parois latérales (18) sur une profondeur égale,
former une seconde couche métallique lisse (20) sur la totalité de la surface de la structure résultante après l'opération de gravure de manière à remplir complètement les espaces (19) entre les éléments d'écartement de parois latérales (18), et
former des seconds conducteurs métalliques disposés dans les espaces (19) au moyen d'un procédé de gravure anisotrope de la seconde couche métallique lisse (20) de façon à réaliser l'autre moitié desdits conducteurs métalliques, lesdits seconds conducteurs métalliques (21) étant isolés des premiers conducteurs métalliques (15) par les éléments d'écartement de parois latérales (18).
2. Procédé pour réaliser des conducteurs métalliques dans un dispositif à semi-conducteurs selon la revendication 1, caractérisé en ce que lesdites couches métalliques (13, 20) sont déposées selon un procédé de pulvérisation à température élevée ou selon un procédé de dépôt en phase gazeuse CVD.
3 Procédé pour réaliser des conducteurs métalliques dans un dispositif à semi-conducteurs selon la revendication 1, caractérisé en ce que lesdites couches métalliques (13, 20) sont réalisées en aluminium ou en alliage d'aluminium.
4. Procédé pour réaliser des conducteurs métalliques dans un dispositif à semi-conducteurs selon la revendication 3, caractérisé en ce que lesdites couches métalliques (13, 20) sont réalisées en aluminium allié à l'un des éléments suivants: Si, Cu, Ti, Pd, Hf et B.
5. Procédé pour réaliser des conducteurs métalliques dans un dispositif à semi-conducteurs selon la revendication 1, caractérisé en ce que lesdites couches métalliques (13, 20) consistent en une couche formant barrière et en une couche d'alliage d'aluminium qui sont superposées.
6. Procédé pour réaliser des conducteurs métalliques dans un dispositif à semi-conducteurs selon la revendication 5, caractérisé en ce que ladite couche formant barrière est réalisée en l'un des éléments suivants: Ti/TiN, MoSix, TiW, TiSix et W.
7. Procédé pour réaliser des conducteurs métalliques dans un dispositif à semi-conducteurs selon la revendication 1, caractérisé en ce que lesdits éléments d'écartement de parois latérales (18) sont réalisés en l'un des éléments suivants: SixNi, SixOyNz, VSN, VPS, et
VBPS.
8. Procédé pour réaliser des conducteurs métalliques d'un dispositif à semi-conducteurs selon l'une quelconque des revendications précédentes, caractérisé en ce que l'étape pour réaliser les éléments d'écartement de parois latérales (18) consiste à:
déposer ladite seconde couche isolante (17) sur la totalité de la surface de la structure résultante après ladite étape de formation de conducteurs métalliques soit par un procédé de dépôt de plasma à basse température, soit par un procédé CVD dans une atmosphère sous pression; et
graver ladite seconde couche isolante (17) par un procédé de gravure en retrait.
9. Procédé pour réaliser des conducteurs métalliques dans un dispositif à semi-conducteurs selon l'une quelconque des revendications précédentes, caractérisé en ce que l'épaisseur desdits éléments d'écartement de parois latérales (18) est supérieure à 0,1 'LIII.
10. Procédé pour réaliser des conducteurs métalliques dans un dispositif à semi-conducteurs, caractérisé en ce qu'il comprend les étapes consistant à
former une moitié desdits conducteurs métalliques (15) disposés à des intervalles de deux pas desdits conducteurs métalliques,
former des éléments d'écartement de parois latérales (18) en un matériau isolant sur la surface latérale de la moitié desdits conducteurs métalliques (15) en utilisant un procédé de gravure en retrait, et
former l'autre moitié desdits conducteurs métalliques (21) dans les espaces (19) compris dans la moitié desdits conducteurs métalliques (15) au moyen d'un procédé de gravure en retrait, l'autre moitié desdits conducteurs métalliques (21) étant auto-alignée sur la moitié desdits conducteurs métalliques (15) et étant séparée de la moitié desdits conducteurs métalliques (15) par lesdits éléments d'écartement de parois latérales (18).
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Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW219407B (fr) * | 1992-06-24 | 1994-01-21 | American Telephone & Telegraph | |
| KR100352909B1 (ko) * | 2000-03-17 | 2002-09-16 | 삼성전자 주식회사 | 반도체소자의 자기정렬 콘택 구조체 형성방법 및 그에의해 형성된 자기정렬 콘택 구조체 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0043942A2 (fr) * | 1980-07-08 | 1982-01-20 | International Business Machines Corporation | Procédé pour la fabrication de circuits intégrés ayant une configuration de régions diélectriques à dimensions étroites |
| EP0083089A2 (fr) * | 1981-12-30 | 1983-07-06 | International Business Machines Corporation | Procédé pour la fabrication d'une configuration métallique par auto-alignement pour dispositifs semi-conducteurs |
| EP0224013A2 (fr) * | 1985-10-28 | 1987-06-03 | International Business Machines Corporation | Procédé pour la fabrication de couches coplanaires métal-isolant multicouches sur un substrat |
| EP0365492A2 (fr) * | 1988-10-20 | 1990-04-25 | STMicroelectronics S.r.l. | Procédé de formation de contacts en métal semi-conducteur, auto-alignés en structures MISFET intégrées |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7907434A (nl) * | 1979-10-08 | 1981-04-10 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleider- inrichting. |
| US4584761A (en) * | 1984-05-15 | 1986-04-29 | Digital Equipment Corporation | Integrated circuit chip processing techniques and integrated chip produced thereby |
| JPS61270870A (ja) * | 1985-05-25 | 1986-12-01 | Mitsubishi Electric Corp | 半導体装置 |
| US4826781A (en) * | 1986-03-04 | 1989-05-02 | Seiko Epson Corporation | Semiconductor device and method of preparation |
| US4868138A (en) * | 1988-03-23 | 1989-09-19 | Sgs-Thomson Microelectronics, Inc. | Method for forming a self-aligned source/drain contact for an MOS transistor |
-
1991
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0043942A2 (fr) * | 1980-07-08 | 1982-01-20 | International Business Machines Corporation | Procédé pour la fabrication de circuits intégrés ayant une configuration de régions diélectriques à dimensions étroites |
| EP0083089A2 (fr) * | 1981-12-30 | 1983-07-06 | International Business Machines Corporation | Procédé pour la fabrication d'une configuration métallique par auto-alignement pour dispositifs semi-conducteurs |
| EP0224013A2 (fr) * | 1985-10-28 | 1987-06-03 | International Business Machines Corporation | Procédé pour la fabrication de couches coplanaires métal-isolant multicouches sur un substrat |
| EP0365492A2 (fr) * | 1988-10-20 | 1990-04-25 | STMicroelectronics S.r.l. | Procédé de formation de contacts en métal semi-conducteur, auto-alignés en structures MISFET intégrées |
Non-Patent Citations (1)
| Title |
|---|
| PROCEED. OF THE THIRD INT. IEEE VLSI-MIC CONF. 10 Juin 1986, SANTA CLARA CA, US pages 491 - 499; A. REY ET AL: 'A double level aluminum interconnection technology with spin on glass based insulator' * |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2252448B (en) | 1995-03-22 |
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