FR2689683A1 - Dispositif semiconducteur à transistors complémentaires. - Google Patents
Dispositif semiconducteur à transistors complémentaires. Download PDFInfo
- Publication number
- FR2689683A1 FR2689683A1 FR9204216A FR9204216A FR2689683A1 FR 2689683 A1 FR2689683 A1 FR 2689683A1 FR 9204216 A FR9204216 A FR 9204216A FR 9204216 A FR9204216 A FR 9204216A FR 2689683 A1 FR2689683 A1 FR 2689683A1
- Authority
- FR
- France
- Prior art keywords
- doping
- type
- channel
- layer
- heterostructure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/60—Impurity distributions or concentrations
- H10D62/605—Planar doped, e.g. atomic-plane doped or delta-doped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
L'invention décrit un système à au moins deux transistors complémentaires, à canaux n et p, mais comportant une hétérostructure entre matériaux III-V. Afin d'équilibrer les tensions de seuils dans les deux canaux n (2 DEG) et p (2GHG), au moins deux plans de dopage p (19) et n (20) sont inclus dans deux couches de l'hérostructure, à des niveaux compris entre les canaux (2 DEG, 2 DHG) et les électrodes de grilles (7, 8). Le plan de dopage n (20) est ensuite supprimé par gravure localisée à l'aplomb du transistor à canal p. Application à la logique rapide.
Description
DISPOSITIF SEMICONDUCTEUR A TRANSISTORS
COMPLEMENTAIRES.
La présente invention concerne un dispositif semiconducteur comportant au moins deux transistors de types complémentaires et formés autour d'une hétérostructure entre matériaux des groupes III-V L'une des particularités de ce dispositif est que sa structure permet d'équilibrer les tensions de seuils VT des deux transistors de types N et p, et d'optimiser leurs transconductances, malgré les différences de mobilités entre les
électrons et les trous.
L'un des objets de ce dispositif est de réduire la consommation électrique des circuits logiques rapides et des
circuits hyperfréquences.
Il est connu qu'en logique rapide ce sont, jusqu'à présent, exclusivement les transistors de type N qui sont utilisés, parce que les électrons ont dans le canal une mobilité beaucoup plus élevée que les trous, ce qui communique aux transistors une plus
haute fréquence de coupure.
Il est également connu que la cellule de base en logique est l'inverseur, tel que représenté en figure 1 Cet inverseur de type DCFL (Direct Coupled Fet Logic, en anglais) est composé , d'un transistor d'entrée 1 de type N à enrichissement, monté en série avec une charge active 2 de type N à déplétion, l'ensemble étant alimenté entre la masse et une tension VDD Le signal d'entrée est appliqué en I sur la grille du transistor 1 et le signal de sortie est recueilli en O sur le drain du même transistor La puissance consommée ( 0,3 lm W) par cet inverseur de base P VDD _ + kf -2 est proportionnelle à la fréquence de travail (kf) mais comporte un terme constant qui correspondant à la consommation de la
charge active 2, même si l'inverseur est au repos.
Le cas d'un inverseur en logique BFL (Buffered Fet Logic) est encore plus caractéristique car mis à part le fait que tous les transistors sont à déplétion l'inverseur de la figure 1 est suivi d'un étage décaleur qui consomme également au repos, ce qui fait que la puissance consommée est de l'ordre de 5 à 10 m W. Par ailleurs, il est connu que les MOS complémentaires, sur silicium, présentent l'avantage d'avoir une consommation nulle au repos et une consommation proportionnelle à la fréquence (kf) au travail C'est pourquoi il est souhaitable de disposer pour la logique rapide qui correspond aux microondes et aux gigahertz d'un dispositif comparable aux MOS complémentaires,
qui sont limités actuellement à environ 1 à 3 G Hz.
Des circuits ont été réalisés en ce sens, au moyen de deux transistors de type HIGFET (Hétérostructure Insulated Gate Fet, en anglais) ou transistors à effet de champ à hétérostructre, dont l'un a un canal N et l'autre un canal p L'hétérostructure c'est à dire par définition une ou plusieurs jonctions entre deux ou plusieurs couches de matériaux différents du groupe III-V, par exemple Ga As et Ga In As est intéressante parce que c'est parmi d'autres l'une des bases des transistors rapides dits TEGFE Ts ou HEM Ts (High Electronic Mobility Transistors) et que les HIGFE Ts ont une excellente uniformité de tension de seuil VT sur une tranche, en fabrication Cette tension de seuil est très peu dépendante de la température et est très peu sensible à la lumière parce qu'elle n'est pas contrôlée par des
dopants.
Un premier inconvénient des HIGFE Ts, dans leurs structures connues, est que les deux transistors N et p ont des tensions de seuils différentes, en valeurs absolues, ce qui ne convient pas aux opérations logiques puisque les impulsions logiques les bits doivent avoir la même amplitude quelle que soit le
transistor qui est en service.
Un second inconvénient des HIGFE Ts connus est la différence de transconductance entre les deux canaux: de l'ordre de 218 m S/mm pour le canal N et 28 m S/mm pour le canal p, à la température ambiante dans les deux cas Cette différence s'explique encore par la faible mobilité des trous Ph à la
température ambiante.
L'invention propose une nouvelle structure pour un dispositif semiconducteur comportant au moins deux transistors à hétérostructure entre matériaux de la famille III-V, l'un au moins parmi ces transistors ayant un canal de type n, à électrons, et au moins un autre transistor ayant un canal de type p, à trous Cette structure est caractérisée par la présence d'une dépression obtenue par gravure, dans la région du canal N et par le fait que les transistors N et p sont réalisés
de façon indépendante, ce qui permet de les ajuster séparément.
Un autre objet de l'invention est d'optimiser de façon indépendante les tensions de seuils V Tn et V Tp, au moyen d'au moins deux plans de dopage, dont l'un est compris dans la couche
superficielle épargnée par la gravure de la dépression.
Un autre objet de l'invention est de symétriser et
d'améliorer le rapport des transonductances.
Un autre objet de l'invention est de permettre le fonctionnement de portes logiques sous une tension d'alimentation VDD réduite ( 1 V) sans dégradation des performances, ce qui permet une plus grande complexité de circuit logique sans consommation excessive parce que les
courants de grille sont négligeables.
Un autre objet de l'invention est de disposer d'un dispositif semiconducteur dont le procédé de fabrication, et en particulier la gravure sélective, est compatible avec les procédés industriels actuels de fabrication de transistors à
effets de champ pour les circuits VLSI.
De façon plus précise, l'invention concerne un dispositif semiconducteur à transistors complémentaires, comportant au moins deux transistors à effet de champ réalisés au moyen d'une hétérostructure de couches de matériaux semiconducteurs du groupe III-V, l'un de ces transistors ayant un canal de type n ( 2 DEG) et au moins un autre ayant un canal type p ( 2 DHG), ces deux canaux étant situés à la même hétérojonction dans l'hétérostructure, ce dispositif étant caractérisé en ce qu'il comporte dans deux couches distinctes de l'hétérostructure, au moins deux plans de dopages situés entre les canaux ( 2 DEG et 2 DHG) et les métallisations de grilles des transistors, le premier de ces plans de dopage
étant de type p et le second étant de type n.
L'invention sera mieux comprise par l'exposé d'un exemple d'application, en liaison avec les figures jointes en annexe, qui représentent: figure 1: schéma électrique d'un inverseur selon l'art connu, figure 2: schéma électrique d'un inverseur en logique complémentaire, connu mais qui est cependant celui du dispositif selon l'invention, figure 3: caractéristique IG = f (V Gs), figure 4: coupe d'un circuit intégré comportant un N HIGFET et un p HIGFET, selon l'art connu, figure 5: coupe d'un circuit intégré comportant deux transistors à hétérostructures et à canaux N et p, selon
l'invention.
La figure 2 représente le schéma électrique d'un inverseur, ou logique complémentaire, selon l'invention: il comporte deux transistors à enrichissement 3 et 4 montés en série entre une alimentation VDD et la masse, l'un des transistors 3 ayant un DD canal N et l'autre ayant un canal p Par rapport à un inverseur DCFL, la différence est que le signal d'entrée est appliqué
simultanément sur les deux grilles des deux transistors 3 et 4.
Ce schéma n'est pas différent de celui d'une paire MOS complémentaire: toute la difficulté est de la réaliser en
matériaux III-V pour faire une logique rapide, alors que les C-
MOS sur silicium sont r&pi 1 tés lents.
En effet, si la consommation pour cette paire de transistors 3 et 4 est nulle en statique, et proportionnelle à la fréquence en dynamique (kf), il y a néanmoins deux conditions
importantes pour les deux types de transistors.
Il faut d'abord que la tension de seuil V soit, en valeur T absolue, sensiblement égale au cinquième de la tension maximale grille-source IVTI 1/5 IVGS max I La tens ion V est représentée sur la figure 3: elle G Smax est de l'ordre de 0,6 V pour les MESFE Ts et de 1 V pour les TEGFE Ts ou HEM Ts Imposée par la hauteur de barrière de la grille Schottky d'un transistor, c'est la tension au-delà de laquelle il y a une fuite de courant par la grille L'impulsion de tension maximale de grille est limitée par le courant de fuite de grille qui diminue donc aussi la marge de bruit En outre, le courant de fuite de grille conduit à une décroissance du courant de saturation de drain, ce qui réduit la vitesse
maximale de fonctionnement du système.
Le facteur 1/5 est choisi arbitrairement, car l'excursion logique ne peut pas être inférieure à V T (elle est sans action sur le transistor), mais ne doit pas être supérieure à V Gs max Ceci permet une excursion logique 4/5 VGS max pour chaque transistor (n et p), à laquelle correspond un courant de saturation ID max f ( 4/5 VG max) En outre, une seconde condition importante est que ces deux tensions de seuils soient sensiblement égales en valeur absolue,
de façon à symétriser le fonctionnement de l'inverseur.
Une autre condition, qui peut être résolue indépendamment,
est que les transconductances soient sensiblement égales.
La figure 4 représente une vue en coupe d'un circuit intégré comportant un N HIGFET et un p HIGFET, publié dans IEEE EDL, vol ED 1, vol EDL 6, no 12, december 1985, pp 645 Sur un substrat 5 de Ga As non intentionnellement dopé (nid), on fait croître une couche 6 de Al Ga As non intentionnellement dopo: il y a donc hétérojonction entre deux matériaux différents, et semi isolants Des métallisations de grilles 7 et 8, réfractaires en W Si, sont déposées avant deux implantations qui créent des régions autoalignées dopées N autour d'une grille ( 7) et d'autres régions autoalignées dopées p autour d'une autre
+ +
grille ( 8) Des régions de prises de contacts surdopées N et p permettent de déposer les contacts ohmiques de source et drain 9 et 10 sur le transistor n, et 11 et 12 sur le transistor p Les implantations sont assez profondes pour atteindre le niveau de l'hétérojonction: les conditions sont donc réunies pour avoir un gaz bidimentionnel d'électrons ( 2 DEG) comme canal n, et un gaz bidimentionnel de trous ( 2 DHG) comme canal p (Les abréviations 2 DEG ET 2 DHG se sont imposées dans la littérature
scientifique internationale).
L'inconvénient de ce système, par ailleurs très simple, est que pour le couple Ga As/ Al Ga I As, avec x = 0,3 x I-x V Tn + 0,78 V V Tp 0,65 V Si VGS max = 1 V pour un HEMT, l'excursion utile à la génération de courant VGS max VT = 0,3 / 0,35 V est faible, et la logique
est relativement lente.
Une première amélioration consiste à établir les canaux 2 DEG et 2 DHG des deux transistors dans un matériau du groupe III-V ayant une bande interdite plus faible que celle de Ga As, par exemple In Ga As à la place de Ga As, qui améliore le transistor à canal p
VT -0,38 V
mais ne modifie pas le transistor à canal n
VT = + 0,78 V
Pour équilibrer les tensions de seuils, et répartir le gain obtenu entre les deux types de transistors, une deuxième amélioration apportée par l'invention consiste à introduire des plans de dopages avant, c'est à dire entre la grille et le canal. La technique du plan de dopage, connu en anglais sous l'appelation "Delta doped layer", est en soi connue: elle consiste à introduire une impureté de dopage (silicium ou beryllium par exemple) au cours de la croissance épitaxiale d'une couche non dopée de matériau semiconducteur, localisée dans un film de quelques épaisseurs atomiques noyé dans la
couche non dopée.
Dans les cas connus, l'unique plan de dopage est arrière, c' est à dire entre le canal et le substrat, et les tensions de seuils sont données par les équations V Tn Ulm -A Ec (I/É) d V Tp =m à Ec Eg 2 -(c/s)d dans lesquelles: a est la charge électrique par unité de surface du plan de dopage, É est la permittivité diélectrique
d est la distance du canal à la grille.
On peut alors choisir la nature du dopage et la charge a pour que les tensions de seuils soient égales en valeur absolue IV Tnl=IVTPI 1 1/2 VG Smax 0,5 V mais cette solution entraîne une logique peu rapide parce que l'excursion logique 1/2 VG Smax est plus petite que l'excursion souhaitée 4/5 VG Smax Augmenter la tension d'alimentation VDD pour augmenter la vitesse de basculement des transistors n'est pas une bonne solution car, au delà de 1,25 V environ, il y a dépassement de la barrière de grille Schottky et augmentation de la
consommation statique par fuite par la grille.
C'est pourquoi la seconde amélioration apportée par l'invention, citée plus haut, consiste à introduire au moins deux plans de dopage avant, entre le canal et la métallisation de grille, ce qui permet d'optimiser les deux tensions de seuils V Tn et V Tp au moyen de deux agents dopants, chacun au niveau de dopage nécessaire, ces deux plans de dopage n'étant pas confondus dans un même plan géométrique, mais superposés, ce qui permet d'en isoler un par gravure localisée. La figure 5 représente une coupe du dispositif de deux transistors complémentaires N et p selon l'invention On y a conservé les repères communs avec les transistors antérieurs de la figure 4 Les matériaux et le nombre des couches n'y sont
donné qu'à titre d'exemple non limitatif.
Sur un substrat 5 en Ga As semi-isolant, on fait croitre successivement par épitaxie: 1) une couche tampon ou de lissage 13 en Ga As non intentionellement dopé, sur 5000 A d'épaisseur, 2) une couche 14 de Inx Ga 1 x As (x 0,25), d'environ 150 A d'épaisseur, dans laquelle se développent soit un gaz d'électron 2 DEG, soit un gaz de trous 2 DHG à l'hétérojonction avec la couche suivante, 3) une couche 15 de Al Ga As ( x N 0,75) sur 100 A x 1-x
d'épaisseur.
4) une couche 16 de Ga As, de 50 A d'épaisseur, comportant en 19 un plan de dopage ao sur lequel on reviendra plus loin, P ) une couche 17 de A 1 Ga ) une couche 17 de Aly Ga 1-y As y = 0,3) qui constitue à la fois une couche d'arrêt pour la gravure sélective de Ga As et une couche barrière d'épaisseur 50 A pour le transistor à canal p, 6) une couche 18 de Ga As, de 100 A d'épaisseur, comportant un
en 20.
plan de dopage c en 20.
Après croissance épitaxiale de toutes ces couches, une gravure RIE sélective et localisée de la couche 18 permet d'éliminer le plan de dopage 20 de type N au dessus du futur transistor de type p, ce qui rend V Tn et VT indépendants Cette
gravure intervient dès le début du procédé de réalisation.
Le plan de dopage 19 est destiné à ajuster VT Il est situé approximativement à mi-épaisseur de la couche 16 de Ga As, à une distance d du plan de la grille 8 du transistor à canal p p La charge op est réglée par la dose du delta-dopage pour
obtenir le V Tp recherché.
Le plan de dopage 20 est destiné à ajuster V Tn Il est situé à une distance d du plan de la grille 7 du transistor à n canal N qui est de l'ordre de 90 A (dans une couche 18 de 100 A ) Le réglage de la charge on doit tenir compte du fait que ce transistor à canal N comprend en outre le plan de dopage 19 de
charge o.
En vue de simplifier la figure 5 n'ont été représentés que deux plans de dopages 19 et 20 Il est évident pour l'homme de l'art que chacun de ces plans de dopages peut être remplacé par deux ou plusieurs plans 19 a, 19 b, 19 c et 20 a, 20 b, 20 c car la technique en est très simple; la seule condition est que l'ensemble des plans d'un type donné apporte les mêmes o doua n N p
d qu'un unique plan du même type, 19 ou 20.
P ++
Les caissons de prises de contacts de types N et p qui jouxtent les canaux 2 DEG et 2 DHG sont réalisés par implantations avec autoalignement sur les grilles 7 et 8 en W Si, puis les contacts ohmiques 9 à 12 sont déposés, selon les
procédés bien connus de réalisations industrielles de MESFE Ts.
La structure décrite, dans laquelle le plan de dopage 20 de type N est au dessus du plan de dopage 19 de type p, est préférable à une structure inverse En effet, selon la structure décrite on a d > d avec dl = distance canal 2 DEG/grille 7 (transistor n)
d 2 = " " 2 DHIG/grille 8 (transistor p).
d 2 =" Ceci permet de compenser en partie la mobilité des trous inférieure à la mobilité des électrons Pour le transistor à canal p ( 2 DHG) qui ne comporte qu'un seul plan de dopage 19, la tension de seuil V Tp est définie par: V Tp T+ (Iap IV) dp dans laquelle V -0,38 V est la tension de seuil sans plan Tp
de dopage 19.
Pour obtenir V Tp 1/5 VGS max -0,2 V qui est une valeur souhaitée pour que l'excursion logique soit 4/5 VG Smax, et avec d = 70 A ( 50 A dans la couche 17 + 20 A P dans la couche 16), on calcule que la densité surfacique D 1,4 1012 at cm-2 p
Le plan de dopage 19 est réalisé par dopage au Be.
Pour le transistor à canal N ( 2 DEG), avec deux plans de dopages 19 et 20, la tension de seuil V Tn est définie par V Tn =V Tn (an / n)dn (p I/)d ou V Tn = + 0,78 V est la tension de seuil sans les plans de Tn
dopages 19 et 20.
ap est déjà déterminée par le calcul de VT: pour obtenir V Tn 1/5 VGS max = + 0,2 V ce qui symétrise -l'inverseur logique, et avec d N 90 A , on n trouve que D = 7 1012 at cm -2 n
La couche dopée 20 est réalisée au moyen de Si.
Ainsi, l'utilisation de deux plans de dopage avant, c'est à dire situés entre la grille et le canal, conjuguée avec une gravure sélective qui supprime partiellement l'un de ces plans de dopage, permet de réaliser un inverseur à transistors à effet de champ complémentaires, en matériaux III-V pour la logique rapide En effet, la suppression par gravure de l'un des deux plans de dopage permet l'optimisation indépendante des deux tensions de seuil, ainsi que l'optimisation indépendante de la
transconductance g des deux transistors.
Ceux-ci peuvent fonctionner avec une tension d'alimentation VDD réduite (-i V) sans dégradation des performances, parce qu'on a choisi V Gs max < 1 V Les tensions de seuil faibles autorisent une grande excursion logique, d'o il résulte une capacité des transistors à fournir plus de courant pendant les transitoires, et donc des performances élevées de changement d'état: Tpd < ps. L'invention a été décrite en s'appuyant sur un exemple dans lequel les compositions et les épaisseurs des couchps sont il citées dans le seul objet de simplifier l'exposé Il est évident que le dispositif selon l'invention peut-être réalisé avec n'importe lesquels des composés du groupe III-V (Al,Ga,In, P, As) sous forme d'alliages binaires, ternaires ou quaternaires, si ces composés forment deux transistors à hétérojonction, à canaux N et p, comportant au moins deux plans de dopages "avant", selon l'esprit de l'invention qui est précisée par
les revendications suivantes.
Claims (8)
1 Dispositif semiconducteur à transistors complémentaires, comportant au moins deux transistors à effet de champ réalisés au moyen d'une hétérostructure de couches ( 13 à 18) de matériaux semiconducteurs du groupe III-V, l'un au moins parmi ces transistors ayant un canal de type N ( 2 DEG) et au moins un autre ayant un canal de type p ( 2 DHG), ces deux canaux étant situés à la même hétérojonction ( 14/15) dans l'hétérostructure ( 13 à 18), ce dispositif étant caractérisé en ce qu'il comporte, dans deux couches distinctes ( 16, 18) de l'hétérostructure, au moins deux plans de dopages ( 19, 20) situés entre les canaux ( 2 DEG et 2 DHG) et les métallisations de grilles ( 7, 8) des transistors, le premier de ces plans de dopage ( 19) étant de
type p et le second ( 20) étant de type n.
2 Dispositif à transistors complémentaires selon la revendication 1, caractérisé en ce que, dans l'hétérostructure, le premier plan de dopage ( 19) de type p est situé entre le second plan de dopage ( 20) de type N et l'hétérojonction ( 14/15)
qui contient les deux canaux ( 2 DEG, 2 DHG).
3 Dispositif à transistors complémentaires selon la revendication 2, caractérisé en ce que le second plan de dopage ( 20) est situé dans la couche superficielle ( 18) de l'hétérostructure, et en ce que ledit second plan de dopage ( 20) est localement éliminé, à l'aplomb du transistor à canal p ( 2 DHG), par gravure sélective localisée de ladite couche
superficielle ( 18).
4 Dispositif à transistors complémentaires selon la revendication 3, caractérisé en ce que le niveau de dopage (cap) du premier plan de dopage ( 19) commande la tension de seuil V Tp
du transistor à canal p ( 2 DHG).
5 Dispositif à transistors complémentaires selon la revendication 3, caractérisé en ce que le niveau de dopage (a n) du second plan de dopage ( 20) commande la tension de seuil V Tn du transistor à canal N ( 2 DEG), compte tenu du niveau de dopage
(a) du premier plan de dopage ( 19).
6 Dispositif à transistors complémentaires selon l'une
quelconque des revendications 4 ou 5, caractérisé en ce que les
tensions de seuil V Tn et V Tp des deux types de transistors sont sensiblement égales en valeurs absolues, et sont calculées pour
être de l'ordre de 1/5 V Gsmax, tension grille-source maximale.
7 Dispositif à transistors complémentaires selon la revendication 3, caractérisé en ce que la distance d 1 entre le canal ( 2 DEG) et la grille ( 7) est pour le transistor à canal n plus grande que la distance d 2 entre le canal ( 2 DHG) et la grille ( 8) pour le transistor à canal p.
8 Dispositif à transistors complémentaires selon la revendication 1, caractérisé en ce que l'hétérostructure de matériaux semiconducteurs du groupe III-V comprend: un substrat ( 5) ou un premier matériau semi-isolant de type Ga As, recouvert d'une couche tampon ( 13) du même matériau non-intentionnellement dopé; une couche ( 14) d'un second matériau, de type In Ga As, formant une hétérojonction avec une couche ( 15) d'un troisième matériau, de type Al Ga As; une couche ( 16) du premier matériau (Ga As) comportant le premier plan de dopage ( 19) de type p (op); une couche ( 17) d'arrêt, du troisième matériau (Al Ga As), pour la gravure sélective localisée; une couche superficielle ( 18), du premier matériau
(Ga As), comportant le second plan de dopage ( 20) de type N (an).
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9204216A FR2689683B1 (fr) | 1992-04-07 | 1992-04-07 | Dispositif semiconducteur a transistors complementaires. |
| CA002092895A CA2092895A1 (fr) | 1992-04-07 | 1993-03-29 | Dispositif semiconducteur a transistors complementaires |
| EP93400893A EP0565435A1 (fr) | 1992-04-07 | 1993-04-06 | Dispositif semiconducteur à transistors complémentaires |
| JP5101835A JPH0661441A (ja) | 1992-04-07 | 1993-04-06 | コンプリメンタリのトランジスタを有する半導体ディバイス |
| US08/043,553 US5367183A (en) | 1992-04-07 | 1993-04-07 | Semiconductor device with complementary transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9204216A FR2689683B1 (fr) | 1992-04-07 | 1992-04-07 | Dispositif semiconducteur a transistors complementaires. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2689683A1 true FR2689683A1 (fr) | 1993-10-08 |
| FR2689683B1 FR2689683B1 (fr) | 1994-05-20 |
Family
ID=9428567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9204216A Expired - Fee Related FR2689683B1 (fr) | 1992-04-07 | 1992-04-07 | Dispositif semiconducteur a transistors complementaires. |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5367183A (fr) |
| EP (1) | EP0565435A1 (fr) |
| JP (1) | JPH0661441A (fr) |
| CA (1) | CA2092895A1 (fr) |
| FR (1) | FR2689683B1 (fr) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109414241A (zh) * | 2016-03-10 | 2019-03-01 | 艾皮乔尼克控股有限公司 | 用在超敏传声器中的微电子传感器 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5852316A (en) * | 1994-08-31 | 1998-12-22 | Motorola, Inc. | Complementary heterojunction amplifier |
| JP3751398B2 (ja) * | 1997-03-13 | 2006-03-01 | 富士通株式会社 | 化合物半導体装置 |
| JP3107031B2 (ja) * | 1998-03-06 | 2000-11-06 | 日本電気株式会社 | 電界効果トランジスタ |
| CN1147935C (zh) * | 2000-12-18 | 2004-04-28 | 黄敞 | 互补偶载场效应晶体管及其片上系统 |
| JP2010056250A (ja) * | 2008-08-27 | 2010-03-11 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| JP5629714B2 (ja) | 2012-03-19 | 2014-11-26 | トヨタ自動車株式会社 | 半導体装置 |
| KR101922123B1 (ko) | 2012-09-28 | 2018-11-26 | 삼성전자주식회사 | 반도체소자 및 그 제조방법 |
| US9236444B2 (en) * | 2013-05-03 | 2016-01-12 | Samsung Electronics Co., Ltd. | Methods of fabricating quantum well field effect transistors having multiple delta doped layers |
| EP3195364A4 (fr) | 2014-09-18 | 2018-04-25 | Intel Corporation | Structures hétéroépitaxiales de wurtzite à facettes de paroi latérale inclinées pour commande de propagation de défauts dans des dispositifs semi-conducteurs de silicium compatibles avec semi-conducteur complémentaire à l'oxyde de métal (cmos ) |
| CN106796952B (zh) | 2014-09-25 | 2020-11-06 | 英特尔公司 | 独立式硅台面上的ⅲ-n族外延器件结构 |
| US10573647B2 (en) * | 2014-11-18 | 2020-02-25 | Intel Corporation | CMOS circuits using n-channel and p-channel gallium nitride transistors |
| US10056456B2 (en) | 2014-12-18 | 2018-08-21 | Intel Corporation | N-channel gallium nitride transistors |
| KR102346591B1 (ko) | 2015-05-19 | 2022-01-04 | 인텔 코포레이션 | 융기된 도핑 결정성 구조체들을 가진 반도체 디바이스들 |
| KR102349040B1 (ko) | 2015-06-26 | 2022-01-10 | 인텔 코포레이션 | 고온 안정 기판 계면 재료를 갖는 헤테로 에피택셜 구조체들 |
| US12125888B2 (en) | 2017-09-29 | 2024-10-22 | Intel Corporation | Group III-nitride (III-N) devices with reduced contact resistance and their methods of fabrication |
| US11233053B2 (en) | 2017-09-29 | 2022-01-25 | Intel Corporation | Group III-nitride (III-N) devices with reduced contact resistance and their methods of fabrication |
| CN113035934B (zh) * | 2021-03-12 | 2022-07-05 | 浙江集迈科微电子有限公司 | GaN基HEMT器件及其制备方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0114962A2 (fr) * | 1982-12-30 | 1984-08-08 | International Business Machines Corporation | Transistor à effet de champ à double hétérojonction |
| JPS61276269A (ja) * | 1985-05-30 | 1986-12-06 | Fujitsu Ltd | ヘテロ接合型電界効果トランジスタ |
| JPS6289365A (ja) * | 1985-10-16 | 1987-04-23 | Fujitsu Ltd | 半導体装置 |
| EP0256363A1 (fr) * | 1986-08-01 | 1988-02-24 | Honeywell Inc. | Structure IC complémentaire AlGaAs/GaAs |
| EP0312237A2 (fr) * | 1987-10-13 | 1989-04-19 | AT&T Corp. | Enrichissement de la charge d'interface dans une hétérostructure à dopage delta |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2284987A1 (fr) * | 1974-09-10 | 1976-04-09 | Thomson Csf | Structure semi-conductrice particuliere de diode a injection thermoionique a faible bruit |
| FR2379169A1 (fr) * | 1977-01-28 | 1978-08-25 | Thomson Csf | Diode a avalanche constituee par une hetero-jonction et oscillateur en mode dit " a temps de transit " comportant une telle diode |
| FR2399740A1 (fr) * | 1977-08-02 | 1979-03-02 | Thomson Csf | Diode a avalanche a hetero-jonction, et oscillateur en mode dit " a temps de transit " utilisant une telle diode |
| FR2465318A1 (fr) * | 1979-09-10 | 1981-03-20 | Thomson Csf | Transistor a effet de champ a frequence de coupure elevee |
| FR2529413A1 (fr) * | 1982-06-29 | 1983-12-30 | Thomson Csf | Bascule logique, fonctionnant du continu a 10 ghz, et diviseur de frequence comportant cette bascule |
| US5216260A (en) * | 1984-11-19 | 1993-06-01 | Max-Planck Gesellschaft Zur Foerderung Der Wissenschaften E.V. | Optically bistable semiconductor device with pairs of monoatomic layers separated by intrinsic layers |
| US5060234A (en) * | 1984-11-19 | 1991-10-22 | Max-Planck Gesellschaft Zur Forderung Der Wissenschaften | Injection laser with at least one pair of monoatomic layers of doping atoms |
| US4780748A (en) * | 1986-06-06 | 1988-10-25 | American Telephone & Telegraph Company, At&T Bell Laboratories | Field-effect transistor having a delta-doped ohmic contact |
| FR2608318B1 (fr) * | 1986-12-16 | 1989-06-16 | Thomson Semiconducteurs | Dispositif semi-conducteur a faible bruit en hyperfrequence, monte dans un boitier |
| FR2619250B1 (fr) * | 1987-08-05 | 1990-05-11 | Thomson Hybrides Microondes | Transistor hyperfrequence a double heterojonction |
| US4830980A (en) * | 1988-04-22 | 1989-05-16 | Hughes Aircraft Company | Making complementary integrated p-MODFET and n-MODFET |
| US5130766A (en) * | 1988-08-04 | 1992-07-14 | Fujitsu Limited | Quantum interference type semiconductor device |
| US4994868A (en) * | 1988-12-06 | 1991-02-19 | Itt Corporation | Heterojunction confined channel FET |
| US5068756A (en) * | 1989-02-16 | 1991-11-26 | Texas Instruments Incorporated | Integrated circuit composed of group III-V compound field effect and bipolar semiconductors |
| US5031012A (en) * | 1989-04-21 | 1991-07-09 | At&T Bell Laboratories | Devices having asymmetric delta-doping |
| FR2648643B1 (fr) * | 1989-06-20 | 1991-08-30 | Thomson Composants Microondes | Circuit d'interface entre deux circuits numeriques de natures differentes |
| FR2648971B1 (fr) * | 1989-06-23 | 1991-09-06 | Thomson Composants Microondes | Circuit d'interface de sortie entre deux circuits numeriques de natures differentes |
| JP2817995B2 (ja) * | 1990-03-15 | 1998-10-30 | 富士通株式会社 | ▲ｉｉｉ▼―▲ｖ▼族化合物半導体ヘテロ構造基板および▲ｉｉｉ▼―▲ｖ▼族化合物ヘテロ構造半導体装置 |
| US5093695A (en) * | 1990-05-18 | 1992-03-03 | At&T Bell Laboratories | Controllable semiconductor modulator having interleaved contacts |
| US5223724A (en) * | 1990-07-31 | 1993-06-29 | At & T Bell Laboratories | Multiple channel high electron mobility transistor |
| GB2248966A (en) * | 1990-10-19 | 1992-04-22 | Philips Electronic Associated | Field effect semiconductor devices |
| US5151758A (en) * | 1991-02-20 | 1992-09-29 | Comsat | Planar-doped valley field effect transistor (PDVFET) |
-
1992
- 1992-04-07 FR FR9204216A patent/FR2689683B1/fr not_active Expired - Fee Related
-
1993
- 1993-03-29 CA CA002092895A patent/CA2092895A1/fr not_active Abandoned
- 1993-04-06 JP JP5101835A patent/JPH0661441A/ja not_active Withdrawn
- 1993-04-06 EP EP93400893A patent/EP0565435A1/fr not_active Withdrawn
- 1993-04-07 US US08/043,553 patent/US5367183A/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0114962A2 (fr) * | 1982-12-30 | 1984-08-08 | International Business Machines Corporation | Transistor à effet de champ à double hétérojonction |
| JPS61276269A (ja) * | 1985-05-30 | 1986-12-06 | Fujitsu Ltd | ヘテロ接合型電界効果トランジスタ |
| JPS6289365A (ja) * | 1985-10-16 | 1987-04-23 | Fujitsu Ltd | 半導体装置 |
| EP0256363A1 (fr) * | 1986-08-01 | 1988-02-24 | Honeywell Inc. | Structure IC complémentaire AlGaAs/GaAs |
| EP0312237A2 (fr) * | 1987-10-13 | 1989-04-19 | AT&T Corp. | Enrichissement de la charge d'interface dans une hétérostructure à dopage delta |
Non-Patent Citations (4)
| Title |
|---|
| PATENT ABSTRACTS OF JAPAN vol. 11, no. 130 (E-502)23 Avril 1987 & JP-A-61 276 269 ( FUJITSU LTD ) 6 Décembre 1986 * |
| PATENT ABSTRACTS OF JAPAN vol. 11, no. 288 (E-542)(2735) 17 Septembre 1987 & JP-A-62 089 365 ( FUJITSU LTD ) 23 Avril 1987 * |
| SOLID STATE TECHNOLOGY vol. 34, no. 11, Novembre 1991, WASHINGTON US page 26 'New GaAs IC technology' * |
| THIRD INTERNATIONAL CONFERENCE ON INDIUM PHOSPHIDE AND RELATED MATERIALS Avril 1991, CARDIFF, WALES, GREAT BRITAIN pages 238 - 241 S. SWIRHUN ET AL. 'P- and N-channel InAlAs/InGaAs Heterojunction Insulated Gate FETs (HIGFETs) on InP' * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109414241A (zh) * | 2016-03-10 | 2019-03-01 | 艾皮乔尼克控股有限公司 | 用在超敏传声器中的微电子传感器 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0565435A1 (fr) | 1993-10-13 |
| US5367183A (en) | 1994-11-22 |
| CA2092895A1 (fr) | 1993-10-08 |
| FR2689683B1 (fr) | 1994-05-20 |
| JPH0661441A (ja) | 1994-03-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FR2689683A1 (fr) | Dispositif semiconducteur à transistors complémentaires. | |
| EP0337870B1 (fr) | Mémoire et cellule mémoire statiques du type MIS, procédé de mémorisation | |
| EP2279520B1 (fr) | Procédé de fabrication de transistors mosfet complémentaires de type p et n | |
| FR2953641A1 (fr) | Circuit de transistors homogenes sur seoi avec grille de controle arriere enterree sous la couche isolante | |
| FR2944139A1 (fr) | Circuit integre realise en soi presentant des transistors a tensions de seuil distinctes | |
| FR2649831A1 (fr) | Dispositif soi-mos presentant une structure de paroi laterale conductrice et procede pour sa fabrication | |
| FR2972567A1 (fr) | Méthode de formation d'une structure de ge sur iii/v sur isolant | |
| FR2597262A1 (fr) | Circuit integre a semi-conducteur avec condensateur de derivation associe a son cablage | |
| EP0581625B1 (fr) | Composant életronique multifonctions, notamment élément à résistance dynamique négative, et procédé de fabrication correspondant | |
| EP0305253B1 (fr) | Transistor hyperfréquence à double hétérojonction | |
| FR2957193A1 (fr) | Cellule a chemin de donnees sur substrat seoi avec grille de controle arriere enterree sous la couche isolante | |
| EP2685504A1 (fr) | Transistor à effet tunnel | |
| FR3003996A1 (fr) | Procede de commande d'un circuit integre | |
| FR2508707A1 (fr) | Transistor balistique a multiples heterojonctions | |
| FR3021458A1 (fr) | Inverseur cmos photonique | |
| FR2496342A1 (fr) | Dispositif semi-conducteur du type metal-oxyde-semi-conducteur et son procede de fabrication | |
| FR2944641A1 (fr) | Point memoire ram a un transistor. | |
| FR2934926A1 (fr) | Capteur d'images miniature. | |
| WO2014057112A1 (fr) | Circuit integre comportant des transistors avec des tensions de seuil differentes | |
| FR2786608A1 (fr) | Procede de fabrication de circuits integres bicmos sur un substrat cmos classique | |
| FR3109838A1 (fr) | Transistors contraints et mémoire à changement de phase | |
| EP4287263A1 (fr) | Transistor bipolaire latéral | |
| FR3136109A1 (fr) | Dispositif semiconducteur du type silicium sur isolant et procédé de fabrication correspondant | |
| FR3103632A1 (fr) | Dispositif électronique hybride et procédé de fabrication d’un tel dispositif | |
| EP2556533B1 (fr) | Point memoire ram a un transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |