FR2763743A1 - Procede de fabrication d'un siliciure auto-aligne - Google Patents
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Abstract
Le procédé comprend l'accomplissement d'une opération d'implantation ionique sous un angle d'inclinaison élevé, qui augmente la profondeur de jonction de régions de source/ drain (27) et empêche que le siliciure de métal (31) se trouvant au bord d'une région de séparation (24) ne vienne trop près de la jonction de source/ drain et n'occasionne des fuites de courant. Les régions de séparation (24) sont surgravées, ce qui met à nu la surface des régions de source/ drain (27). On obtient ainsi une plus grande aire de surface pour la formation d'une fenêtre de contact de bordure large (34), ce qui diminue la résistance de contact et la résistance carrée à cet endroit.
Description
PROCEDE DE FABRICATION D'UN SILICIURE
AUTO-ALIGNE
Cette invention concerne un procédé de fabrication d'un sili-
ciure auto-aligné. La présente invention concerne plus particulièrement un procédé de fabrication d'une couche de siliciure auto-aligné qui peut
s'opposer à des fuites indésirables de courant de jonction.
Au fur et à mesure de l'augmentation du niveau d'intégration de
composants MOS, la résistance dans les bornes de source/drain du com-
posant MOS augmente progressivement jusqu'à un niveau comparable à la résistance de canal du composant MOS. Pour garantir l'intégrité entre le métal et la jonction de faible profondeur du composant MOS, et pour diminuer la résistance carrée dans les bornes de source/drain, on utilise actuellement un siliciure auto-aligné dans la fabrication de composants à
semiconducteurs chaque fois qu'une largeur de ligne est inférieure à en-
viron 0,5 j.m.
Les figures 1A à 1E montrent la séquence de fabrication d'une couche de siliciure auto-aligné conformément à un procédé classique. En se référant à la figure 1A, on note que l'on fournit un substrat 10. On forme sur le substrat 10 au moins une région de composant MOS 11. La région de composant MOS 11 comprend une région de grille, des régions de drain faiblement dopé (ou LDD pour "lightly doped drain") 12a, et des régions de séparation 13. Les régions de séparation 13 peuvent être une région d'isolation par tranchée de faible profondeur (ou STI pour "shallow trench isolation") qui est formée en utilisant par exemple une couche
d'oxyde de champ, comme représenté dans l'illustration.
On forme sur le substrat 10 une couche isolante 14, par exem-
ple une couche de dioxyde de silicium ou une couche de nitrure de sili-
cium. On effectue ensuite un traitement de surgravure, dans lequel la couche isolante 14 est surgravée pour former des éléments d'espacement sur les deux parois latérales de la région de grille 12. Les éléments
d'espacement 15 ont une hauteur légèrement inférieure à un niveau su-
périeur de la région de grille 12. Pendant le traitement de surgravure, une couche supérieure des régions de séparation 13 est également enlevée. Ensuite, en utilisant à titre de masques les éléments d'espacement et la région de grille 12, on dope le substrat 10 de façon à former des
régions de source/drain 16, pour former ainsi la structure qui est repré-
sentée sur la figure lB.
Ensuite, en se référant à la figure 1C, on note que l'on forme une couche métallique 17, par exemple une couche de titane, sur la
structure mentionnée ci-dessus. On effectue ensuite un traitement ther-
mique rapide au cours duquel la couche métallique 17 réagit avec du sili-
cium polycristallin sur les surfaces supérieures de la région de grille 12 et des régions de source/drain 16. Cette réaction forme une couche de
siliciure de métal 18 qui s'étend sur les régions de séparation 13 adja-
centes aux régions de source/drain 16. On utilise ensuite une attaque par voie humide pour enlever la partie de la couche métallique 17 qui n'a pas réagi, pour former ainsi une structure dont la section est représentée sur
la figure 1D.
En se référant à la figure lE, on note que l'on forme sur la structure mentionnée ci-dessus une couche diélectrique 19, par exemple une couche de dioxyde de silicium. On définit ensuite un motif dans la couche diélectrique 19 pour former une fenêtre de contact 20. La fenêtre de contact 20 met à nu la couche de siliciure de métal 18 qui se trouve audessus de la région de source/drain 16. De plus, la fenêtre de contact
met à nu une partie de la région de séparation 13. Ceci achève la fa-
brication de la couche de siliciure auto-aligné en utilisant le procédé classique. Pour réduire la largeur de ligne des couches de siliciure de métal, tout en maintenant une largeur de ligne effective au- dessus des
régions de source/drain et de la région de grille, le procédé classique en-
visagé ci-dessus exige la surgravure des éléments d'espacement. Ce-
pendant, le traitement de surgravure enlève également par attaque une
partie d'une couche de dioxyde de silicium supérieure des régions de sé-
paration 13. En outre, le fait de placer la couche de siliciure de métal 18
au coin de la région de séparation 13, et si près de la jonction des ré-
gions de source/drain 16, générera des fuites de courant indésirables. Il
en résulte que des défauts de fonctionnement de composants se produi-
ront. Ce problème est particulièrement grave avec des composants de
taille inférieure au micromètre, ayant une jonction de faible profondeur.
Un but de l'invention est de procurer un procédé de fabrication
d'un siliciure auto-aligné qui utilise un angle d'inclinaison dans l'implan-
tation d'ions dans les régions de source/drain, de façon à augmenter une profondeur de jonction des régions de source/drain à un coin adjacent à la région de séparation, pour éviter ainsi la génération de courants de
fuite indésirables.
Un but supplémentaire de l'invention est de procurer un procé-
dé de fabrication d'un siliciure auto-aligné qui augmente la taille d'une
fenêtre de contact, de façon à diminuer la résistance de contact et la ré-
sistance carrée dans la formation du siliciure de métal.
Pour atteindre ces buts et avantages, et conformément à l'objet
de l'invention, telle qu'elle est mise en oeuvre et décrite ici de façon gé-
nérale, l'invention consiste en un procédé de fabrication d'un siliciure auto-aligné, qui comprend la fourniture d'un substrat d'un premier type sur lequel se trouve au moins une région de composant MOS. La région de composant MOS comprend une région de grille, des régions de source/drain faiblement dopées et une région de séparation. On dépose une première couche isolante sur la surface du substrat. On utilise une surgravure anisotrope pour enlever la première couche isolante et pour former des éléments d'espacement sur les parois latérales de la région de grille. En même temps, on enlève également une partie de la couche supérieure dans la région de séparation. En utilisant à titre de masques les éléments d'espacement et la région de grille, on implante dans le substrat des ions d'un second type, sous un angle d'inclinaison, pour
former un ensemble de régions de source/drain dans le substrat, de cha-
que côté de la grille. On forme une couche métallique sur les surfaces des couches mentionnées ci-dessus. En utilisant un traitement thermique
rapide, on fait réagir la couche métallique avec du silicium sur une sur-
face supérieure de la région de grille et des régions de source/drain. En-
suite, en utilisant une attaque sélective, on enlève la couche métallique
qui n'a pas réagi. On forme séquentiellement sur les surfaces une se-
conde couche isolante et une couche diélectrique. On définit ensuite un motif sur la couche diélectrique, en utilisant la seconde couche isolante à titre d'élément d'arrêt d'attaque, pour former un ensemble de fenêtres de
contact de bordure larges. On enlève la seconde couche isolante à tra-
vers les fenêtres de contact de bordure larges, de façon à mette à nu le siliciure de métal, pour procurer ainsi le siliciure auto-aligné conforme à l'invention. D'autres caractéristiques et avantages de l'invention seront
mieux compris à la lecture de la description qui va suivre d'un mode de
réalisation, donné à titre d'exemple non limitatif. La suite de la descrip-
tion se réfère aux dessins annexés, dans lesquels: Les figures 1A à 1E montrent la séquence de fabrication d'un siliciure auto-aligné conforme au procédé classique; et Les figures 2A à 2F montrent la séquence de fabrication d'un
siliciure auto-aligné conforme à la présente invention.
Les figures 2A à 2F montrent la séquence de fabrication d'un
siliciure auto-aligné conforme à un mode de réalisation préféré de l'in-
vention. Dans ce mode de réalisation, on utilise dans un but illustratif un substrat en silicium de type P. Cependant, I'invention s'applique tout aussi bien lorsqu'on utilise un substrat en silicium de type N.
En se référant à la figure 2A, on note que l'on fournit un subs-
trat 21, par exemple un substrat en silicium de type P, sur lequel se
trouve au moins une région de composant MOS 22. La région de compo-
sant MOS 22 comprend une région de grille 23, des régions faiblement dopées 23a et des régions de séparation 24. Les régions de séparation 24 peuvent être par exemple une région de séparation par tranchée de faible profondeur consistant en dioxyde de silicium, ou une couche
d'oxyde de champ. Dans ce mode de réalisation, on utilise à titre d'illus-
tration une région de séparation par tranchée de faible profondeur.
Ensuite, on forme une couche isolante 25 sur le substrat 21, en
utilisant par exemple le dépôt chimique en phase vapeur. La couche iso-
lante 25 peut être par exemple une couche d'oxyde de silicium ou une
couche de nitrure de silicium. On effectue ensuite une surgravure aniso-
trope pour enlever la majeure partie de la couche isolante 25, pour for-
mer ainsi des éléments d'espacement 26 sur des parois latérales de la région de grille 23. Les éléments d'espacement 26 ont une hauteur qui est légèrement inférieure à une hauteur de la région de grille 23. Pendant la procédure de surgravure, une couche supérieure des régions de sépa- ration 24 sera également enlevée. Ceci augmente une aire de contact de
la région de composant MOS 22 et conduit à la structure qui est repré-
sentée sur la figure 2B.
Ensuite, en se référant à la figure 2C, on note que l'on utilise à
titre de masques les éléments d'espacement 26 et la région de grille 23.
On implante des ions, par exemple des ions de type N, dans la région de composant MOS 22, sous un angle d'inclinaison, pour former des régions de source/drain 27. Ceci augmente la profondeur de jonction des régions
de source/drain 27. On peut par exemple obtenir l'inclinaison en posi-
tionnant le substrat 21 sous un certain angle par rapport à une direction
d'implantation des ions, comme indiqué par des flèches 28. L'implanta-
tion peut avoir lieu pendant que l'on fait tourner le substrat. Sous l'effet de l'inclinaison, la région de diffusion d'impureté 29 sera formée dans les régions de source/drain 27, en position adjacente à une partie inférieure des régions de séparation 24. Les ions qui sont implantés peuvent ainsi passer à travers une zone située à un bord extérieur de la région de composant MOS 22 au voisinage de la région de séparation 24, du fait de l'inclinaison, et de l'enlèvement antérieur de la couche supérieure des
régions de séparation 24.
En se référant ensuite à la figure 2D, on note que l'on forme une couche métallique 30, par exemple une couche de titane, sur la structure envisagée ci-dessus. Ensuite, on effectue un recuit thermique rapide, sous l'effet duquel la couche métallique 30 réagit avec le silicium sur une surface supérieure de la région de grille 23 et des régions de
source/drain 27, pour former ainsi une couche de siliciure de métal auto-
aligné, 31. L'opération de recuit permet d'obtenir une plus grande aire d'occupation de la couche de siliciure de métal 31. Ensuite, on utilise une attaque par voie humide pour enlever toute partie de la couche de métal n'ayant pas réagi, ce qui donne une structure qui est représentée sur
la figure 2E.
En se référant à la figure 2F, on note que l'on forme séquen-
tiellement au-dessus des surfaces de la structure une couche isolante 32
et une couche diélectrique 33. La couche isolante 32 peut être par exem-
ple une couche de nitrure de silicium, et la couche diélectrique 33 peut être par exemple une couche d'oxyde de silicium. Ensuite, on définit un motif dans la couche de diélectrique 33 en utilisant la couche isolante 32 à titre de couche d'arrêt d'attaque. On enlève ensuite les parties à nu de la couche isolante 32, pour former une fenêtre de contact de bordure
large 34, ce qui a pour effet de mettre à nu la couche de siliciure de mé-
tal 31. Des opérations de traitement suivantes sont classiques, et de ce
fait des descriptions détaillées sont omises ici.
Le procédé de formation d'une couche de siliciure auto-aligné
conforme à la présente invention comporte au moins les avantages sui-
vants: (1) La formation d'une région de diffusion d'impureté dans une partie inférieure des régions de source/drain et en position adjacente à la
région de séparation, par l'utilisation d'une opération d'implantation ioni-
que sous un angle d'inclinaison élevé augmente la profondeur de jonction des régions de source/drain. Le siliciure de métal se trouvant à un bord de la région de séparation ne peut donc pas venir trop près de la jonction source/drain, comme il est indiqué par la flèche 40 sur la figure 2F, ce
qui évite des couches de fuite indésirables.
(2) La couche de siliciure de métal peut être formée sur les
surfaces des régions de source/drain qui ont été mises à nu par une pro-
cédure de surgravure antérieure des régions de séparation. Par consé-
quent, on dispose d'une plus grande aire de surface pour la fenêtre de contact de bordure large, ce qui conduit à une diminution à la fois de la
résistance de contact et de la résistance carrée à cet endroit.
Il va de soi que de nombreuses modifications peuvent être ap-
portées au procédé décrit et représenté, sans sortir du cadre de l'inven-
tion.
Claims (10)
1. Procédé de fabrication d'un siliciure auto-aligné, caractérisé en ce qu'il comprend les étapes suivantes: on fournit un substrat (21) d'un premier type sur lequel se trouve au moins une région de composant MOS (22), la région de composant MOS (22) comprenant une région de
grille (23), des régions faiblement dopées (23a) et des régions de sépa-
ration (24); on dépose une première couche isolante (25) sur une surface du substrat (21); on effectue une surgravure anisotrope de la première couche isolante (25) pour enlever la première couche isolante (25) et
former des éléments d'espacement (26) sur des parois latérales respecti-
ves de la région de grille (23), et pour enlever simultanément une partie d'une couche supérieure des régions de séparation (24); on implante des ions d'un second type dans la région de composant MOS (22), sous un
angle d'inclinaison, en utilisant à titre de masques les éléments d'espa-
cernent (26) et la région de grille (23), pour former un ensemble de ré-
gions de source/drain (27) dans le substrat (21), de chaque côté de la
région de grille (23); on forme une couche métallique (30) sur une sur-
face du substrat (21), de la région de composant MOS (22) et des élé-
ments d'espacement (26); on effectue un traitement thermique rapide
pour faire réagir la couche métallique (30) avec du silicium sur une sur-
face supérieure de la région de grille (23) et des régions de source/drain (27), et pour former une couche de siliciure de métal (31); à la suite de ce traitement, on effectue une attaque sélective pour enlever toute partie
de la couche métallique (30) n'ayant pas réagi; on forme séquentielle-
ment une seconde couche isolante (32) et une couche diélectrique (33) sur une surface du substrat (21), de la région de composant MOS (22), des éléments d'espacement (26) et de la couche de siliciure de métal
(31); on forme un motif sur la couche diélectrique (33), en utilisant la se-
conde couche isolante (32) à titre d'élément d'arrêt d'attaque, pour for-
mer un ensemble de fenêtres de contact de bordure larges (34); et on enlève la seconde couche isolante (32) à travers les fenêtres de contact de bordure larges (34), de façon à mette à nu la couche de siliciure de
métal (31).
2. Procédé selon la revendication 1, caractérisé en ce que l'étape de fourniture d'un substrat comprend la fourniture d'un substrat de type P (21), et l'implantation comprend l'implantation d'ions de type N.
3. Procédé selon la revendication 1, caractérisé en ce que l'étape de fourniture d'un substrat comprend la fourniture d'un substrat de type N (21), et l'implantation comprend l'implantation d'ions de type P.
4. Procédé selon la revendication 1, caractérisé en ce que l'étape de fourniture d'un substrat comprend la formation des régions de
séparation (24) par une région de séparation par tranchée de faible pro-
fondeur.
5. Procédé selon la revendication 1, caractérisé en ce que l'6tape de fourniture d'un substrat comprend la formation des régions de
séparation (24) par une couche d'oxyde de champ.
6. Procédé selon la revendication 1, caractérisé en ce que le dépôt d'une première couche isolante (25) comprend la formation de la
première couche isolante en oxyde de silicium.
7. Procédé selon la revendication 1, caractérisé en ce que le dépôt d'une première couche isolante (25) comprend la formation de la
première couche isolante en nitrure de silicium.
8. Procédé selon la revendication 1, caractérisé en ce que la
formation d'une couche métallique (30) comprend la formation d'une cou-
che métallique en titane.
9. Procédé selon la revendication 1, caractérisé en ce que l'étape de formation séquentielle comprend la formation de la seconde
couche isolante (32) en nitrure de silicium.
10. Procédé selon la revendication 1, caractérisé en ce que
l'étape de formation séquentielle comprend la formation de la couche di-
électrique (33) en oxyde de silicium.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
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| TW086107014A TW345694B (en) | 1997-05-24 | 1997-05-24 | Method of making a self-aligned silicide component |
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| NL1006872A NL1006872C2 (nl) | 1997-05-24 | 1997-08-28 | Methode voor het maken van een zelfrichtende silicidelaag. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2763743A1 true FR2763743A1 (fr) | 1998-11-27 |
| FR2763743B1 FR2763743B1 (fr) | 1999-07-23 |
Family
ID=27268962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9711068A Expired - Fee Related FR2763743B1 (fr) | 1997-05-24 | 1997-09-05 | Procede de fabrication d'un siliciure auto-aligne |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5913124A (fr) |
| JP (1) | JP3041369B2 (fr) |
| DE (1) | DE19734837B4 (fr) |
| FR (1) | FR2763743B1 (fr) |
| GB (1) | GB2328078B (fr) |
| NL (1) | NL1006872C2 (fr) |
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- 1997-08-12 DE DE19734837A patent/DE19734837B4/de not_active Expired - Fee Related
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