JP2000222206A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 所定の命令列に含まれる命令を繰り返しなが
ら、指定された命令単位の回数で正確に実行することが
可能なデータ処理装置を得る。 【解決手段】 実行制御信号生成部９１０は、リピート
終了フラグ９０３がアサートされていない（実行命令回
数の命令実行未達成状態）時は、データラッチ群９０８
を介して与えられた命令コード９０７に基づいて順次実
行制御信号を生成して命令コード９０７に規定された命
令を実行させ、リピート終了フラグ９０３がアサート
（実行命令回数の命令実行達成状態）されている時は、
命令コード９０７の内容に関わらず全ての実行制御信号
をネゲートすることにより、リピート終了フラグ９０３
がアサートされている期間に実行された命令は、全て無
効にされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、高性能なデータ
処理装置に関するものであり、特に、そのリピート処理
機能に関する。

【０００２】

【従来の技術】デジタル信号処理等では、同じ命令を繰
り返し実行することが多い。幾つかのＤＳＰではこの様
な処理を効率よく実行するため、専用の命令と専用のハ
ードウェアを設けている。

【０００３】これはブロックリピート等と呼ばれる処理
であり、ある制御レジスタで指定された命令列を、別の
制御レジスタで指定された回数だけ繰り返し実行するも
のである。ブロックリピートは、例えば、「ＴＭＳ３２
０Ｃ５ｘ Ｕｓｅｒ’ｓ Ｇｕｉｄｅ，１９９３、３・
６・５節」に開示されている。この機能により、繰り返
し回数の計数、計数結果の判定、及び繰り返し実行する
命令の末尾から先頭への分岐の為の命令等が不要とな
る。また、同様の例は特開平９−２１２３６１号公報
（以下、「公報１」と略する）にも開示されている。

【０００４】

【発明が解決しようとする課題】上記公報１では、ＦＩ
Ｒフィルタを例にとってブロックリピート命令の使用形
態を示している（公報１中の図１４）。この例は、積和
演算の総数が予め２５６回と判っていた場合であるが、
積和演算の総数が予め判っていなかった場合はより複雑
な処理が必要となる。詳細は省くが、積和演算総数をリ
ピートブロック内の命令数６で割った商をリピート回数
に指定し、その剰余をリピートブロックの後に付け足
す、複雑なプログラム作成が必要になる。

【０００５】この発明は上記問題点を解決するためにな
されたもので、所定の命令列に含まれる命令を繰り返し
ながら、指定された命令単位の回数で正確に実行するこ
とが可能なデータ処理装置を得ることを目的とする。

【０００６】

【課題を解決するための手段】この発明に係る請求項１
記載のデータ処理装置は、プログラムにしたがって動作
し、前記プログラムに記載中の、第１〜第Ｎ（Ｎ≧２）
命令及び実行命令回数Ｍ（Ｍ≧１）が指定可能なステッ
プリピート命令に応答して、前記第１〜第Ｎの命令をＫ
（Ｋ＝Ｍ／Ｎの商）回繰り返した後、第１〜第Ｌ（Ｌ＝
Ｍ／Ｎの余り）の命令を実行するステップリピート機能
を有し、前記ステップリピート機能は、前記ステップリ
ピート命令実行時に、前記第１〜第Ｎの命令の各命令の
実行毎に命令実行カウント数をカウントし、該命令実行
カウント数が前記実行命令回数に達した達成状態か／達
成していない未達成状態かを示す実行命令回数判定結果
を出力する実行命令回数判定手段と、前記ステップリピ
ート命令実行時に、第１，第２，…第Ｎ，第１，第２の
順に、前記第１〜第Ｎの命令を繰り返し取り込む命令取
り込み手段と、前記命令取り込み手段に取り込まれた命
令を順次受け、前記ステップリピート命令実行時に、前
記実行命令回数判定結果が前記未達成状態を指示すると
き前記命令取り込み手段より受ける命令を順次実行さ
せ、前記実行命令回数判定結果が前記達成状態を指示す
るとき前記命令取り込み手段より受ける命令を無効にす
る命令実行制御手段とを備えている。

【０００７】請求項２記載のデータ処理装置において、
前記ステップリピート機能は、前記ステップリピート命
令の実行中である実行状態か／実行中でない非実行状態
かを示すステップリピート命令実行情報を格納する情報
格納手段をさらに備え、前記ステップリピート命令実行
情報は前記ステップリピート命令実行開始時に前記実行
状態に設定され、前記命令取り込み手段は、Ｌ（Ｌ＝Ｍ
／Ｎの余り）が“０”でないとき、前記第１〜第Ｎの命
令を（Ｋ＋１）回繰り返し取り込み、（Ｋ＋１）回目に
取り込んだ第Ｎの命令の前記命令実行制御手段への付与
時に前記ステップリピート命令実行情報を前記非実行状
態に設定し、前記実行命令回数判定手段は、（Ｋ＋１）
回目の前記第Ｌの命令の実行中に前記実行命令回数判定
結果の指示内容を前記達成状態にし、前記命令実行制御
手段は、前記達成状態を指示する実行命令判定結果に応
答して、（Ｋ＋１）回目の第（Ｌ＋１）〜第Ｎの命令を
順次無効にしている。

【０００８】請求項３記載のデータ処理装置において、
前記ステップリピート機能は、前記ステップリピート命
令の実行中である実行状態か／実行中でない非実行状態
かを示すステップリピート命令実行情報を格納する情報
格納手段をさらに備え、前記ステップリピート命令実行
情報は前記ステップリピート命令実行開始時に前記実行
状態に設定され、前記実行回数判定結果を受け、前記実
行回数判定結果の指示内容の前記未達成状態から前記達
成状態への変化時をトリガとして、前記ステップリピー
ト命令処理後に実行すべき命令の取り込みを指示する制
御信号を発生するとともに、前記ステップリピート命令
実行情報を前記非実行状態に設定するタイミング制御手
段をさらに備えている。

【０００９】請求項４記載のデータ処理装置は、複数の
命令からなる命令列及び繰り返し実行回数が指定可能な
ブロックリピート命令に応答して、前記命令列を前記繰
り返し実行回数繰り返して実行可能なブロックリピート
機能を前記ステップリピート機能と独立してさらに有し
ている。

【００１０】請求項５記載のデータ処理装置は、所定の
命令と該所定の命令の実行条件を規定した実行条件指定
命令とに応答して、条件判定を行って前記所定の命令の
実行／抑止を行う条件実行機能をさらに有し、前記条件
実行機能は、条件用情報を格納する条件用情報格納手段
と、前記実行条件指定命令に応答して、前記条件用情報
が前記実行条件を満足するか否かに基づき、前記所定の
命令を実行するか抑止するかを制御する実行抑止信号を
出力する実行条件判定手段とを備えるとともに、前記命
令取り込み手段及び前記命令実行制御手段を前記ステッ
プリピート機能と共有し、前記命令取り込み手段は、前
記実行条件指定命令の前記実行条件判定手段の判定処理
に並行して前記所定の命令を取り込み、前記命令実行制
御手段は、前記実行抑止信号が抑止を指示するときに、
前記命令取り込み手段より付与される前記所定の命令を
無効にしている。

【００１１】請求項６記載のデータ処理装置において、
前記プログラム中に前記ステップリピート命令に連続し
て前記第１〜第Ｎの命令が順に記載され、前記ステップ
リピート命令は、前記第Ｎの命令のアドレス情報をさら
に有している。

【００１２】

【発明の実施の形態】＜基本構成＞図１に本データ処理
装置１００の機能ブロック構成を示す。データ処理装置
１００は、ＭＰＵコア部１０１と、ＭＰＵコア部１０１
からの要求により命令データのアクセスを行う命令フェ
ッチ部１０２、内蔵命令メモリ１０３、ＭＰＵコア部１
０１からの要求によりオペランドデータのアクセスを行
うオペランドアクセス部１０４、内蔵データメモリ１０
５、命令フェッチ部１０２とオペランドアクセス部１０
４からの要求を調停し、データ処理装置１００の外部メ
モリのアクセス等を行う外部バスインターフェイス部１
０６からなる。

【００１３】ＭＰＵコア部１０１は、命令キュー１１
１、制御部１１２、レジスタファイル１１５、第１演算
部１１６、第２演算部１１７、ＰＣ部１１８からなる。

【００１４】命令キュー１１１は、２エントリの３２ビ
ット命令バッファと有効ビット、及び入出力ポインタ等
からなり、ＦＩＦＯ（先入れ先出し）方式で制御され
る。命令キュー１１１は、命令フェッチ部１０２でフェ
ッチされた命令データを一時保持し、制御部１１２に送
る。

【００１５】制御部１１２は、前述の命令キュー１１１
の制御、パイプライン制御、命令の実行、命令フェッチ
部１０２やオペランドアクセス部１０４とのインターフ
ェイスなど、ＭＰＵコア部１０１のすべての制御を行
う。また、制御部１１２には、命令キュー１１１から送
られる命令コードをデコードするための命令デコード部
１１９があり、２つのデコーダを含む。第１デコーダ１
１３は、第１演算部１１６で実行する命令をデコード
し、第２デコーダ１１４は、第２演算部１１７で実行す
る命令をデコードする。

【００１６】２つのショート命令をシーケンシャルに実
行する場合、先行して実行される命令のデコード中に後
で実行する側の命令が図示していないプリデコーダでデ
コードされ、どちらのデコーダでデコードすべきかを判
定する。後で実行される命令がどちらのデコーダでも処
理できる命令の場合は第１デコーダ１１３でデコードす
る。先行する命令のデコード後、後で実行する命令の命
令コードが選択されたデコーダに取り込まれ、解析され
る。

【００１７】レジスタファイル１１５は、複数のレジス
タの値を保持し、第１演算部１１６、第２演算部１１
７、ＰＣ部１１８、オペランドアクセス部１０４に複数
のバスで結合されている。

【００１８】図２に、第１演算部１１６の詳細ブロック
構成を示す。第１演算部１１６は、レジスタファイル１
１５と、各々Ｓ１バス３０１、Ｓ２バス３０２、Ｓ３バ
ス３０３によって結合されており、これら３つのバス３
０１〜３０３を介してレジスタファイル１１５からデー
タを読み出し、演算器等にリードオペランドとなるデー
タやストアデータを転送する。Ｓ１バス３０１は偶数番
号のレジスタにのみに、Ｓ２バス３０２は奇数番号のレ
ジスタにのみに結合されており、Ｓ１バス３０１とＳ２
バス３０２でレジスタペアの２ワードを並列に転送する
こともできる。Ｓ３バス３０３は全レジスタに結合され
ている。

【００１９】また、第１演算部１１６は、レジスタファ
イル１１５と、各々Ｄ１バス３１１、Ｗバス３１４で結
合されており、Ｄ１バス３１１を介して演算結果や転送
データをレジスタファイル１１５に転送し、Ｗバス３１
４でロードしたバイトデータをレジスタファイル１１５
に転送する。Ｄ１バス３１１、Ｗバス３１４とも、全レ
ジスタに結合されている。さらに、レジスタファイル１
１５はオペランドアクセス部１０４と３２ビットのＯＤ
バス３２２で結合されており、１ワードのデータもしく
はレジスタペアの２ワードを並列に転送することが可能
である。ＯＤバス３２２の上位／下位１６ビットは、任
意のレジスタファイルに書き込みができるようにレジス
タファイル１１５の全レジスタに結合されている。

【００２０】ＡＡラッチ１５１、ＡＢラッチ１５２は、
ＡＬＵ１５３の入力ラッチである。ＡＡラッチ１５１
は、Ｓ１バス３０１、Ｓ２バス３０２もしくはＳ３バス
３０３を介して読み出されたレジスタ値を取り込む。同
ラッチ１５１は、ゼロクリアする機能も備えている。Ａ
Ｂラッチ１５２は、Ｓ３バス３０３を介して読み出され
たレジスタ値もしくは第１デコーダ１１３でデコードの
結果生成された１６ビットの即値を取り込み、また、ゼ
ロクリアする機能も備えている。

【００２１】ＡＬＵ１５３では、主として転送、比較、
算術論理演算、オペランドアドレスの計算／転送、オペ
ランドアドレス値のインクリメント／デクリメント、ジ
ャンプ先アドレスの計算／転送等が行われる。演算結果
やアドレスモディファイの結果はセレクタ１５５、Ｄ１
バス３１１を介して、レジスタファイル１１５中の命令
で指定されたレジスタに書き戻される。また、指定され
た条件が成立した場合には“１”を不成立の場合には
“０”をレジスタに書き込む条件セット命令を実行する
ために、セレクタ１５５は演算結果の最下位ビットに制
御部１１２から出力されたデータを埋め込む機能を備え
る。この場合、演算結果は“０”が出力されるように制
御される。ＡＯラッチ１５４は、オペランドのアドレス
を保持するラッチであり、ＡＬＵ１５３でのアドレス計
算結果もしくはＡＡラッチ１５１に保持されたベースア
ドレスの値を選択的に保持し、ＯＡバス３２１を介して
オペランドアクセス部１０４に出力する。また、ジャン
プ先アドレスやリピートエンドアドレスを計算した場合
には、ＡＬＵ１５３の出力が、ＪＡバス３２３を介して
ＰＣ部１１８に転送される。

【００２２】ＭＯＤ＿Ｓ１５６とＭＯＤ＿Ｅ１５７と
は、それぞれ図１のレジスタＣＲ１０及びＣＲ１１に相
当する制御レジスタである。比較器１５８は、ＭＯＤ＿
Ｅ１５７の値とＳ３バス３０３上のベースアドレスの値
とを比較して比較結果を制御部１１２に送る。モジュロ
アドレッシングがイネーブル状態で、ポストインクリメ
ント／デクリメント付きのレジスタ間接モードで、比較
器１５８の比較結果が一致した場合には、ラッチ１５９
に保持されているＭＯＤ＿Ｓ１５６の値がセレクタ１５
５、Ｄ１バス３１１を介して、レジスタファイル１１５
中のベースアドレスレジスタとして指定されたレジスタ
に書き戻される。

【００２３】ストアデータ（ＳＤ）レジスタ１６０は、
１６ビットのレジスタ２本からなり、Ｓ１バス３０１も
しくはＳ２バス３０２の一方、もしくは、Ｓ１バス３０
１とＳ２バス３０２の両方に出力されたストアデータを
一時保持する。ＳＤレジスタ１６０に保持されたデータ
は、ラッチ１６１を介して整置回路１６２に転送され
る。整置回路１６２では、オペランドのアドレスに従っ
て、ストアデータが３２ビット境界に整置され、ラッチ
１６３、ＯＤバス３２２を介してオペランドアクセス部
１０４に出力される。

【００２４】また、オペランドアクセス部１０４でロー
ドされたバイトデータは、ＯＤバス３２２を介して、１
６ビットのロードデータ（ＬＤ）レジスタ１６４に取り
込まれる。ＬＤレジスタ１６４の値は、ラッチ１６５を
介して、整置回路１６６に転送される。整置回路１６６
では、バイト整置及びバイトデータのゼロ／符号拡張を
行う。整置、拡張後のデータが、Ｗバス３１４を介して
レジスタファイル１１５中の指定されたレジスタに書き
込まれる。１ワード（１６ビット）ロード、２ワード
（３２ビット）ロードの場合にはＬＤレジスタを介さ
ず、ＯＤバス３２２からレジスタファイル１１５にロー
ドした値が直接書き込まれる。

【００２５】制御部１１２中のＰＳＷ部１７１は図２の
ＰＳＷラッチ１７２や、ＰＳＷ更新回路等からなり、演
算結果や命令の実行によりＰＳＷラッチ１７２の値を更
新する。ＰＳＷラッチ１７２に値を転送する場合、Ｓ３
バス３０３に出力されたデータがＴＰＳＷラッチ１６７
を介して、必要なビット（アサインされているビット）
のみ転送される。ＰＳＷラッチ１７２の値を読み出す場
合には、ＰＳＷ部１７１からＤ１バス３１１に出力さ
れ、レジスタファイル１１５に書き込まれる。例外処理
時には、Ｄ１バス３１１に出力されたＰＳＷの値がＢＰ
ＳＷラッチ１６８に書き込まれる。ＢＰＳＷラッチ１６
８の値をレジスタファイル１１５に転送する場合には、
ＢＰＳＷラッチ１６８の値はＳ３バス３０３に読み出さ
れ、レジスタファイルなど必要な場所に転送される。ア
サインされていないビットは強制的に“０”がＳ３バス
３０３に出力される。例外からの復帰時には、ＢＰＳＷ
ラッチ１６８の値は、直接ＴＰＳＷラッチ１６７を介し
て、必要なビット（アサインされているビット）のみＰ
ＳＷラッチ１７２に転送される。

【００２６】図３は、ＰＣ部１１８の詳細ブロック図で
ある。命令アドレス（ＩＡ）レジスタ１８１は、次にフ
ェッチする命令のアドレスを保持し、次にフェッチする
命令のアドレスを命令フェッチ部１０２に出力する。引
き続き後続の命令をフェッチする場合には、ＩＡレジス
タ１８１からラッチ１８２を介して転送されたアドレス
値がインクリメンタ１８３で１インクリメントされて、
ＩＡレジスタ１８１に書き戻される。ジャンプやリピー
ト等によりシーケンスが切り替わる場合には、ＩＡレジ
スタ１８１はＪＡバス３２３を介して転送されるジャン
プ先アドレス、リピートブロック開始アドレスを取り込
む。

【００２７】ＳＲＰＴ＿Ｓレジスタ１８４、ＳＲＰＴ＿
Ｅレジスタ１８６、ＳＲＰＴ＿Ｃレジスタ１８８はステ
ップリピート制御用の制御レジスタである。ＳＲＰＴ＿
Ｓレジスタ１８４はステップリピート処理対象命令列の
先頭アドレスを格納するレジスタ、ＳＲＰＴ＿Ｅレジス
タ１８６はステップリピート処理対象命令列の最終アド
レスを格納するレジスタ、ＳＲＰＴ＿Ｃレジスタ１８８
はステップリピート対象命令列に含まれる命令単位の実
行命令回数を格納するレジスタである。

【００２８】最終アドレスは、ステップリピート命令処
理時に第１演算部１１６で計算され、ＪＡバス３２３を
介してＳＲＰＴ＿Ｅレジスタ１８６に取り込まれる。比
較器１８７は、ステップリピートを行うブロックの最終
命令のアドレスを保持するＳＲＰＴ＿Ｅレジスタ１８６
の値と、フェッチアドレスを保持しているＩＡレジスタ
１８１の値とを比較し、その比較結果を制御部１１２に
出力する。

【００２９】もし、ステップリピート処理中であり、ス
テップリピートする回数を保持するＳＲＰＴ＿Ｃレジス
タ１８８の値が“１”より大きい場合、ＳＲＰＴ＿Ｓレ
ジスタ１８４に保持されているステップリピートを行う
ブロックの開始アドレスが、ラッチ１８５、ＪＡバス３
２３を介して、ＩＡレジスタ１８１に転送される。

【００３０】ステップリピート処理中は、ステップリピ
ート群の命令列の一つの命令が実行されるたびに、ＳＲ
ＰＴ＿Ｃレジスタ１８８の値は、ラッチ１８９を介して
デクリメンタ１９０で“１”だけデクリメントされる。
デクリメントした値が、“０”であった場合にはそれ以
上のデクリメントは行わない。

【００３１】ＳＲＰＴ＿Ｓレジスタ１８４、ＳＲＰＴ＿
Ｅレジスタ１８６、ＲＰＴ＿Ｃラッチ１８８は、Ｄ１バ
ス３１１からの入力ポートとＳ３バス３０３への出力ポ
ートを持ち、必要に応じてステップリピート時の初期設
定や待避復帰が行なわれる。

【００３２】実行ステージＰＣ（ＥＰＣ）１９４は実行
中の命令のＰＣ値を保持し、次命令ＰＣ（ＮＰＣ）１９
１は次に実行する命令のＰＣ値を保持する。ＮＰＣ１９
１は、実行段階でジャンプが起こった場合、ＪＡバス３
２３上のジャンプ先アドレス値を取り込み、リピートで
分岐が起こった場合には、ラッチ１８５からリピートを
行うブロックの先頭アドレスを取り込む。それ以外の場
合には、ラッチ１９２を介して転送されたＮＰＣ１９１
の値が、インクリメンタ１９３でインクリメントされ、
ＮＰＣ１９１に書き戻される。サブルーチンジャンプ命
令の場合には、ラッチ１９２の値が戻り先アドレスとし
てＤ１バス３１１に出力され、レジスタファイル１１５
中のリンクレジスタとして定義されているレジスタ（仮
に、レジスタＲ１３とする）に書き戻される。また、次
の命令が実行状態に入る場合には、ラッチ１９２の値が
ＥＰＣ１９４に転送される。実行中の命令のＰＣ値を参
照する場合には、ＥＰＣ１９４の値がＳ３バス３０３に
出力され、第１演算部１１６に転送される。例外や割り
込み等が検出された場合には、ＥＰＣ１９４の値がラッ
チ１９５を介してＢＰＣ１９６に転送される。ＢＰＣ１
９６は、Ｄ１バス３１１からの入力ポートとＳ３バス３
０３への出力ポートを持ち、必要に応じて待避復帰が行
なわれる。

【００３３】図４に、第２演算部１１７の詳細ブロック
図を示す。第２演算部１１７は、レジスタファイル１１
５と、各々Ｓ４バス３０４、Ｓ５バス３０５で結合され
ており、この２つのバス３０４，３０５を介してデータ
をレジスタファイル１１５から読み出す。Ｓ４バス３０
４とＳ５バス３０５でレジスタペアの２ワードを並列に
転送することも可能である。また、第２演算部１１７
は、レジスタファイル１１５と、Ｄ２バス３１２、Ｄ３
バス３１３で結合されており、この２つのバス３１２，
３１３を介してデータをレジスタファイル１１５内の各
レジスタに書き込むことができる。Ｄ２バス３１２は偶
数番号のレジスタのみに、Ｄ３バス３１３は奇数番号の
レジスタのみに各々結合されている。Ｄ２バス３１２と
Ｄ３バス３１３でレジスタペアの２ワードを並列に転送
することもできる。

【００３４】４０ビットのＡＬＵ２０１は、ビット番号
０からビット番号７までの８ビットがアキュムレータの
ガードビット用加算器、ビット番号８からビット番号２
３までの１６ビットが算術論理演算器、ビット番号２４
からビット番号３９までの１６ビットがアキュムレータ
の下位１６ビットを加算するための加算器になってお
り、４０ビットまでの加減算と、１６ビットの論理演算
を行う。

【００３５】Ａラッチ２０２、Ｂラッチ２０３は、ＡＬ
Ｕ２０１の４０ビット入力ラッチである。Ａラッチ２０
２は、Ｓ４バス３０４からレジスタ値をビット番号８か
らビット番号２３の位置に取り込むか、シフタ２０４を
介して、アキュムレータ２０８の値をそのままもしくは
１６ビット算術右シフトした値を取り込む。シフタ２０
５は、アキュムレータ２０８の値を配線２０６（ガード
ビット８ビット）、Ｓ４バス３０４（上位１６ビッ
ト）、Ｓ５バス３０５（下位１６ビット）を介して取り
込むか、レジスタの値をＳ５バス３０５のみ、もしく
は、Ｓ４バス３０４とＳ５バス３０５の両方を介して１
６ビットもしくは３２ビットのデータを右詰めで取り込
み、４０ビットに符号拡張する。シフタ２０５は、入力
したデータを左３ビットから右２ビットの任意のシフト
量で算術シフトし出力する。Ｂラッチ２０３は、Ｓ５バ
ス３０５上のデータをビット番号８からビット番号２３
の位置に取り込むか、乗算器２１１の出力、もしくは、
シフタ２０５の出力を取り込む。Ａラッチ２０２、Ｂラ
ッチ２０３は、各々ゼロクリアしたり定数の値に設定し
たりする機能も持つ。

【００３６】ＡＬＵ２０１の出力は、サチュレーション
回路２０９に出力される。サチュレーション回路２０９
は、上位１６ビット、もしくは、上位下位あわせた３２
ビットにする際に、ガードビットを見て、各々１６ビッ
トもしくは３２ビットで表現できる最大値もしくは最小
値にクリッピングする機能を備える。もちろんそのまま
出力する機能もある。サチュレーション回路２０９の出
力は配線２０７に結合されている。

【００３７】デスティネーションオペランドがアキュム
レータ２０８の場合には、配線２０７の値がアキュムレ
ータ２０８に書き込まれる。デスティネーションオペラ
ンドがレジスタの場合は、配線２０７の値が、Ｄ２バス
３１２やＤ３バス３１３を介して、レジスタファイル１
１５に書き込まれる。１ワード転送の場合にはデスティ
ネーションレジスタの番号が偶数の場合Ｄ２バス３１２
に、奇数の場合にはＤ３バス３１３に出力される。２ワ
ード転送の場合には、上位側の１６ビットデータがＤ２
バス３１２に、下位側のビットデータがＤ３バス３１３
に出力される。また、転送命令、絶対値の計算、最大値
設定命令や、最小値設定命令を実行するために、Ａラッ
チ２０２とＢラッチ２０３の出力が、配線２０７に結合
されており、Ａラッチ２０２とＢラッチ２０３の値をア
キュムレータ２０８やレジスタファイル１１５に転送す
ることが可能である。

【００３８】プライオリティエンコーダ２１０は、ラッ
チＢ２０３の値を取り込み、固定小数点フォーマットの
数を正規化するのに必要なシフト量を計算し、レジスタ
ファイル１１５に書き戻すために結果をＤ２バス３１２
もしくはＤ３バス３１３に出力する。

【００３９】Ｘラッチ２１２、Ｙラッチ２１３は乗算器
２１１の入力レジスタであり、各々、Ｓ４バス３０４、
Ｓ５バス３０５の１６ビットの値を取り込み、１７ビッ
トにゼロ拡張もしくは符号拡張する機能を備える。乗算
器２１１は、１７ビットｘ１７ビットの乗算器であり、
Ｘラッチ２１２に格納された値とＹラッチ２１３に格納
された値との乗算を行う。積和命令や積差命令の場合に
は、乗算結果はＰラッチ２１４に取り込まれ、Ｂラッチ
２０３に送られる。乗算命令でデスティネーションオペ
ランドがアキュムレータ２０８の場合には、乗算結果を
アキュムレータ２０８に書き込む。

【００４０】バレルシフタ２１５は、４０ビットもしく
は１６ビットのデータに対して、左右１６ビットまでの
算術／論理シフトが可能である。シフトデータは、アキ
ュムレータ２０８の値もしくはＳ４バス３０４を介して
レジスタの値がシフトデータ（ＳＤ）ラッチ２１７に取
り込まれる。シフト量については、即値もしくはレジス
タ値がＳ５バス３０５を介してシフト量（ＳＣ）ラッチ
２１６に取り込まれる。バレルシフタ２１５はＳＤラッ
チ２１７のデータをＳＣラッチ２１６で指定されるシフ
ト量だけ、オペレーションコードで指定されたシフトを
行う。シフト結果は、サチュレーション回路２０９に出
力され、ＡＬＵでの演算結果と同様、必要に応じてサチ
ュレーションが行われ、配線２０７に出力される。配線
２０７に出力された値は、アキュムレータ２０８もしく
はＤ２バス３１２、Ｄ３バス３１３を介してレジスタフ
ァイル１１５に書き戻される。

【００４１】即値ラッチ２１８は、第２デコーダ１１４
で生成された６ビットの即値を１６ビットに拡張して保
持し、Ｓ５バス３０５を介して演算器に転送する。ビッ
ト操作命令のビットマスクもここで生成される。

【００４２】次に本データ処理装置のパイプライン処理
について説明する。図５はパイプライン処理を示す図で
ある。本データ処理装置は、命令データのフェッチを行
う命令フェッチ（ＩＦ）ステージ４０１、命令の解析を
行う命令デコード（Ｄ）ステージ４０２、演算実行を行
う命令実行（Ｅ）ステージ４０３、データメモリのアク
セスを行うメモリアクセス（Ｍ）ステージ４０４、メモ
リからロードしたバイトオペランドをレジスタへ書き込
むライトバック（Ｗ）ステージ４０５の５段のパイプラ
イン処理を行う。Ｅステージ４０３での演算結果のレジ
スタへの書き込みはＥステージ４０３で完了し、ワード
（２バイト）、２ワード（４バイト）ロード時のレジス
タへの書き込みはＭステージ４０４で完了する。積和／
積差演算に関しては、更に乗算と加算の２段のパイプラ
インで命令の実行を行う。後段の処理を命令実行２（Ｅ
２）ステージ４０６と呼ぶ。連続する積和／積差演算を
１回／１クロックサイクルのスループットで実行でき
る。

【００４３】ＩＦステージ４０１では、主として命令の
フェッチ、命令キュー１１１の管理、リピート制御が行
われる。命令フェッチ部１０２、内蔵命令メモリ１０
３、外部バスインターフェイス部１０６、命令キュー１
１１、ＰＣ部１１８のＩＡレジスタ１８１、ラッチ１８
２、インクリメンタ１８３、比較器１８７等や制御部１
１２のＩＦステージステージ制御、命令フェッチ制御、
ＰＣ部１１８制御等を行う部分が、このＩＦステージ４
０１の制御で動作する。ＩＦステージ４０１は、Ｅステ
ージ４０３のジャンプで初期化される。

【００４４】フェッチアドレスは、ＩＡレジスタ１８１
で保持される。Ｅステージ４０３でジャンプが起こると
ＪＡバス３２３を介してジャンプ先アドレスを取り込
み、初期化を行う。シーケンシャルに命令データをフェ
ッチする場合には、インクリメンタ１８３でアドレスを
インクリメントする。ステップリピート処理中に、比較
器１８７でＩＡレジスタ１８１の値とＳＲＰＴ＿Ｅレジ
スタ１８６の値が一致していることが検出され、かつ、
ＳＲＰＴ＿Ｃレジスタ１８８の値が“１”より大きけれ
ば、シーケンスの切り替え制御が行われる。この場合、
ＳＲＰＴ＿Ｓレジスタ１８４に保持されている値がラッ
チ１８５、ＪＡバス３２３を介してＩＡレジスタ１８１
に転送される。

【００４５】ＩＡレジスタ１８１の値は命令フェッチ部
１０２に送られ、命令フェッチ部１０２が命令データの
フェッチを行う。対応する命令データが内蔵命令メモリ
１０３にある場合には、内蔵命令メモリ１０３から命令
コードを読み出す。この場合、１クロックサイクルで３
２ビットの命令のフェッチを完了する。対応する命令デ
ータが内蔵命令メモリ１０３にない場合には、外部バス
インターフェイス部１０６に命令フェッチ要求を出す。
外部バスインターフェイス部１０６は、オペランドアク
セス部１０４からの要求とを調停し、命令の取り込みが
可能になったら、外部のメモリから命令データを取り込
み、命令フェッチ部１０２に送る。外部バスインターフ
ェイス部１０６は、最小２クロックサイクルで外部メモ
リのアクセスを行うことが可能である。命令フェッチ部
１０２は取り込まれた命令を、命令キュー１１１に転送
する。命令キュー１１１は２エントリのキューになって
おり、ＦＩＦＯ制御で取り込まれた命令コードを、命令
デコード部１１９に出力する。

【００４６】Ｄステージ４０２では、命令デコード部１
１９でオペレーションコードの解析を行い、第１演算部
１１６、第２演算部１１７、ＰＣ部１１８等で命令の実
行を行うための制御信号群を生成する。Ｄステージ４０
２は、Ｅステージ４０３のジャンプで初期化される。命
令キュー１１１から送られてくる命令コードが無効な場
合には、アイドルサイクルとなり、有効な命令コードが
取り込まれるまで待つ。Ｅステージ４０３が次の処理を
開始できない場合には、演算器等に送る制御信号を無効
化し、Ｅステージ４０３での先行命令の処理の終了を待
つ。例えば、Ｅステージ４０３で実行中の命令がメモリ
アクセスを行う命令であり、Ｍステージ４０４でのメモ
リアクセスが終了していない場合にこのような状態にな
る。

【００４７】Ｄステージ４０２では、シーケンシャル実
行を行う２命令の分割や、２サイクル実行命令のシーケ
ンス制御も行う。さらに、スコアボードレジスタ（図示
せず）を用いたロードオペランドの干渉チェックや第２
演算部１１７での演算器の干渉チェック等も行い、干渉
が検出された場合には、干渉が解消されるまで制御信号
の出力を抑止する。

【００４８】＜ステップリピート処理＞ステップリピー
ト処理中であるか否かは、図６に示すプロセッサステー
タスワード（以下ＰＳＷ）中のＳＲＰビット４３によっ
て示される。ＳＲＰビット４３に“１”がセットされて
いるとき、ステップリピートの処理中である。ＳＲＰビ
ット４３はステップリピート命令の実行によりセットさ
れ、ステップリピート処理の終了によってクリアされ
る。またＰＳＷに対する通常のデータ転送処理によって
も任意の値を設定することができ、割り込みや例外の発
生時にはパックアップレジスタに待避される。ステップ
リピート処理の終了検出については後で説明する。

【００４９】なお、ＳＭビット４１はスタックモードを
示すビットであり、ＳＭビット４１が“０”の場合は割
り込みモードであることを示し、“１”の場合はユーザ
ーモードであることを示す。ＰＳＷのビット番号５は割
り込みイネーブルを指定するＩＥビット４２であり、
“０”の場合は割り込みをマスク（アサートされても無
視）し、“１”の場合は割り込みを受け付ける。ＰＳＷ
のビット番号７はモジュロイネーブルを指定するＭＤビ
ット４４であり、“０”の場合はモジュロアドレッシン
グをディスエーブル状態にし、“１”の場合はモジュロ
アドレッシングをイネーブル状態にする。ＰＳＷのビッ
ト番号１２は実行制御フラグ（Ｆ０フラグ）４７であ
り、比較命令の比較結果などがこのフラグにセットされ
る。ＰＳＷのビット番号１５はキャリー・フラグ（Ｃフ
ラグ）４９であり、加減算命令実行時のキャリーがこの
フラグにセットされる。

【００５０】ステップリピート命令は、ＳＲＰＴ＿Ｓレ
ジスタ１８４、ＳＲＰＴ＿Ｅレジスタ１８６、及ぴＳＲ
ＰＴ＿Ｃレジスタ１８８に所定の値を設定すると同時
に、ＳＲＰビット４３に“１”をセットする命令であ
る。図７はステップリピート命令ＳＲＥＰのニーモニッ
クを示したものであり、この命令は２クロックサイクル
をかけて実行される。

【００５１】第１の実行サイクルにおいて、第一演算部
１１６はＳＲＥＰ命令の命令アドレス値と図７の第３項
Ｌａｂｅｌで指定された値を足し合わせ、ＪＡバスを介
してこの結果をＳＲＰＴ＿Ｅレジスタ１８６にセットす
る。ＳＲＥＰ命令の命令アドレスはＥＰＣ１９４からＳ
３バス３０３を介して読み込まれる。図７の第３項Ｌａ
ｂｅｌの転送経路は図示しない。これと同時にＳＲＥＰ
命令の次の命令アドレスがＮＰＣ１９１から読み出さ
れ、Ｄ１バス３１１を介してＳＲＰＴ＿Ｓレジスタ１８
４にセットされる。

【００５２】第２の実行サイクルにおいて、図７の第２
項Ｒｓｒｓで指定されたレジスタより読み出された値が
Ｓ３バス３０３を介して第１演算部１１６に与えられ、
この値は第一演算部１１６をスルーしＤ１バス３１１を
介してＳＲＰＴ＿Ｃレジスタ１８８にセットされる。こ
の時、ＳＲＰビット４３に“１”がセットされる。ここ
で、ステップリピート命令ＳＲＥＰは、図８に示すビッ
トマップに割り付けられるべき命令である。

【００５３】同図に示すように、フィールド８１にはＳ
ＲＥＰ命令であることを示すコードが、フィールド８３
にはＲｓｒｓで指定されたレジスタ番号が、フィールド
８４にはＬａｂｅｌで指定された値が格納される。この
時、フィールド８２は使用されないため“０”が格納さ
れる。また、リピート処理対象命令列の命令を幾つ実行
するか予め判っている場合にはＳＲＥＰＩ命令を用いる
ことができる。図９にＳＲＥＰＩ命令のニーモニックを
示す。第２項にはＲＰＴ＿Ｃ１８８に設定すべき値を指
定するが、この値はフィールド８２とフィールド８３の
両方を合せた領域に格納される。

【００５４】＜実施の形態１＞図１０はこの発明の実施
の形態１であるデータ処理装置におけるステップリピー
ト実行に関する制御部１１２の構成を示したものであ
る。同図において、実行制御信号生成部９１０は、汎用
レジスタや制御レジスタへの書き込み許可信号、演算フ
ラグの更新信号、メモリヘの書き込み要求信号などを生
成するブロックであり、プログラマが認識できる全リソ
ース（ハードウェアリソース）の更新制御信号はこのブ
ロックで生成される。レジスタからバスへの読み出し
等、プログラマの認識するリソースの更新に関与しない
制御信号には別のブロック（図示せず）で生成されるも
のもある。

【００５５】実行制御信号生成部９１０には、リピート
終了フラグ９０３と、複数のデータラッチ群９０８を介
した命令コード９０７及び最終命令フラグ９０６が与え
られている。データラッチ群９０８は、命令フェッチス
テージで読み込んだ命令コード９０７を実行制御信号生
成部９１３の動作するステージまでパイプライン転送す
るためのものである。

【００５６】データラッチ群９０８はデータラッチ９０
８Ａ〜９０８Ｄから構成され半クロック毎にパイプライ
ン転送を行う。したがって、一つの命令コード９０７に
着目した場合、データラッチ９０８Ａは命令フェッチス
テージのクロックの“Ｌ”区間に命令コード９０７をラ
ッチし、データラッチ９０８Ｂはデコードステージのク
ロックの“Ｈ”区間に命令コード９０７をラッチし、デ
ータラッチ９０８Ｃはデコードステージのクロックの
“Ｌ”区間に命令コード９０７をラッチし、データラッ
チ９０８Ｄは命令実行ステージのクロックの“Ｈ”区間
に命令コード９０７をラッチすることになる。

【００５７】リピート終了フラグ９０３は、ステップリ
ピートの処理中で、かつＳＲＰＴ＿Ｃレジスタ１８８に
当初指定された実行命令回数の命令実行を完了したこと
を示すものである。これはＳＲＰＴ＿Ｃレジスタ１８８
が“０”でＳＲＰビット４３が“１”の時、アサートさ
れる。図１０に示すように、リピート終了フラグ９０３
は、ゼロ判定器９００出力とＳＲＰフラグ４３の値との
ＡＮＤゲート９０１による論理積により求められ、その
後、ラッチ９０２によって所望の位相に合せ込まれて出
力される。なお、ゼロ判定器９００はＳＲＰＴ＿Ｃレジ
スタ１８８の値が“０”の時に“１”を出力するもので
ある。

【００５８】基本的に実行制御信号生成部９１０は、デ
ータラッチ群９０８を介して与えられた命令コード９０
７に基いて順次実行制御信号を生成して命令コード９０
７に規定された命令を実行させる。しかしながらリピー
ト終了フラグ９０３がアサート（実行命令回数の命令実
行達成状態）されている時は、命令コード９０７の内容
に関わらず全ての実行制御信号をネゲートする。その結
果、リピート終了フラグ９０３がアサートされている期
間に実行された命令は、全てＮＯＰと同様の動作となり
無効にされる。

【００５９】一方、最終命令フラグ９０６は、ステップ
リピートの処理中であり、ＳＲＰＴ＿Ｃレジスタ１８８
に指定された命令数の実行を完了しており、かつ命令フ
ェッチによって読み込まれた命令コード９０７がステッ
プリピート処理対象命令列の最終命令であるか否かを
“１”／“０”で示している。最終命令フラグ９０６は
ラッチ９０４を介したＰＣ部１１８の比較器１８７出カ
と、リピート終了フラグ９０３のＡＮＤゲート９０５に
よる論理積によって求められる。なお、比較器１８７は
ＳＲＰＴ＿Ｅレジスタ１８６とＩＡ１８１とを比較し、
両者の値が等しい時に“１”を出カする。

【００６０】最終命令フラグ９０６は対応する命令コー
ド９０７とともにデータラッチ群９０８をパイプライン
転送され、対応する命令コード９０７の命令実行時にＳ
ＲＰクリア信号９０９となる。ＳＲＰビット４３は、Ｓ
ＲＰクリア信号９０９が与えられることによって“０”
にクリアされる。

【００６１】図１１は、図１０で示した実施の形態１の
制御部によるステップリピート機能を用いたＦＩＲフィ
ルタ処理の実現例を示したものである。図１１におい
て、命令Ｎ＋６はステップリピート命令であり、ＳＲＰ
Ｔ＿Ｓレジスタ１８４には命令Ｎ＋７のアドレスが、Ｓ
ＲＰＴ＿Ｅレジスタ１８６には命令Ｎ＋１２のアドレス
が、ＳＲＰＴ＿Ｃレジスタ１８８には前述したレジスタ
Ｒ１３に格納されている値が、それぞれ設定される。な
お、“｜｜”は２つの命令を並列に実行することを示
す。

【００６２】これにより命令Ｎ＋７〜命令Ｎ＋１２の６
命令が繰り返しフェッチされ、予めレジスタＲ１３に設
定されていた値（実行命令回数）に対応する回数分、命
令が実行される。例えばレジスタＲ１３に“１２８”が
設定されていたならば、命令Ｎ＋７〜Ｎ＋１２を２１回
繰り返し（小計１２６回）、その後、命令Ｎ＋７，命令
Ｎ＋８を各１回（小計２回）実行し、合計で１２８個の
命令を実行する。命令Ｎ＋８に引き続いて２２回目にフ
ェッチされた命令Ｎ＋９〜Ｎ＋１２は、実行ステージで
実行制御信号生成部９１０命令実行制御信号の強制的ネ
ゲートすることによりＮＯＰ化（無効化）される。レジ
スタＲ１３に“１２７”が設定されていたならば、命令
Ｎ＋７〜Ｎ＋１２を２１回と、その後命令Ｎ＋７を１回
実行し、合計１２７個の命令を実行する。そして、命令
Ｎ＋７に引き続いてフェッチされていた命令Ｎ＋８〜Ｎ
＋１２はＮＯＰ化される。

【００６３】図１２はレジスタＲ１３に“１２７”が設
定されていたときの様子を示した図である。説明の簡単
化のため第２演算部１１７で実行される命令のパイプラ
イン動作のみを示す。命令Ｎ＋１２はステップリピート
対象命令列の最終命令であり、その命令アドレスはＳＲ
ＰＴ＿Ｅレジスタ１８６の値と一致する。で示す命令
Ｎ＋１２の２１回目のフェッチ時にはＳＲＰＴ＿Ｃレジ
スタ１８８は“０”でないため、次に、ＳＲＰＴ＿Ｓレ
ジスタ１８４で示される命令Ｎ＋７をフェッチする。
で示す命令Ｎ＋７を実行した時点でＳＲＰＴ＿Ｃレジス
タ１８８の値が“０”となるため、で示す命令Ｎ＋１
２のフェッチ後は、通常どおり命令アドレスをインクリ
メントして、で示す命令Ｎ＋１３をフェッチする。Ｓ
ＲＰＴ＿Ｃレジスタ１８８が“０”になってからステッ
プリピート処理を終了する（ＳＲＰビット４３が“０”
になる）までに実行されたからの命令Ｎ＋８〜Ｎ＋
１２は実行制御信号生成部９１０によって全てＮＯＰ化
される。これらの命令はＮＯＰ化されているためＥ２で
示されるパイプラインステージは動作しない。

【００６４】このように、実施の形態１のデータ処理装
置は、ステップリピート命令実行時に、リピート終了フ
ラグ９０３が達成状態を指示する（“１”）ときデータ
ラッチ群９０８より受ける命令を順次無効にしている。

【００６５】したがって、ステップリピート命令で指定
された命令列の命令単位の総実行回数が実行命令回数に
達した後は、データラッチ群９０８に取り込まれた命令
を確実に無効にすることができるため、命令列に含まれ
る命令を繰り返しながら、指定された命令単位の回数
（実行命令回数）で正確に実行することができる。

【００６６】その結果、プログラム設計者は、ステップ
リピート処理を活用することにより、プログラム実行時
に命令の実行回数が動的に決定される場合にも、容易に
プログラムを作成することができる。

【００６７】＜実施の形態２＞実施の形態１の構成で
は、ステップリピート対象命令列が多くの命令を含んで
いた場合、例えば３０の命令を含んでいた場合に、命令
列の先頭命令を実行した時点でＳＲＰＴ＿Ｃレジスタ１
８８の値が“０”になったならば、残り２９命令はＮＯ
Ｐ化して実行されることになる。

【００６８】実施の形態２のデータ処理装置は、この様
なケースを想定して、ステップリピート処理中にＳＲＰ
Ｔ＿Ｃレジスタ１８８の値が“０”になったならば、Ｓ
ＲＰＴ＿Ｅレジスタ１８６の値で示される命令の次の命
令（すなわち、ステップリピート命令処理後に実行すべ
き命令）に分岐する制御を行う装置である。

【００６９】図１３は実施の形態２のデータ処理装置に
おける制御部１１２の構成を示す説明図である。同図に
示すように、タイミング発生器９１１はリピート終了フ
ラグ９０３に基づいてＳＲＰクリア信号９０９及び分岐
用制御信号ＢＳを生成する。なお、最終命令フラグ９０
６が生成するラッチ９０４及びＡＮＤゲート９０５が省
略された点を除いて、他の構成は図１０で示した実施の
形態１の制御部と同様である。

【００７０】分岐処理の実行自体は通常の分岐処理と同
様に行われ、必要に応じて、ＩＦステージあるいはＤス
テージ以降のパイプラインステージをフラッシュする。
すなわち、分岐の実行以前にフェッチされ、未だ実行さ
れていない命令を消し去る。分岐先の命令アドレスは通
常の分岐命令と同様に第１演算部１１６で計算され、Ｊ
Ａバス３２３を介してＩＡ１８１に設定される。分岐命
令の場合は、Ｓ３バス３０３を介して与えられたＥＰＣ
１９４の値と、図示しない経路より与えられた所望の分
岐変位の加算により分岐先アドレスが求められる。ステ
ップリピートの終了による分岐では、Ｓ３バス３０３を
介して与えられたＳＲＰＴ＿Ｅレジスタ１８６と、別途
与えられた即値“１”の加算により分岐先アドレスを求
める。これら、一連の動作は、タイミング発生器９１１
の生成する分岐用制御信号ＢＳ信号に基づいて、命令デ
コード部１１９（図２参照）が制御する。

【００７１】図１４を用いてタイミング発生器９１１の
動作のタイミングを説明する。サイクル１でＳＲＰＴ＿
Ｃレジスタ１８８に指定された実行命令回数目の命令で
ある最後の命令を実行すると、サイクル２でリピート終
了フラグ９０３がアサートされ、アサートされたリピー
ト終了フラグ９０３をトリガとしてタイミング発生器９
１１は種々の分岐用制御信号ＢＳを生成する。この分岐
用制御信号ＢＳによって下記の分岐処理が行われる。

【００７２】サイクル２でＳＲＰＴ＿Ｅレジスタ１８６
の値はＳ３バス３０３に読み出される。サイクル３で、
Ｓ３バス３０３上の値、即ちＳＲＰＴ＿Ｅレジスタ１８
６の値は第１演算部１１６に読み込まれ、同じタイミン
グで読み込まれた即値“１”と足し合わせられる。この
様に生成された分岐先命令アドレスは直ちにＩＡ１８１
に設定される。また、タイミング発生器９１１は、サイ
クル３の期間中、ＳＲＰクリア信号９０９をアサートす
る。

【００７３】図１５は、図１１においてレジスタＲ１３
に“１２７”が設定されていた場合の動作を示したもの
である。に示す命令Ｎ＋７の実行（Ｅ）によってＳＲ
ＰＴ＿Ｃレジスタ１８８の値が“０”なる（このサイク
ルが図１４のサイクル１となる）と、その次の次のサイ
クル、即ちＮＯＰ化されたに示す命令Ｎ＋９の実行
（Ｅ）サイクルに合せて命令Ｎ＋１３への分岐が実行さ
れる。この時、の命令Ｎ＋８との命令Ｎ＋９はＮＯ
Ｐ化されて実行されるが、既にフェッチされていたの
命令Ｎ＋１０との命令Ｎ＋１１はパイプラインのフラ
ッシュ処理によって処理を取りやめる。分岐先ので示
す命令Ｎ＋１３は、分岐実行の次のサイクルから命令フ
ェッチが行われる。

【００７４】実施の形態１の図１２と比較すると、１サ
イクル早く、ステップリピート命令処理後に実行すべき
命令Ｎ＋１３のフェッチを開始することができる。

【００７５】このように、実施の形態２のデータ処理装
置のタイミング発生器９１１は、リピート終了フラグ９
０３の“１”変化時をトリガとして、ステップリピート
命令処理後に実行すべき命令の取り込みを指示する分岐
用制御信号ＢＳを発生するとともに、所定のタイミング
でＳＲＰクリア信号９０９をアサート（実行命令回数の
命令実行の達成を指示）させている。

【００７６】したがって、ステップリピート命令対象の
命令列の命令単位の総実行回数が実行命令回数に達した
後は、速やかに、ステップリピート命令処理後に実行す
べき命令を実行することができる。

【００７７】このように、実施の形態２のデータ処理装
置は、タイミング発生器９１１を追加する程度の極めて
わずかな制御部を追加するだけで、実施の形態１で示し
たデータ処理装置のステップリピート命令処理性能を更
に高めることができる。

【００７８】＜実施の形態３＞なお、図３等で示したブ
ロックリピート用のリソース（ＳＲＰビット４３、ＳＲ
ＰＴ＿Ｓレジスタ１８４、ＳＲＰＴ＿Ｅレジスタ１８
６、ＳＲＰＴ＿Ｃレジスタ１８及びその周辺の比較器
等）に加えて、公報１で示されたようなブロック内で指
定された命令列を所定回数繰り返す従来のブロックリピ
ート用のリソースを新たに別途追加してブロックリピー
ト機能を追加することも可能である。

【００７９】例えば、図６のＰＳＷにブロックリピート
の実行の有無を示すビットを追加して、ブロックリピー
ト処理対象命令列の先頭命令のアドレスを格納するレジ
スタ、ブロックリピート処理対象命令列の最終命令のア
ドレスを格納するレジスタ及びブロックリピート対象命
令列の繰り返し実行回数を格納するレジスタを、ＳＲＰ
Ｔ＿Ｓレジスタ１８４、ＳＲＰＴ＿Ｅレジスタ１８６及
びＳＲＰＴ＿Ｃレジスタ１８８と同様な接続関係となる
ようにＰＣ部１１８にそれぞれ設け、これら３つのレジ
スタに対して、図３のラッチ１８９、デクリメンタ１９
０、比較器１８７及びラッチ１８５に対応する周辺構成
をＰＣ部１１８内に追加すれば良い。

【００８０】このようにステップリピート用リソースに
加え、ブロックリピート用リソースを追加したのが実施
の形態３のデータ処理装置である。なお、ステップリピ
ート機能は実施の形態１、実施の形態２のいずれの構成
で実現しても良い。

【００８１】したがって、実施の形態３のデータ処理装
置は、予め処理回数が決まっているリピート処理にはブ
ロックリピート用のリソースを用いてブロックリピート
処理を行わせ、処理回数が実行途中で動的に決定される
場合には、図３等で示したステップリピート用のリソー
スを用いてステップリピート処理を実行させるという選
択も可能となり、より一層プログラム作成が容易とな
る。また、ブロックリピートで指定した命令列の中で更
にステップリピート処理を行うなどという階層利用も可
能となる。

【００８２】なお、新たにリソースを追加することな
く、図３等で示したステップリピート用のリソースをそ
のまま上記ブロックリピート用のリソースとしても用
い、必要に応じてステップリピート用あるいはブロック
リピート用を選択的に行うこともできる。ただし、この
場合、上述した階層利用は不可能となる。また、ステッ
プリピートとブロックリピートのいずれを実行するか識
別するための手段が必要なことは言うまでもないことで
あるが、これは容易に実現できる。例えば、図６に示し
たＰＳＷにブロックリピートの実行中であることを示す
ビットを追加し、ＰＳＷの状態によっていずれかを選択
すればよい。

【００８３】＜実施の形態４＞最近のデータ処理装置で
は、フラグの値に応じてフェッチした命令をＮＯＰ化す
る機能、いわゆる条件実行機能を有しているものがあ
る。例えば、国際公開番号ＷＯ９８／３３１１５号公報
（以下、「公報２」と略す。）の図２７等に基本的な構
成が開示されている。この様な条件実行を実現するため
には、ＰＳＷに保持したフラグ情報及び実行条件命令に
規定された実行条件に基いて、上記実行条件命令に対応
づけられた所定の命令を実行すべきかＮＯＰ化すべきか
を判定するための実行条件判定部と、与えられた上記所
定の命令の命令コードと上記実行条件判定部の判定結果
に基いて最終的な命令実行制御信号を生成する実行制御
信号生成部があれば良い。

【００８４】また、上記公報２では、一方のサブ命令が
他方のサブ命令の実行条件を指定する、という方法で条
件実行を実現している。さらに、他の方法として、例え
ば、「"ACORN RISC MACHINE FAMILY DATA MANUAL, page
2-29" VLSI Technology inc」に開示された命令のよう
に、所定の命令を規定する命令ワード内の特定フィール
ドに実行条件を併せて指定する、という方法で条件実行
を実現するものもある。上記文献の条件実行を実現する
ためには、ＰＳＷに保持したフラグ情報及び命令ワード
内に記述された実行条件に基いて、上記所定の命令を実
行すべきかＮＯＰ化すべきかを判定するための実行条件
判定部と、与えられた上記所定の命令の命令コードと上
記実行条件判定部の判定結果に基いて最終的な命令実行
制御信号を生成する実行制御信号生成部があれば良い。

【００８５】ステップリピート機能と上述した条件実行
機能の両方を持ったデータ処理装置を想定する場合、命
令をＮＯＰ化するための実行制御信号生成部は、両方の
機能で共有させることができる。これは、リピート終了
フラグ９０３と実行条件判定結果の簡単な論理演算結果
を実行制御信号生成部に与えるだけで実現できる。

【００８６】図１６は、この発明の実施の形態４のデー
タ処理装置における制御部の構成を示す説明図である。
公報２の図２７では実行条件判定部と実行制御信号生成
部が２個ずつあり、４本の実行抑止信号がこれらを接続
する場合について述べている。図１６では簡単化のため
に、実行制御信号生成部９１０と実行条件判定部９１３
とを１個ずつで構成している。

【００８７】実行条件判定部９１３は、命令コードの一
部により指定される実行条件に基づいてＰＳＷ部１７１
の保持するフラグ値を判定し、実行条件成立の有／無に
基づき、実行（“０”）／抑止（“１”）を指示するの
実行条件抑止信号９１５を出力する。ＯＲゲート９１４
は、リピート終了フラグ９０３及び実行条件抑止信号９
１５を論理和演算して、その演算結果を最終実行条件抑
止信号９１６として出力する。したがって、リピート終
了フラグ９０３あるいは実行条件抑止信号９１５が
“１”であれば、最終実行条件抑止信号９１６が“１”
となり、抑止を指示する。なお、リピート終了フラグ９
０３の生成用の構成は、図１０で示した実施の形態１の
構成でも、図１３で示した実施の形態２の構成でも良
い。

【００８８】実行制御信号生成部９１０は、最終実行条
件抑止信号９１６が“１”であれば、命令実行制御信号
を生成しないように動作する。

【００８９】このように、ステップリピート機能と条件
実行機能は、ステップリピート機能用のハードウェア構
成から、ＯＲゲート９１４を追加するだけで、実行制御
信号生成部９１０を共有することができる。

【００９０】条件実行機能は分岐によって生じるペナル
ティを削減できることから、情報処理装置の性能を向上
させる有効な手段である。よって実施の形態４は、ステ
ップリピート機能と条件実行機能を併せ持つことによ
り、極めて高い処理性能を持ったデータ処理装置を実現
することができる。また、両機能は命令のＮＯＰ化装置
を共有することができるため、これらを併せ持つことは
ハードウェアコストの観点からも極めて有効である。

【００９１】

【発明の効果】この発明における請求項１記載のデータ
処理装置の命令実行制御手段は、ステップリピート命令
実行時に、実行命令回数判定結果が未達成状態を指示す
るとき命令取り込み手段より受ける命令を順次実行さ
せ、実行命令回数判定結果が達成状態を指示するとき命
令取り込み手段より受ける命令を順次無効にする。

【００９２】したがって、第１〜第Ｎの命令の総実行回
数が実行命令回数に達した後は、命令取り込み手段に既
に取り込まれた第１〜第Ｎの命令を確実に無効にするこ
とができるため、命令列（第１〜第Ｎの命令）に含まれ
る命令を繰り返しながら、指定された命令単位の回数
（実行命令回数）で正確に実行することができる。

【００９３】請求項２記載のデータ処理装置の実行命令
回数判定手段は、（Ｋ＋１）回目の第Ｌの命令（実行命
令回数Ｍ個目に実行される命令）の実行中に実行命令回
数判定結果の指示内容を達成状態にし、命令実行制御手
段は、達成状態を指示する実行命令判定結果に応答し
て、（Ｋ＋１）回目の第（Ｌ＋１）〜第Ｎの命令の実行
を順次無効にしている。

【００９４】したがって、第１〜第Ｎの命令の総実行回
数が実行命令回数に達した後は、命令取り込み手段に既
に取り込まれた第（Ｌ＋１）〜第Ｎの命令を確実に無効
にすることができる。

【００９５】請求項３記載のデータ処理装置のタイミン
グ制御手段は、実行回数判定結果の指示内容の未達成状
態から達成状態への変化時をトリガとして、ステップリ
ピート命令処理後に実行すべき命令の取り込みを指示す
る制御信号を発生するとともに、ステップリピート命令
実行情報を非実行状態に設定する。

【００９６】したがって、第１〜第Ｎの命令の総実行回
数が実行命令回数に達した後は、速やかに、ステップリ
ピート命令処理後に実行すべき命令を実行することがで
きる。

【００９７】請求項４記載のデータ処理装置はブロック
リピート機能をさらに有するため、プログラム設計者は
必要に応じてブロックリピート処理とステップリピート
処理を使い分けることができる。

【００９８】請求項５記載のデータ処理装置は、ステッ
プリピート機能と条件実行機能との間で命令取り込み手
段と命令実行制御手段の共有を図ることにより、ハード
ウェアコストを必要最小限に抑えながら、ステップリピ
ート機能と条件実行機能とを実現させることができる。

【００９９】請求項６記載のデータ処理装置において、
プログラム中にステップリピート命令に連続して第１〜
第Ｎの命令が順に記載され、ステップリピート命令は、
第Ｎの命令のアドレス情報をさらに有している。

【０１００】したがって、ステップリピート命令の実行
時に、ステップリピート命令の次の命令のアドレスを第
１の命令のアドレスとして認識し、第Ｎの命令のアドレ
ス情報から第Ｎの命令のアドレスを認識することによ
り、ステップリピート命令実行中の第Ｎの命令後に第１
の命令を行うアドレス制御を行うことができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態のデータ処理装置の構
成を示すブロック図である。

【図２】 この発明の実施の形態のデータ処理装置の第
１演算部の詳細を示すブロック図である。

【図３】 この発明の実施の形態のデータ処理装置のＰ
Ｃ部の詳細を示すブロック図である。

【図４】 この発明の実施の形態のデータ処理装置の第
２演算部の詳細ブロック図である。

【図５】 この発明の実施の形態のデータ処理装置のパ
イプライン処理を示す模式図である。

【図６】 ＰＳＷ部の構成を示す説明図である。

【図７】 ステップリピート命令のニモニックを示す説
明図である。

【図８】 ステップリピート命令のフォーマットを示す
説明図である。

【図９】 ステップリピート命令の他のニモニックを示
す説明図である。

【図１０】 実施の形態１の制御部の構成を示す説明図
である。

【図１１】 ステップリピート機能を用いたプログラム
例を示す説明図である。

【図１２】 実施の形態１の制御部によるパイプライン
制御内容を示す説明図である。

【図１３】 実施の形態２の制御部の構成を示す説明図
である。

【図１４】 実施の形態２の制御部の動作説明用のタイ
ミング図である。

【図１５】 実施の形態１の制御部によるパイプライン
制御内容を示す説明図である。

【図１６】 実施の形態２の制御部の構成を示す説明図
である。

【符号の説明】

４３ ＳＲＰビット、１８４ ＳＲＰＴ＿Ｓレジスタ、
１８６ ＳＲＰＴ＿Ｅレジスタ、１７１ ＰＳＷ部、１
８７ 比較器（ＣＭＰ）、１８８ ＳＲＰＴ＿Ｃレジス
タ、９００ ゼロ判定器、９１０ 実行制御信号生成
部、９１１ タイミング発生器、９１３ 実行条件判定
部９１３。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 プログラムにしたがって動作するデータ
   処理装置であって、 前記プログラムに記載中の、第１〜第Ｎ（Ｎ≧２）命令
   及び実行命令回数Ｍ（Ｍ≧１）が指定可能なステップリ
   ピート命令に応答して、前記第１〜第Ｎの命令をＫ（Ｋ
   ＝Ｍ／Ｎの商）回繰り返した後、第１〜第Ｌ（Ｌ＝Ｍ／
   Ｎの余り）の命令を実行するステップリピート機能を有
   し、 前記ステップリピート機能は、 前記ステップリピート命令実行時に、前記第１〜第Ｎの
   命令の各命令の実行毎に命令実行カウント数をカウント
   し、該命令実行カウント数が前記実行命令回数に達した
   達成状態か／達成していない未達成状態かを示す実行命
   令回数判定結果を出力する実行命令回数判定手段と、 前記ステップリピート命令実行時に、第１，第２，…第
   Ｎ，第１，第２の順に、前記第１〜第Ｎの命令を繰り返
   し取り込む命令取り込み手段と、 前記命令取り込み手段に取り込まれた命令を順次受け、
   前記ステップリピート命令実行時に、前記実行命令回数
   判定結果が前記未達成状態を指示するとき前記命令取り
   込み手段より受ける命令を順次実行させ、前記実行命令
   回数判定結果が前記達成状態を指示するとき前記命令取
   り込み手段より受ける命令を無効にする命令実行制御手
   段とを備える、データ処理装置。
2. 【請求項２】 前記ステップリピート機能は、前記ステ
   ップリピート命令の実行中である実行状態か／実行中で
   ない非実行状態かを示すステップリピート命令実行情報
   を格納する情報格納手段をさらに備え、前記ステップリ
   ピート命令実行情報は前記ステップリピート命令実行開
   始時に前記実行状態に設定され、 前記命令取り込み手段は、Ｌ（Ｌ＝Ｍ／Ｎの余り）が
   “０”でないとき、前記第１〜第Ｎの命令を（Ｋ＋１）
   回繰り返し取り込み、（Ｋ＋１）回目に取り込んだ第Ｎ
   の命令の前記命令実行制御手段への付与時に前記ステッ
   プリピート命令実行情報を前記非実行状態に設定し、 前記実行命令回数判定手段は、（Ｋ＋１）回目の前記第
   Ｌの命令の実行中に前記実行命令回数判定結果の指示内
   容を前記達成状態にし、 前記命令実行制御手段は、前記達成状態を指示する実行
   命令判定結果に応答して、（Ｋ＋１）回目の第（Ｌ＋
   １）〜第Ｎの命令を順次無効にする、請求項１記載のデ
   ータ処理装置。
3. 【請求項３】 前記ステップリピート機能は、 前記ステップリピート命令の実行中である実行状態か／
   実行中でない非実行状態かを示すステップリピート命令
   実行情報を格納する情報格納手段をさらに備え、前記ス
   テップリピート命令実行情報は前記ステップリピート命
   令実行開始時に前記実行状態に設定され、 前記実行回数判定結果を受け、前記実行回数判定結果の
   指示内容の前記未達成状態から前記達成状態への変化時
   をトリガとして、前記ステップリピート命令処理後に実
   行すべき命令の取り込みを指示する制御信号を発生する
   とともに、前記ステップリピート命令実行情報を前記非
   実行状態に設定するタイミング制御手段をさらに備え
   る、請求項１記載のデータ処理装置。
4. 【請求項４】 複数の命令からなる命令列及び繰り返し
   実行回数が指定可能なブロックリピート命令に応答し
   て、前記命令列を前記繰り返し実行回数繰り返して実行
   可能なブロックリピート機能を前記ステップリピート機
   能と独立してさらに有する、請求項１ないし請求項３の
   うち、いずれか１項に記載のデータ処理装置。
5. 【請求項５】 所定の命令と該所定の命令の実行条件を
   規定した実行条件指定命令とに応答して、条件判定を行
   って前記所定の命令の実行／抑止を行う条件実行機能を
   さらに有し、 前記条件実行機能は、 条件用情報を格納する条件用情報格納手段と、 前記実行条件指定命令に応答して、前記条件用情報が前
   記実行条件を満足するか否かに基づき、前記所定の命令
   を実行するか抑止するかを制御する実行抑止信号を出力
   する実行条件判定手段とを備えるとともに、 前記命令取り込み手段及び前記命令実行制御手段を前記
   ステップリピート機能と共有し、 前記命令取り込み手段は、前記実行条件指定命令の前記
   実行条件判定手段の判定処理に並行して前記所定の命令
   を取り込み、 前記命令実行制御手段は、前記実行抑止信号が抑止を指
   示するときに、前記命令取り込み手段より付与される前
   記所定の命令を無効にする、請求項１ないし請求項４の
   うち、いずれか１項に記載のデータ処理装置。
6. 【請求項６】 前記プログラム中に前記ステップリピー
   ト命令に連続して前記第１〜第Ｎの命令が順に記載さ
   れ、前記ステップリピート命令は、前記第Ｎの命令のア
   ドレス情報をさらに有する、請求項１ないし請求項５の
   うち、いずれか１項に記載のデータ処理装置。