JP2000223960A - 歪み補償器 - Google Patents
歪み補償器Info
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3241—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits
- H03F1/3276—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits using the nonlinearity inherent to components, e.g. a diode
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Abstract
(57)【要約】
【課題】 電力増幅器の歪みを補償する歪み補償器に関
し、簡単な構成で且つ調整を容易にする。 【解決手段】 電界効果トランジスタ１のゲートＧに入
力端子４を接続すると共に、バイアスライン３を介して
ゲート電圧Ｖg を印加し、且つ電源電圧ＶCCを抵抗
（Ｒ）２等の負荷回路を介してドレインＤに接続し、そ
のドレインＤを出力端子５に接続し、電界効果トランジ
スタ１のドレイン電流の非飽和領域にバイアス点を設定
した構成とし、出力端子５には後段の電力増幅器を接続
する。
し、簡単な構成で且つ調整を容易にする。 【解決手段】 電界効果トランジスタ１のゲートＧに入
力端子４を接続すると共に、バイアスライン３を介して
ゲート電圧Ｖg を印加し、且つ電源電圧ＶCCを抵抗
（Ｒ）２等の負荷回路を介してドレインＤに接続し、そ
のドレインＤを出力端子５に接続し、電界効果トランジ
スタ１のドレイン電流の非飽和領域にバイアス点を設定
した構成とし、出力端子５には後段の電力増幅器を接続
する。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロ波無線通
信等に於ける電力増幅器の歪みを補償する歪み補償器に
関する。電力増幅器は、線形動作する領域に於いて増幅
作用を行う場合、歪みの発生は少ないが、効率が低いも
のとなる。従って、電力増幅器の出力が飽和する近傍ま
で動作領域を広げることが一般的である。その場合、入
力電力が大きくなって、出力が飽和するようになると、
利得が低下することになり、このような状態に於いて
は、線形動作をしなくなることにより、歪みが発生す
る。この歪みを補償する歪み補償器を設けて、効率良く
電力増幅を行うことができる。
信等に於ける電力増幅器の歪みを補償する歪み補償器に
関する。電力増幅器は、線形動作する領域に於いて増幅
作用を行う場合、歪みの発生は少ないが、効率が低いも
のとなる。従って、電力増幅器の出力が飽和する近傍ま
で動作領域を広げることが一般的である。その場合、入
力電力が大きくなって、出力が飽和するようになると、
利得が低下することになり、このような状態に於いて
は、線形動作をしなくなることにより、歪みが発生す
る。この歪みを補償する歪み補償器を設けて、効率良く
電力増幅を行うことができる。
【０００２】
【従来の技術】マイクロ波帯の電力増幅器は、例えば、
図１３の（Ａ）に示すように、入力電力に対する利得特
性を有するもので、入力電力が或る値までは平坦な利得
特性であるが、それ以上となると、利得が低下するもの
である。又同図の（Ｂ）に示すように、周波数ｆ1 ，ｆ
2 の２波の入力信号を電力増幅器に入力すると、電力増
幅器の非直線性によって相互変調され、例えば、２ｆ1
−ｆ2 ，３ｆ1 −２ｆ2，・・・，２ｆ2 −ｆ1 ，３ｆ
2 −２ｆ1 ，・・・，の高調波の信号が出力される。
図１３の（Ａ）に示すように、入力電力に対する利得特
性を有するもので、入力電力が或る値までは平坦な利得
特性であるが、それ以上となると、利得が低下するもの
である。又同図の（Ｂ）に示すように、周波数ｆ1 ，ｆ
2 の２波の入力信号を電力増幅器に入力すると、電力増
幅器の非直線性によって相互変調され、例えば、２ｆ1
−ｆ2 ，３ｆ1 −２ｆ2，・・・，２ｆ2 −ｆ1 ，３ｆ
2 −２ｆ1 ，・・・，の高調波の信号が出力される。
【０００３】無線送信装置に於いては、複数の無線チャ
ネルの送信信号を無線チャネル対応に増幅する電力増幅
器、即ち、１波の信号のみを増幅する電力増幅器を設け
た場合、入力電力に対する利得の平坦な領域は広くなる
が、無線チャネル数だけ電力増幅器を必要とすることか
ら、コストアップとなる。そこで、複数の無線チャネル
の送信信号を合波して、共通の電力増幅器により増幅す
る構成、即ち、１個の電力増幅器により多数波の信号を
増幅する構成を採用することになる。
ネルの送信信号を無線チャネル対応に増幅する電力増幅
器、即ち、１波の信号のみを増幅する電力増幅器を設け
た場合、入力電力に対する利得の平坦な領域は広くなる
が、無線チャネル数だけ電力増幅器を必要とすることか
ら、コストアップとなる。そこで、複数の無線チャネル
の送信信号を合波して、共通の電力増幅器により増幅す
る構成、即ち、１個の電力増幅器により多数波の信号を
増幅する構成を採用することになる。
【０００４】このような複数波の送信信号を増幅する電
力増幅器は、１波の送信信号を増幅する電力増幅器と比
較して、図１３の（Ａ）に示すように、利得が平坦な領
域が狭くなる。従って、１波の送信信号を増幅する出力
する場合に比較して、同一の入力電力であっても、相互
変調等による歪みが多くなる。
力増幅器は、１波の送信信号を増幅する電力増幅器と比
較して、図１３の（Ａ）に示すように、利得が平坦な領
域が狭くなる。従って、１波の送信信号を増幅する出力
する場合に比較して、同一の入力電力であっても、相互
変調等による歪みが多くなる。
【０００５】そこで、このような歪みを補償する為の歪
み補償器を設けた構成が知られている。例えば、図１４
に示すように、プリディストーション型の歪み補償器が
知られており、１０１は歪み抽出部、１０２は歪み合成
部、１１１は分配器、１１２は線形増幅器、１１３は歪
み発生増幅器、１２１，１２２は移相器、１２３，１２
４は減衰器、１２５は合成器を示す。
み補償器を設けた構成が知られている。例えば、図１４
に示すように、プリディストーション型の歪み補償器が
知られており、１０１は歪み抽出部、１０２は歪み合成
部、１１１は分配器、１１２は線形増幅器、１１３は歪
み発生増幅器、１２１，１２２は移相器、１２３，１２
４は減衰器、１２５は合成器を示す。
【０００６】歪み抽出部１０１は、分配器１１１と線形
増幅器１１２と歪み発生増幅器１１３とを含む構成を有
し、又歪み合成部１０２は、移相器１２１，１２２と減
衰器１２３，１２４とを含む構成を有するもので、入力
端子に、例えば、２波ｆ1 ，ｆ2 の信号を入力して電力
増幅すると、前述のように、相互変調による高調波の信
号が発生する。例えば、図１５の（Ａ）に示すように、
基本波ｆ1 ，ｆ2 の信号と、相互変調による高調波信号
２ｆ1 −ｆ2 ，３ｆ1 −２ｆ2 ，２ｆ2 −ｆ1，３ｆ2
−２ｆ1 との増幅出力信号と、この高調波信号２ｆ1 −
ｆ2 ，３ｆ1 −２ｆ2 ，２ｆ2 −ｆ1 ，３ｆ2 −２ｆ1
の位相を反転した信号とを、歪み合成部１０２に入力す
る。
増幅器１１２と歪み発生増幅器１１３とを含む構成を有
し、又歪み合成部１０２は、移相器１２１，１２２と減
衰器１２３，１２４とを含む構成を有するもので、入力
端子に、例えば、２波ｆ1 ，ｆ2 の信号を入力して電力
増幅すると、前述のように、相互変調による高調波の信
号が発生する。例えば、図１５の（Ａ）に示すように、
基本波ｆ1 ，ｆ2 の信号と、相互変調による高調波信号
２ｆ1 −ｆ2 ，３ｆ1 −２ｆ2 ，２ｆ2 −ｆ1，３ｆ2
−２ｆ1 との増幅出力信号と、この高調波信号２ｆ1 −
ｆ2 ，３ｆ1 −２ｆ2 ，２ｆ2 −ｆ1 ，３ｆ2 −２ｆ1
の位相を反転した信号とを、歪み合成部１０２に入力す
る。
【０００７】それにより、高調波信号成分を打ち消すこ
とができるから、図１５の（Ｂ）に示す増幅出力信号が
得られる。即ち、多数波信号の入力時に於いて発生する
歪み成分を打ち消すことができる。
とができるから、図１５の（Ｂ）に示す増幅出力信号が
得られる。即ち、多数波信号の入力時に於いて発生する
歪み成分を打ち消すことができる。
【０００８】又電界効果トランジスタ（ＦＥＴ）のドレ
インに、入力端子からの信号を入力し、ゲートに一定の
バイアス電圧を印加すると共に、入力信号を抵抗を介し
て印加するように接続し、ソースから増幅出力信号を出
力する構成の歪み補償器が提案されている。その場合、
入力信号が分圧されてゲートに印加されるもので、入力
信号に応じてＦＥＴのバイアス点がシフトし、入力電力
が大きい時の利得の低下を補償し、歪み補償を行うもの
である（例えば、特開昭５７−１０１４０４号公報参
照）。
インに、入力端子からの信号を入力し、ゲートに一定の
バイアス電圧を印加すると共に、入力信号を抵抗を介し
て印加するように接続し、ソースから増幅出力信号を出
力する構成の歪み補償器が提案されている。その場合、
入力信号が分圧されてゲートに印加されるもので、入力
信号に応じてＦＥＴのバイアス点がシフトし、入力電力
が大きい時の利得の低下を補償し、歪み補償を行うもの
である（例えば、特開昭５７−１０１４０４号公報参
照）。
【０００９】
【発明が解決しようとする課題】従来例の例えば図１４
に示す歪み補償器は、入力信号を２系統に分配して、歪
み成分の抽出及び各系統の位相と振幅との調整を行っ
て、歪み成分を打ち消すように合成するものであるが、
回路規模が大きくなると共に、消費電力も大きい欠点が
ある。更に、有効に歪み補償する為の位相調整及び振幅
値調整が煩雑化する問題があった。
に示す歪み補償器は、入力信号を２系統に分配して、歪
み成分の抽出及び各系統の位相と振幅との調整を行っ
て、歪み成分を打ち消すように合成するものであるが、
回路規模が大きくなると共に、消費電力も大きい欠点が
ある。更に、有効に歪み補償する為の位相調整及び振幅
値調整が煩雑化する問題があった。
【００１０】又従来例のＦＥＴを用いた歪み補償器は、
入力信号を結合用の抵抗を介してゲートに印加して、バ
イアス点をシフトさせるものであり、この結合用の抵抗
の最適化を図る必要があるが、その調整は比較的複雑と
なる問題がある。又後段にローパスフィルタ等を接続す
る必要が生じる欠点があった。本発明は、簡単な構成が
且つ調整も容易とした歪み補償器を提供することを目的
とする。
入力信号を結合用の抵抗を介してゲートに印加して、バ
イアス点をシフトさせるものであり、この結合用の抵抗
の最適化を図る必要があるが、その調整は比較的複雑と
なる問題がある。又後段にローパスフィルタ等を接続す
る必要が生じる欠点があった。本発明は、簡単な構成が
且つ調整も容易とした歪み補償器を提供することを目的
とする。
【００１１】
【課題を解決するための手段】本発明の歪み補償器は、
（１）電力増幅器の歪みを補償する歪み補償器であっ
て、電界効果トランジスタ１のゲートＧに入力端子４を
接続し、電源電圧ＶCCを負荷回路（抵抗２）を介してド
レインＤに印加し、このドレインＤに出力端子５を接続
し、バイアス点を電界効果トランジスタ１の非飽和領域
に設定した構成を有するものである。
（１）電力増幅器の歪みを補償する歪み補償器であっ
て、電界効果トランジスタ１のゲートＧに入力端子４を
接続し、電源電圧ＶCCを負荷回路（抵抗２）を介してド
レインＤに印加し、このドレインＤに出力端子５を接続
し、バイアス点を電界効果トランジスタ１の非飽和領域
に設定した構成を有するものである。
【００１２】又（２）電界効果トランジスタ１のバイア
ス点を、ゲートＧに印加するゲート電圧又は電源電圧Ｖ
CC又はドレインＤに接続した負荷回路の少なくとも何れ
か一つの調整により設定する構成を有するものである。
ス点を、ゲートＧに印加するゲート電圧又は電源電圧Ｖ
CC又はドレインＤに接続した負荷回路の少なくとも何れ
か一つの調整により設定する構成を有するものである。
【００１３】又（３）電界効果トランジスタ１のドレイ
ンＤに、負荷調整用電界効果トランジスタを接続し、こ
の負荷調整用電界効果トランジスタのゲート電圧を調整
可能に設けることができる。
ンＤに、負荷調整用電界効果トランジスタを接続し、こ
の負荷調整用電界効果トランジスタのゲート電圧を調整
可能に設けることができる。
【００１４】又（４）電界効果トランジスタ１の入力端
子側と出力端子側の何れ一方又は両方に利得調整器を接
続することができる。
子側と出力端子側の何れ一方又は両方に利得調整器を接
続することができる。
【００１５】
【発明の実施の形態】図１は本発明の第１の実施の形態
の説明図であり、１はゲートＧ，ソースＳ，ドレインＤ
を有する電界効果トランジスタ（ＦＥＴ）、２は負荷回
路を構成する抵抗（Ｒ）、３はバイアスライン、４は入
力端子、５は出力端子、６は電源端子、７はバイアス端
子、ＶCCは電源電圧、Ｖg はゲート電圧を示す。
の説明図であり、１はゲートＧ，ソースＳ，ドレインＤ
を有する電界効果トランジスタ（ＦＥＴ）、２は負荷回
路を構成する抵抗（Ｒ）、３はバイアスライン、４は入
力端子、５は出力端子、６は電源端子、７はバイアス端
子、ＶCCは電源電圧、Ｖg はゲート電圧を示す。
【００１６】電界効果トランジスタ（以下ＦＥＴと略称
する）１のゲートＧを入力端子４に接続し、バイアスラ
イン３を介してバイアス端子７からゲート電圧Ｖg を印
加する。又ドレインＤを出力端子５に接続し、抵抗２を
介して電源電圧ＶCCを印加する。又ソースＳはアースに
接続する。又抵抗２及びバイアスライン３は、マイクロ
波に対しては高インピーダンスとなる構成を備えてい
る。又出力端子５には図示を省略している電力増幅器を
接続する。
する）１のゲートＧを入力端子４に接続し、バイアスラ
イン３を介してバイアス端子７からゲート電圧Ｖg を印
加する。又ドレインＤを出力端子５に接続し、抵抗２を
介して電源電圧ＶCCを印加する。又ソースＳはアースに
接続する。又抵抗２及びバイアスライン３は、マイクロ
波に対しては高インピーダンスとなる構成を備えてい
る。又出力端子５には図示を省略している電力増幅器を
接続する。
【００１７】図２はバイアス点の説明図であり、ゲート
電圧Ｖg によるドレイン電圧Ｖd とドレイン電流Ｉd と
の関係特性を示し、ＶK はドレイン電流Ｉd が飽和状態
に移行するニィー（ｋｎｅｅ）電圧を示す。又ゲート電
圧Ｖg を大きくすると、それに対応してドレイン電流Ｉ
d は増加する。
電圧Ｖg によるドレイン電圧Ｖd とドレイン電流Ｉd と
の関係特性を示し、ＶK はドレイン電流Ｉd が飽和状態
に移行するニィー（ｋｎｅｅ）電圧を示す。又ゲート電
圧Ｖg を大きくすると、それに対応してドレイン電流Ｉ
d は増加する。
【００１８】例えば、ドレイン電圧Ｖd をニィー電圧Ｖ
K 以上とし、ゲート電圧Ｖg1の時に流れるドレイン電流
をＩd1、ゲート電圧Ｖg2の時に流れるドレイン電流をＩ
d2とすると、ＦＥＴの相互コンダクタンスｇm は、 ｇm ＝（Ｉd1−Ｉd2）／（Ｖg1−Ｖg2） となる。又ドレイン電圧Ｖd をニィー電圧ＶK 以下とし
た時のドレイン電流を、Ｉd1’，Ｉd2’とすると、その
時のＦＥＴの相互コンダクタンスｇm ’は、 ｇm ’＝（Ｉd1’−Ｉd2’）／（Ｖg1’−Ｖg2’） となる。そして、ｇm ＞ｇm ’の関係となる。本発明に
於いては、ＦＥＴのバイアス点を、ドレイン電流の非飽
和領域に設定するものである。なお、本発明に於ける非
飽和領域は、飽和領域に近い範囲の相互コンダクタンス
ｇm の比較的大きい点をバイアス点とすることも含むも
のである。
K 以上とし、ゲート電圧Ｖg1の時に流れるドレイン電流
をＩd1、ゲート電圧Ｖg2の時に流れるドレイン電流をＩ
d2とすると、ＦＥＴの相互コンダクタンスｇm は、 ｇm ＝（Ｉd1−Ｉd2）／（Ｖg1−Ｖg2） となる。又ドレイン電圧Ｖd をニィー電圧ＶK 以下とし
た時のドレイン電流を、Ｉd1’，Ｉd2’とすると、その
時のＦＥＴの相互コンダクタンスｇm ’は、 ｇm ’＝（Ｉd1’−Ｉd2’）／（Ｖg1’−Ｖg2’） となる。そして、ｇm ＞ｇm ’の関係となる。本発明に
於いては、ＦＥＴのバイアス点を、ドレイン電流の非飽
和領域に設定するものである。なお、本発明に於ける非
飽和領域は、飽和領域に近い範囲の相互コンダクタンス
ｇm の比較的大きい点をバイアス点とすることも含むも
のである。
【００１９】図３はバイアス点移動の動作説明図であ
り、（Ａ）は小電力入力時の場合を示し、ドレイン電流
の非飽和領域に設定したバイアス点は一定である。従っ
て、一定の利得で入力信号を増幅出力することになる。
又（Ｂ）は大電力入力時の場合を示し、入力信号をＦＥ
Ｔ１のゲートＧに入力するものであるから、入力電力が
大きくなることはゲート電圧が大きくなることであり、
ドレイン電流Ｉd 及びドレイン電圧Ｖd はｃｐとして示
すようにクリップされる。それにより、ドレイン電流Ｉ
d 及びドレイン電圧Ｖd の平均値は点線のＩav，Ｖavと
して示すように、鎖線の平均値からシフトすることにな
り、バイアス点が矢印で示すようにシフトする。このシ
フト方向は、利得が大きくなる方向である。
り、（Ａ）は小電力入力時の場合を示し、ドレイン電流
の非飽和領域に設定したバイアス点は一定である。従っ
て、一定の利得で入力信号を増幅出力することになる。
又（Ｂ）は大電力入力時の場合を示し、入力信号をＦＥ
Ｔ１のゲートＧに入力するものであるから、入力電力が
大きくなることはゲート電圧が大きくなることであり、
ドレイン電流Ｉd 及びドレイン電圧Ｖd はｃｐとして示
すようにクリップされる。それにより、ドレイン電流Ｉ
d 及びドレイン電圧Ｖd の平均値は点線のＩav，Ｖavと
して示すように、鎖線の平均値からシフトすることにな
り、バイアス点が矢印で示すようにシフトする。このシ
フト方向は、利得が大きくなる方向である。
【００２０】図４は相互コンダクタンスの変化の説明図
であり、ゲート電圧Ｖg とドレイン電圧Ｖd とドレイン
電流Ｉd との関係曲線図に於いて、ΔＶg を等しくした
ゲート電圧Ｖg1，Ｖg2，Ｖg3，Ｖg4，Ｖg5，Ｖg6とする
と、相互コンダクタンスｇmは、 ｇm ＝ΔＩd ／ΔＶg で表されるから、飽和領域では、ゲート電圧の変化分Δ
Ｖg に対するドレイン電流の変化分ΔＩd は等しくな
る。即ち、ｇm 一定領域となる。
であり、ゲート電圧Ｖg とドレイン電圧Ｖd とドレイン
電流Ｉd との関係曲線図に於いて、ΔＶg を等しくした
ゲート電圧Ｖg1，Ｖg2，Ｖg3，Ｖg4，Ｖg5，Ｖg6とする
と、相互コンダクタンスｇmは、 ｇm ＝ΔＩd ／ΔＶg で表されるから、飽和領域では、ゲート電圧の変化分Δ
Ｖg に対するドレイン電流の変化分ΔＩd は等しくな
る。即ち、ｇm 一定領域となる。
【００２１】これに対して非飽和領域では、ゲート電圧
の変化分ΔＶg に対するドレイン電流の変化分ΔＩ
d は、特性曲線の傾きが異なることにより、ゲート電圧
Ｖg1からゲート電圧Ｖg6方向に向かって大きくなる。即
ち、大電力入力時に於いて、図３の（Ｂ）に於けるバイ
アス点が矢印方向にシフトすることにより、相互コンダ
クタンスｇm が大きくなる。
の変化分ΔＶg に対するドレイン電流の変化分ΔＩ
d は、特性曲線の傾きが異なることにより、ゲート電圧
Ｖg1からゲート電圧Ｖg6方向に向かって大きくなる。即
ち、大電力入力時に於いて、図３の（Ｂ）に於けるバイ
アス点が矢印方向にシフトすることにより、相互コンダ
クタンスｇm が大きくなる。
【００２２】従って、歪み補償器の利得特性は、図５の
（Ａ）に示すように、入力電力が設定値を超える状態に
於いて利得が増加する。この利得増加も入力電力が或る
程度以上、即ち、補償範囲を超えると減少する。又電力
増幅器は、歪み補償器の利得が増加しはじめる入力電力
の大きさから利得が低下する特性を有する場合、図５の
（Ｂ）に示すように、歪み補償なしの利得特性を、歪み
補償時の利得特性とすることができる。即ち、入力電力
が大きい場合に於いても、電力増幅器と組合せた利得特
性を平坦化し、歪み補償を行うことができる。
（Ａ）に示すように、入力電力が設定値を超える状態に
於いて利得が増加する。この利得増加も入力電力が或る
程度以上、即ち、補償範囲を超えると減少する。又電力
増幅器は、歪み補償器の利得が増加しはじめる入力電力
の大きさから利得が低下する特性を有する場合、図５の
（Ｂ）に示すように、歪み補償なしの利得特性を、歪み
補償時の利得特性とすることができる。即ち、入力電力
が大きい場合に於いても、電力増幅器と組合せた利得特
性を平坦化し、歪み補償を行うことができる。
【００２３】図６は最適化の説明図であり、（Ａ）はド
レイン電流の非飽和領域に設定したバイアス点Ｂ１，Ｂ
２，Ｂ３を示し、ゲート電圧Ｖg を大きくすると、ほぼ
バイアス点はＢ３→Ｂ１方向にシフトする。又抵抗Ｒ
（図１の抵抗２参照）を小さくするか電源電圧ＶCCを大
きくすると、バイアス点は、ゲート電圧Ｖg によるシフ
ト方向とは異なる上方の矢印方向にシフトする。
レイン電流の非飽和領域に設定したバイアス点Ｂ１，Ｂ
２，Ｂ３を示し、ゲート電圧Ｖg を大きくすると、ほぼ
バイアス点はＢ３→Ｂ１方向にシフトする。又抵抗Ｒ
（図１の抵抗２参照）を小さくするか電源電圧ＶCCを大
きくすると、バイアス点は、ゲート電圧Ｖg によるシフ
ト方向とは異なる上方の矢印方向にシフトする。
【００２４】そして、バイアス点Ｂ１，Ｂ２，Ｂ３に対
応して、利得特性は、図６の（Ｂ）に示すように変化す
る。この場合、バイアス点Ｂ１の時の利得に比較して、
バイアス点Ｂ３の時の利得が高くなる。又利得が増加す
る入力電力の値が、バイアス点Ｂ１，Ｂ２，Ｂ３によっ
て異なる。例えば、バイアス点Ｂ１の場合、入力電力が
バイアス点Ｂ３の場合に比較して小さい値の時に利得増
加が始まる。
応して、利得特性は、図６の（Ｂ）に示すように変化す
る。この場合、バイアス点Ｂ１の時の利得に比較して、
バイアス点Ｂ３の時の利得が高くなる。又利得が増加す
る入力電力の値が、バイアス点Ｂ１，Ｂ２，Ｂ３によっ
て異なる。例えば、バイアス点Ｂ１の場合、入力電力が
バイアス点Ｂ３の場合に比較して小さい値の時に利得増
加が始まる。
【００２５】図７はバイアス点による最適化の説明図で
あり、バイアス点Ｂ１の時、ゲート電圧Ｖg1であると、
ピーク点でクリップされることがないが、それ以上のゲ
ート電圧となると、図３の（Ｂ）に示す場合のようにピ
ーク点がクリップされる。又バイアス点Ｂ２の場合、ゲ
ート電圧Ｖg2（＞Ｖg1）でもピーク点はクリップされな
い。従って、バイアス点Ｂ１，Ｂ２，Ｂ３によって、ド
レイン電流Ｉd 及びドレイン電圧Ｖd の振幅波形の一方
のピーク点がクリップされる入力電力の値を容易に設定
することができる。
あり、バイアス点Ｂ１の時、ゲート電圧Ｖg1であると、
ピーク点でクリップされることがないが、それ以上のゲ
ート電圧となると、図３の（Ｂ）に示す場合のようにピ
ーク点がクリップされる。又バイアス点Ｂ２の場合、ゲ
ート電圧Ｖg2（＞Ｖg1）でもピーク点はクリップされな
い。従って、バイアス点Ｂ１，Ｂ２，Ｂ３によって、ド
レイン電流Ｉd 及びドレイン電圧Ｖd の振幅波形の一方
のピーク点がクリップされる入力電力の値を容易に設定
することができる。
【００２６】それにより、後段に接続する電力増幅器の
特性に対応して、バイアス点の設定を行って、歪み補償
器の最適化を図ることができる。その場合、ゲート電圧
Ｖg、又は抵抗Ｒ、又は電源電圧ＶCCの何れか又は複数
について調整すれば良いことなり、後段の電力増幅器の
特性に対応して歪み補償器の最適化を容易に調整するこ
とができる。
特性に対応して、バイアス点の設定を行って、歪み補償
器の最適化を図ることができる。その場合、ゲート電圧
Ｖg、又は抵抗Ｒ、又は電源電圧ＶCCの何れか又は複数
について調整すれば良いことなり、後段の電力増幅器の
特性に対応して歪み補償器の最適化を容易に調整するこ
とができる。
【００２７】図８はＦＥＴの特性の選択による最適化の
説明図であり、ＦＥＴは、その種別，型等に従って各種
の特性を有するものである。このようなＦＥＴを用いた
歪み補償器の利得特性が、ＦＥＴａ，ＦＥＴｂ，ＦＥＴ
ｃとして示すようにそれぞれ異なる場合、後段に接続す
る電力増幅器の利得特性を補償する特性のＦＥＴを選択
することにより、最適化を図ることができる。
説明図であり、ＦＥＴは、その種別，型等に従って各種
の特性を有するものである。このようなＦＥＴを用いた
歪み補償器の利得特性が、ＦＥＴａ，ＦＥＴｂ，ＦＥＴ
ｃとして示すようにそれぞれ異なる場合、後段に接続す
る電力増幅器の利得特性を補償する特性のＦＥＴを選択
することにより、最適化を図ることができる。
【００２８】図９は利得調整による最適化の説明図であ
り、（Ａ）は歪み補償器２０と電力増幅器２１とを入力
端子２５と出力端子２６との間に接続した構成を示し、
歪み補償器２０は、利得調整器２２とＦＥＴ歪み補償器
２３と利得調整器２４とを含む構成を有し、その利得調
整器２２，２４による利得調整によって最適化するもの
である。又ＦＥＴ歪み補償器２３は、例えば、図１に示
す構成を有するものである。
り、（Ａ）は歪み補償器２０と電力増幅器２１とを入力
端子２５と出力端子２６との間に接続した構成を示し、
歪み補償器２０は、利得調整器２２とＦＥＴ歪み補償器
２３と利得調整器２４とを含む構成を有し、その利得調
整器２２，２４による利得調整によって最適化するもの
である。又ＦＥＴ歪み補償器２３は、例えば、図１に示
す構成を有するものである。
【００２９】又（Ｂ）は、利得調整器２２，２４の調整
による利得特性を示し、ＦＥＴ歪み補償器２３の前段の
利得調整器２２による利得の大小の調整により、歪み補
償器２０としての利得特性は、矢印方向に変化する。即
ち、利得調整器２２による利得を大きくすると、利得特
性曲線は、斜め上方向にシフトする。従って、利得が増
加しはじめる入力電力は値が小さい方向にシフトする。
又利得調整器２４による利得の大小の調整により、歪み
補償器２０としての利得特性は、上下方向にシフトす
る。従って、電力増幅器２１の特性に対応して、利得調
整器２２，２４の利得を調整することにより、最適化を
図ることができる。
による利得特性を示し、ＦＥＴ歪み補償器２３の前段の
利得調整器２２による利得の大小の調整により、歪み補
償器２０としての利得特性は、矢印方向に変化する。即
ち、利得調整器２２による利得を大きくすると、利得特
性曲線は、斜め上方向にシフトする。従って、利得が増
加しはじめる入力電力は値が小さい方向にシフトする。
又利得調整器２４による利得の大小の調整により、歪み
補償器２０としての利得特性は、上下方向にシフトす
る。従って、電力増幅器２１の特性に対応して、利得調
整器２２，２４の利得を調整することにより、最適化を
図ることができる。
【００３０】図１０は本発明の第２の実施の形態の説明
図であり、３１はゲートＧ，ソースＳ，ドレインＤを有
する電界効果トランジスタ（ＦＥＴ）、３２はＦＥＴ３
１の負荷回路としてのＦＥＴ、３３はバイアスライン、
３４は入力端子、３５は出力端子、３６は電源端子、３
７はバイアス端子、ＶCCは電源電圧、Ｖg はゲート電圧
を示す。
図であり、３１はゲートＧ，ソースＳ，ドレインＤを有
する電界効果トランジスタ（ＦＥＴ）、３２はＦＥＴ３
１の負荷回路としてのＦＥＴ、３３はバイアスライン、
３４は入力端子、３５は出力端子、３６は電源端子、３
７はバイアス端子、ＶCCは電源電圧、Ｖg はゲート電圧
を示す。
【００３１】この実施の形態は、図１に於ける抵抗
（Ｒ）２の代わりに、ゲートとソースとを接続したＦＥ
Ｔ３２を、ＦＥＴ３１の負荷回路として接続した場合を
示し、このＦＥＴ３１のバイアス点の設定や最適化調整
等については、前述のバイアス点設定，最適化調整を適
用することができるものである。
（Ｒ）２の代わりに、ゲートとソースとを接続したＦＥ
Ｔ３２を、ＦＥＴ３１の負荷回路として接続した場合を
示し、このＦＥＴ３１のバイアス点の設定や最適化調整
等については、前述のバイアス点設定，最適化調整を適
用することができるものである。
【００３２】図１１は本発明の第３の実施の形態の説明
図であり、４１はゲートＧ，ソースＳ，ドレインＤを有
する電界効果トランジスタ（ＦＥＴ）、４２はＦＥＴ４
１の負荷回路としての負荷調整用ＦＥＴ、４３はバイア
スライン、４４は入力端子、４５は出力端子、４６は電
源端子、４７はバイアス端子、４８はバイアスライン、
ＶCCは電源電圧、Ｖg ，ＶG はゲート電圧を示す。
図であり、４１はゲートＧ，ソースＳ，ドレインＤを有
する電界効果トランジスタ（ＦＥＴ）、４２はＦＥＴ４
１の負荷回路としての負荷調整用ＦＥＴ、４３はバイア
スライン、４４は入力端子、４５は出力端子、４６は電
源端子、４７はバイアス端子、４８はバイアスライン、
ＶCCは電源電圧、Ｖg ，ＶG はゲート電圧を示す。
【００３３】この実施の形態は、図１０に於けるＦＥＴ
３２に対応するＦＥＴ４２のゲートに、バイアスライン
４８を介してゲート電圧ＶG を印加して、負荷インピー
ダンスを調整可能とした負荷調整用ＦＥＴを設けた場合
を示す。従って、このバイアス電圧ＶG を調整すること
により、図１に於ける抵抗２の値を調整する場合と等価
な負荷インピーダンス調整が可能となる。従って、最適
化の調整が容易となる。
３２に対応するＦＥＴ４２のゲートに、バイアスライン
４８を介してゲート電圧ＶG を印加して、負荷インピー
ダンスを調整可能とした負荷調整用ＦＥＴを設けた場合
を示す。従って、このバイアス電圧ＶG を調整すること
により、図１に於ける抵抗２の値を調整する場合と等価
な負荷インピーダンス調整が可能となる。従って、最適
化の調整が容易となる。
【００３４】図１２は電力増幅器との接続構成説明図で
あり、（Ａ）は電力増幅器５１の前段に前述の歪み補償
器５０を接続し、電力増幅器５１の歪み特性を歪み補償
器５０によって補償する構成を示す。又（Ｂ）は、電力
増幅器６１の前段に歪み補償器６０を接続し、この歪み
補償器６０は、整合回路６２とＦＥＴ歪み補償器６３と
整合回路６４とを含む構成とした場合を示す。
あり、（Ａ）は電力増幅器５１の前段に前述の歪み補償
器５０を接続し、電力増幅器５１の歪み特性を歪み補償
器５０によって補償する構成を示す。又（Ｂ）は、電力
増幅器６１の前段に歪み補償器６０を接続し、この歪み
補償器６０は、整合回路６２とＦＥＴ歪み補償器６３と
整合回路６４とを含む構成とした場合を示す。
【００３５】整合回路６２，６４は、マイクロ波回路に
於いて既に知られている各種の構成を適用することがで
きるものであり、ＦＥＴ歪み補償器６３は、例えば、図
１に示す構成を適用することができる。従って、多数波
のマイクロ波信号を増幅する場合の広帯域特性を得るこ
とができ、且つ電力増幅器６１の歪み補償を行うことが
できる。
於いて既に知られている各種の構成を適用することがで
きるものであり、ＦＥＴ歪み補償器６３は、例えば、図
１に示す構成を適用することができる。従って、多数波
のマイクロ波信号を増幅する場合の広帯域特性を得るこ
とができ、且つ電力増幅器６１の歪み補償を行うことが
できる。
【００３６】
【発明の効果】以上説明したように、本発明は、ＦＥＴ
１のゲートＧに入力信号を加え、ドレインＤを出力端子
５に接続すると共に、抵抗２やＦＥＴ等による負荷回路
を接続して電源電圧ＶCCを印加し、ゲートＧにはバイア
スライン３を介してゲート電圧Ｖg を印加するもので、
所定値以下の入力電力の場合は利得が一定であるが、所
定値を超えた入力電力の時に利得が増加する特性を得る
ことができ、電力増幅器の利得低下を補償し、利得低下
による歪みを補償することができる。そして、簡単な構
成であると共に、電力増幅器の利得特性に対応して最適
化を図ることが容易である利点がある。
１のゲートＧに入力信号を加え、ドレインＤを出力端子
５に接続すると共に、抵抗２やＦＥＴ等による負荷回路
を接続して電源電圧ＶCCを印加し、ゲートＧにはバイア
スライン３を介してゲート電圧Ｖg を印加するもので、
所定値以下の入力電力の場合は利得が一定であるが、所
定値を超えた入力電力の時に利得が増加する特性を得る
ことができ、電力増幅器の利得低下を補償し、利得低下
による歪みを補償することができる。そして、簡単な構
成であると共に、電力増幅器の利得特性に対応して最適
化を図ることが容易である利点がある。
【図１】本発明の第１の実施の形態の説明図である。
【図２】バイアス点の説明図である。
【図３】バイアス点移動の動作説明図である。
【図４】相互コンダクタンスの変化の説明図である。
【図５】利得特性の説明図である。
【図６】最適化の説明図である。
【図７】バイアス点による最適化の説明図である。
【図８】ＦＥＴの特性の選択による最適化の説明図であ
る。
る。
【図９】利得調整による最適化の説明図である。
【図１０】本発明の第２の実施の形態の説明図である。
【図１１】本発明の第３の実施の形態の説明図である。
【図１２】電力増幅器との接続構成説明図である。
【図１３】電力増幅器の特性説明図である。
【図１４】従来例の歪み補償器の説明図である。
【図１５】歪み補償の説明図である。
１ 電界効果トランジスタ（ＦＥＴ） ２ 抵抗（Ｒ） ３ バイアスライン ４ 入力端子 ５ 出力端子 ６ 電源端子 ７ バイアス端子 Ｇ ゲート Ｄ ドレイン Ｓ ソース
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J090 AA04 AA41 CA25 CA27 CA81 FA08 FA10 GN03 GN04 GN11 HA09 HA25 KA48 MA17 MA18 MA23 SA14 TA01 TA02 TA06
Claims (4)
- 【請求項１】 電力増幅器の歪みを補償する歪み補償器
に於いて、 電界効果トランジスタのゲートに入力端子を接続し、電
源電圧を負荷回路を介してドレインに印加し、該ドレイ
ンに出力端子を接続し、バイアス点を該電界効果トラン
ジスタのドレイン電流の非飽和領域に設定した構成を有
することを特徴とする歪み補償器。 - 【請求項２】 前記電界効果トランジスタのバイアス点
を、前記ゲートに印加するゲート電圧又は前記電源電圧
又は前記ドレインに接続した負荷回路の少なくとも何れ
か一つの調整により設定する構成を有することを特徴と
する請求項１記載の歪み補償器。 - 【請求項３】 前記電界効果トランジスタのドレイン
に、負荷調整用電界効果トランジスタを接続し、該負荷
調整用電界効果トランジスタのゲート電圧を調整可能に
設けたことを特徴とする請求項１記載の歪み補償器。 - 【請求項４】 前記電界効果トランジスタの入力端子側
と出力端子側の何れ一方又は両方に利得調整器を接続し
たことを特徴とする請求項１乃至３の何れか１項記載の
歪み補償器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11023405A JP2000223960A (ja) | 1999-02-01 | 1999-02-01 | 歪み補償器 |
| US09/385,721 US6377118B1 (en) | 1999-02-01 | 1999-08-30 | Linearizer for power amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11023405A JP2000223960A (ja) | 1999-02-01 | 1999-02-01 | 歪み補償器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000223960A true JP2000223960A (ja) | 2000-08-11 |
Family
ID=12109602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11023405A Pending JP2000223960A (ja) | 1999-02-01 | 1999-02-01 | 歪み補償器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6377118B1 (ja) |
| JP (1) | JP2000223960A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6538509B2 (en) * | 2001-03-09 | 2003-03-25 | Dragonwave Inc. | Linearizer for a power amplifier |
| US7058369B1 (en) | 2001-11-21 | 2006-06-06 | Pmc-Sierra Inc. | Constant gain digital predistortion controller for linearization of non-linear amplifiers |
| US7489489B2 (en) * | 2003-08-11 | 2009-02-10 | Jm Electronics Ltd. Llc | Load current sensing technique |
| US8587378B2 (en) | 2011-11-18 | 2013-11-19 | Chandra Khandavalli | Analog pre-distortion linearizer |
| US9831833B1 (en) * | 2016-01-28 | 2017-11-28 | Rockwell Collins, Inc. | Power amplifier |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57101404A (en) | 1980-12-16 | 1982-06-24 | Fujitsu Ltd | Compensation circuit for nonlinear distortion |
| US4564816A (en) * | 1984-05-09 | 1986-01-14 | Rca Corporation | Predistortion circuit |
| US5221908A (en) * | 1991-11-29 | 1993-06-22 | General Electric Co. | Wideband integrated distortion equalizer |
| FR2721156B1 (fr) * | 1994-06-13 | 1996-07-26 | Europ Agence Spatiale | Circuit de linéarisation à prédistorsion. |
| JP3508401B2 (ja) * | 1996-07-12 | 2004-03-22 | 富士通株式会社 | 増幅回路および多段増幅回路 |
| US5990745A (en) * | 1998-07-29 | 1999-11-23 | Carroll; Lewis R. | Discharge element for charge-integrating preamplifier |
-
1999
- 1999-02-01 JP JP11023405A patent/JP2000223960A/ja active Pending
- 1999-08-30 US US09/385,721 patent/US6377118B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6377118B1 (en) | 2002-04-23 |
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| A521 | Written amendment |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060523 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060724 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070206 |