JP2000228503A

JP2000228503A - 半導体装置の製造方法

Info

Publication number: JP2000228503A
Application number: JP11292523A
Authority: JP
Inventors: Toshiharu Yasumura; 俊治安村; Shinya Watabe; 真也渡部
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-11-30
Filing date: 1999-10-14
Publication date: 2000-08-15

Abstract

(57)【要約】【課題】同一マスクを再使用して、重ね合わせマージ
ンを確保するための高解像度の工程を不要とする簡略化
フローを用いることにより、高価な高精度ステッパー、
ハーフトーンマスク等を用いず、工程数の少ない半導体
装置の製造方法を提供する。【解決手段】ホール径の最小寸法が０．３０μｍ程
度ですむため最小寸法に余裕があり、ホール径縮小プロ
セスも不要である。ホール径に０．０５μｍ程度のズレ
が生じていても基板Ｓｉとのコンタクト等を採ることが
できるため、重ね合わせマージン確保のために必要であ
った高価な高精度ステッパーは不要である。ＳＮ直コン
の抵抗値を上げてしまうダメージ層の除去を厚膜ポリシ
リコン膜のエッチングと一括して行うために、従来ダメ
ージ層を除去するために用いていたＣＤＥ工程が不要と
なる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法、特にＤＲＡＭの円筒型キャパシタの製造工程を簡
略化した半導体装置の製造方法に関する。

【０００２】

【従来の技術】最近のＤＲＡＭ（Dynamic Random Acces
s Memory）、特に６４メガビットＤＲＡＭ（以下、「６
４ＭＤ」という。）はシュリンク化が進み、これに伴い
キャパシタ容量の確保が困難となってきた。次世代品で
はさらにキャパシタの容量増大が必要になると考えられ
る。一方、従来の６４ＭＤの製造方法、特にＤＲＡＭの
円筒型キャパシタの製造方法では厚膜粗面化処理方法を
用いているが、この方法は、円筒型キャパシタの製造工
程だけでも工程数が多く、複雑なプロセスフローとなっ
ている。

【０００３】図３８は、従来の円筒形キャパシタにおけ
るストレージノード（Storage Node: ＳＮ）の構造上面
図を示し、図３９ないし図５０は、従来の円筒型キャパ
シタにおけるＳＮの一部の製造工程断面図を示す。図３
８から図５０において同一の符号は同一の部分を示すた
め、同一の符号に関する説明は省略する。図３８におい
て、符号３８３はＳｉ基板（不図示）上のトランスファ
ーゲート（transfer gate: ＴＧ）、３８２はＴＧ３８
３等のＴＧ枠付け、３９５はポリビットＰＢ（配線）、
ＢＣはビットラインコンタクト、ＳＣはＳＮコンタクト
を示す。以下の図３９ないし図５０では各図が（Ａ）と
（Ｂ）とに分かれているが、各々（Ａ）の方の図は、図
３８に示されるＡ１とＡ２との間の断面図（以下、「横
割り図」という。）を示し、（Ｂ）の方の図は、図３８
に示されるＢ１とＢ２との間の断面図（以下、「縦割り
図」という。）を示す。図３９（Ａ）、（Ｂ）は、ＴＧ
３８３とＴＧ３８４とのウェーハに酸化膜（ＴＧとＰＢ
間との間用）３８０を形成した状態を示す。図４０
（Ａ）は、酸化膜３８０の上に酸化膜（ＰＢとＳＮとの
間用）３９０を形成した状態を示す。図４０（Ｂ）に示
されるように、ＰＢ配線３９５、３９７は二層のＷＳｉ
とポリシリコン膜とからなっている。図４１（Ａ）、
（Ｂ）に示すように、酸化膜３９０上にＳＮ直接コンタ
クト（以下、「ＳＮ直コン」という。）のフォトレジス
ト４００でエッチングパターンを形成する。次に図４２
（Ａ）、（Ｂ）に示すように、酸化膜ドライエッチング
によりエッチングパターンに沿ってエッチングを行う。
この場合、ホール径４１２は約０．１μｍ必要であり、
ホールの深さ４１４は約１μｍ必要である。酸化膜３８
０、３９０のドライエッチング時にＣＦ系のガスを用い
る結果として、注入されたＣと基板Ｓｉとが結合してＳ
ｉＣの変質層になると考えられている。この変質層はダ
メージ層４１０と呼ばれ、ＳＮ直コンの抵抗値を上げて
しまうため、ダウンフローエッチャによるケミカルドラ
イエッチング（ＣＤＥ）工程処理を行い除去される。上
述のようにＳＮ直コンでは、ホール径４１２が０．１μ
ｍ、ホールの深さ４１４が１μｍという微細なサイズを
必要とするという問題があり、さらにダメージ層４１０
をケミカルドライエッチング（Chemical Dry Etching :
ＣＤＥ）工程により除去するための余分な工程を必要
とするという問題があった。図４３（Ａ）、（Ｂ）に示
すように、フォトレジスト４００除去後、酸化膜３９０
上にポリシリコン膜４２０を形成する。次に、図４４
（Ａ）、（Ｂ）に示すように、このポリシリコン膜４２
０をエッチバックしてポリプラグ４３０を形成する。さ
らに図４５（Ａ）、（Ｂ）に示すように、ポリプラグ４
３０と酸化膜３９０との上にポリシリコン膜（ＳＮ用）
４４０を形成し、次に図４６（Ａ）、（Ｂ）に示すよう
に、このポリシリコン膜（ＳＮ用）４４０の上にフォト
レジスト膜４５０によりエッチングパターンを形成し
て、図４７（Ａ）、（Ｂ）に示すように、酸化膜４４０
までエッチングする。図４８（Ａ）、（Ｂ）に示すよう
に、枠付け処理によりＳＮ円筒の内面用枠付部４７２を
酸化膜４４０の表面に作成する。このＳＮ円筒の内面用
枠付部４７２の上にネガ型フォトレジスト４７０により
エッチングパターンを形成する。図４９（Ａ）、（Ｂ）
にエッチング後の状態を示す。ネガ型フォトレジスト４
７０を除去した後、図５０（Ａ）、（Ｂ）に示すよう
に、円筒型のＳＮが作成される。

【０００４】

【発明が解決しようとする課題】上述のように、従来の
６４ＭＤの製造方法においては微細なサイズのホールを
必要とするという問題があり、この微細なサイズのため
の重ね合わせマージンを確保するためには、高価な高精
度ステッパー、ハーフトーンマスク等を用いる必要があ
るという問題があった。重ね合わせマージンを確保する
ためにはホール径の縮小プロセスも必要であり、その結
果コンタクト径が小さくなりコンタクト抵抗が増加する
という問題があった。さらに、ダメージ層を除去するた
めの余分な工程が必要であり、高段差ができるためＢＰ
ＴＥＯＳ（ＢＰテトラエトキシオルソシラン）等の平坦
化プロセスが必要であり、工程数が増加するという問題
があった。そこで、本発明の目的は、上記問題を解決す
るためになされたものであり、同一マスクを再使用し
て、重ね合わせマージンを確保するための高解像度の工
程を不要とする簡略化フローを用いることにより、高価
な高精度ステッパー、ハーフトーンマスク等を用いず、
工程数の少ない半導体装置の製造方法を提供することに
ある。

【０００５】

【課題を解決するための手段】この発明の半導体装置の
製造方法は、枠付け部を有する複数のトランスファーゲ
ートをシリコン基板上に形成する工程と、前記複数のト
ランスファーゲート間にホールを有する形状で、層間絶
縁用の酸化膜を前記複数のトランスファーゲートおよび
前記ホール上に亘って形成する工程と、前記枠付け部を
含む範囲まで前記シリコン基板とコンタクト可能なエッ
チングパターンを、ストレージノード・マスクを用いて
ポジ型フォトレジストにより前記酸化膜上に形成する第
１エッチングパターン形成工程と、エッチング時間を前
記ホールの底の前記酸化膜の厚さ分に設定して、前記酸
化膜を前記エッチングパターンに沿ってドライエッチン
グする第１ドライエッチング工程と、前記酸化膜上に厚
膜ポリシリコン膜を形成する工程と、前記エッチングパ
ターンを、前記ストレージノード・マスクを再度用いて
ポジ型フォトレジストにより前記厚膜ポリシリコン膜上
に形成する第２エッチングパターン形成工程と、エッチ
ング時間を、前記厚膜ポリシリコン膜と前記第１ドライ
エッチング工程の結果形成された前記シリコン基板上の
ダメージ層とを合わせた厚さ分に設定して、前記厚膜ポ
リシリコン膜と前記ダメージ層とを前記エッチングパタ
ーンに沿って一括してドライエッチングする第２ドライ
エッチング工程と、前記ストレージノード・マスクを用
いたエッチングパターンを、ネガ型フォトレジストによ
り前記厚膜ポリシリコン膜上に形成する第３エッチング
パターン形成工程と、前記第３エッチングパターン形成
工程により形成されたエッチングパターンに沿って、前
記厚膜ポリシリコン膜をポリシリコン異方性エッチング
によりドライエッチングすることによりストレージノー
ドを形成する第３ドライエッチング工程とを備えたもの
である。ここで、この発明の半導体装置の製造方法は、
前記第２ドライエッチング工程の後に、前記厚膜ポリシ
リコン膜上に粗面化処理を行う工程をさらに備え、前記
第３エッチングパターン形成工程は、粗面化処理された
前記厚膜ポリシリコン膜上に前記ストレージノード・マ
スクを用いたエッチングパターンをネガ型フォトレジス
トにより形成し、前記第３ドライエッチング工程は、粗
面化処理された前記厚膜ポリシリコン膜を前記第３エッ
チングパターン形成工程により形成されたエッチングパ
ターンに沿って、ポリシリコン異方性エッチングにより
ドライエッチングすることによりストレージノードを形
成することができるものである。

【０００６】この発明の半導体装置の製造方法は、枠付
け部を有する複数のトランスファーゲートをシリコン基
板上に作成する工程と、前記複数のトランスファーゲー
ト間にホールを有する形状で、層間絶縁用の酸化膜を前
記複数のトランスファーゲートおよび前記ホール上に亘
って形成する工程と、前記枠付け部を含む範囲まで前記
シリコン基板とコンタクト可能なエッチングパターン
を、ストレージノード・マスクを用いてポジ型フォトレ
ジストにより前記酸化膜上に形成する第１エッチングパ
ターン形成工程と、エッチング時間を前記ホールの底の
前記酸化膜の厚さ分に設定して、前記酸化膜を前記エッ
チングパターンに沿ってドライエッチングする第１ドラ
イエッチング工程と、前記第１ドライエッチング工程の
結果形成された前記シリコン基板上のダメージ層をケミ
カルドライエッチングして除去するダメージ層除去工程
と、前記酸化膜上に厚膜ポリシリコン膜を形成する工程
と、前記エッチングパターンを、前記ストレージノード
・マスクを再度用いてポジ型フォトレジストにより前記
厚膜ポリシリコン膜上に形成する第２エッチングパター
ン形成工程と、前記第２エッチングパターン形成工程に
より形成された前記ポジ型フォトレジストの表面に枠付
けを行う工程と、エッチング時間を前記厚膜ポリシリコ
ン膜の厚さ分より少なく設定し、前記ホールの底に前記
厚膜ポリシリコン膜を残して、枠付けを行った前記エッ
チングパターンに沿って前記厚膜ポリシリコン膜をドラ
イエッチングする第２ドライエッチング工程と、前記ス
トレージノード・マスクを用いたエッチングパターン
を、ネガ型フォトレジストにより前記厚膜ポリシリコン
膜上に形成する第３エッチングパターン形成工程と、前
記第３エッチングパターン形成工程により形成された前
記ネガ型フォトレジストの表面に枠付けを行う工程と、
前記枠付けを行う工程により形成された枠付けを行った
エッチングパターンに沿って、前記厚膜ポリシリコン膜
をポリシリコン異方性エッチングによりドライエッチン
グすることによりストレージノードを形成する第３ドラ
イエッチング工程とを備えたものである。

【０００７】この発明の半導体装置の製造方法は、枠付
け部を有する複数のトランスファーゲートをシリコン基
板上に作成する工程と、前記複数のトランスファーゲー
ト間にホールを有する形状で、層間絶縁用の酸化膜を前
記複数のトランスファーゲートおよび前記ホール上に亘
って形成する工程と、前記枠付け部を含む範囲まで前記
シリコン基板とコンタクト可能なエッチングパターン
を、ストレージノード・マスクを用いてポジ型フォトレ
ジストにより前記酸化膜上に形成する第１エッチングパ
ターン形成工程と、エッチング時間を前記ホールの底に
存する前記酸化膜の厚さ分に設定して、前記酸化膜を前
記エッチングパターンに沿ってドライエッチングする第
１ドライエッチング工程と、前記第１ドライエッチング
工程の結果形成された前記シリコン基板上のダメージ層
をケミカルドライエッチングして除去するダメージ層除
去工程と、エッチングストッパー膜を前記酸化膜上に形
成する工程と、前記エッチングストッパー膜上に厚膜ポ
リシリコン膜を形成する工程と、前記エッチングパター
ンを、前記ストレージノード・マスクを再度用いてポジ
型フォトレジストにより前記厚膜ポリシリコン膜上に形
成する第２エッチングパターン形成工程と、前記第２エ
ッチングパターン形成工程により形成された前記ポジ型
フォトレジストの表面に枠付けを行う工程と、エッチン
グ時間を、前記エッチングストッパー膜まで前記厚膜ポ
リシリコン膜を選択的にエッチングできるように設定し
て、前記厚膜ポリシリコン膜を枠付けを行った前記エッ
チングパターンに沿ってドライエッチングする第２ドラ
イエッチング工程と、前記ストレージノード・マスクを
用いたエッチングパターンを、ネガ型フォトレジストに
より前記厚膜ポリシリコン膜上に形成する第３エッチン
グパターン形成工程と、前記第３エッチングパターン形
成工程により形成された前記ネガ型フォトレジストの表
面に枠付けを行う工程と、前記枠付けを行う工程により
形成された枠付けを行ったエッチングパターンに沿っ
て、前記厚膜ポリシリコン膜をポリシリコン異方性エッ
チングによりドライエッチングすることによりストレー
ジノードを形成する第３ドライエッチング工程とを備え
たものである。ここで、この発明の半導体装置の製造方
法は、前記第２ドライエッチング工程の後に、前記厚膜
ポリシリコン膜上に粗面化処理を行う工程をさらに備
え、前記第３エッチングパターン形成工程は、粗面化処
理された前記厚膜ポリシリコン膜上に前記ストレージノ
ード・マスクを用いたエッチングパターンをネガ型フォ
トレジストにより形成し、前記第３ドライエッチング工
程は、粗面化処理された前記厚膜ポリシリコン膜を前記
枠付けを行う工程により形成された枠付けを行ったエッ
チングパターンに沿って、ポリシリコン異方性エッチン
グによりドライエッチングすることによりストレージノ
ードを形成することができるものである。

【０００８】この発明の半導体装置の製造方法は、枠付
け部を有する複数のトランスファーゲートをシリコン基
板上に作成する工程と、複数の前記トランスファーゲー
トの各々の上に層間絶縁用の酸化膜を形成する工程と、
前記酸化膜上にノンドープポリシリコン膜を形成する工
程と、前記枠付け部を含む範囲まで前記シリコン基板と
コンタクト可能なエッチングパターンを、ストレージノ
ード・マスクを用いてポジ型フォトレジストにより前記
ノンドープポリシリコン膜上に形成する第１エッチング
パターン形成工程と、前記第１エッチングパターン形成
工程により形成された前記ポジ型フォトレジストの表面
に枠付けを行う工程と、エッチング時間を、前記複数の
トランスファーゲート間のホールの底に前記ノンドープ
ポリシリコン膜が残るように設定して、前記ノンドープ
ポリシリコン膜を枠付けを行った前記エッチングパター
ンに沿ってドライエッチングする第１ドライエッチング
工程と、前記ノンドープポリシリコン膜、前記酸化膜お
よび前記ホールの底のノンドープポリシリコン膜上に薄
膜ポリシリコン膜を形成する工程と、前記ストレージノ
ード・マスクを用いたエッチングパターンを、ネガ型フ
ォトレジストにより前記薄膜ポリシリコン膜上に形成す
る第２エッチングパターン形成工程と、前記第２エッチ
ングパターン形成工程により形成された前記ネガ型フォ
トレジストの表面に枠付けを行う工程と、前記枠付けを
行う工程により形成された枠付けを行ったエッチングパ
ターンに沿って、前記薄膜ポリシリコン膜をポリシリコ
ン異方性エッチングによりドライエッチングすることに
よりストレージノードを形成する第２ドライエッチング
工程とを備えたものである。

【０００９】この発明の半導体装置の製造方法は、枠付
け部を有する複数のトランスファーゲートをシリコン基
板上に作成する工程と、複数の前記トランスファーゲー
トの各々の上に層間絶縁用の酸化膜を形成する工程と、
エッチングストッパー膜を前記酸化膜上および前記複数
のトランスファーゲート間のホール上に形成する工程
と、前記エッチングストッパー膜上にノンドープポリシ
リコン膜を形成する工程と、前記枠付け部を含む範囲ま
で前記シリコン基板とコンタクト可能なエッチングパタ
ーンを、ストレージノード・マスクを用いてポジ型フォ
トレジストにより前記ノンドープポリシリコン膜上に形
成する第１エッチングパターン形成工程と、前記第１エ
ッチングパターン形成工程により形成された前記ポジ型
フォトレジストの表面に枠付けを行う工程と、エッチン
グ時間を、前記エッチングストッパー膜まで前記ノンド
ープポリシリコン膜を選択的にエッチングできるように
設定して、前記ノンドープポリシリコン膜を枠付けを行
った前記エッチングパターンに沿ってドライエッチング
する第１ドライエッチング工程と、前記ノンドープポリ
シリコン膜および前記エッチングストッパー膜上に薄膜
ポリシリコン膜を形成する工程と、前記ストレージノー
ド・マスクを用いたエッチングパターンを、ネガ型フォ
トレジストにより前記薄膜ポリシリコン膜上に形成する
第２エッチングパターン形成工程と、前記第２エッチン
グパターン形成工程により形成された前記ネガ型フォト
レジストの表面に枠付けを行う工程と、前記枠付けを行
う工程により形成された枠付けを行ったエッチングパタ
ーンに沿って、前記薄膜ポリシリコン膜をポリシリコン
異方性エッチングによりドライエッチングすることによ
りストレージノードを形成する第２ドライエッチング工
程とを備えたものである。ここで、この発明の半導体装
置の製造方法は、前記第１ドライエッチング工程の後
に、前記薄膜ポリシリコン膜上に粗面化処理を行う工程
をさらに備え、前記第２エッチングパターン形成工程
は、粗面化処理された前記薄膜ポリシリコン膜上に前記
ストレージノード・マスクを用いたエッチングパターン
をネガ型フォトレジストにより形成し、前記第２ドライ
エッチング工程は、粗面化処理された前記薄膜ポリシリ
コン膜を前記枠付けを行う工程により形成された枠付け
を行ったエッチングパターンに沿って、ポリシリコン異
方性エッチングによりドライエッチングすることにより
ストレージノードを形成することができるものである。
また、この発明の半導体装置の製造方法は、前記エッチ
ングストッパー膜の膜厚は、３０ｎｍ〜１５０ｎｍとす
ることができるものである。また、この発明の半導体装
置の製造方法は、前記フォトレジスト枠付部の膜厚は、
２５０Å〜１５００Å（１Å＝１０^-10ｍ＝０．１ｎ
ｍ）とすることができるものである。また、この発明の
半導体装置の製造方法は、前記ストレージノードの厚さ
は、５０ｎｍ〜３００ｎｍとすることができるものであ
る。

【００１０】

【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を詳細に説明する。

【００１１】実施の形態１.図１から図３および図５か
ら図１０は、本発明の実施の形態１における円筒型キャ
パシタ（ＳＮ）の製造工程断面図を示し、図４はＳＮ直
コンのフォトレジスト開口部を示す。図１から図１０に
おいて同一の符号は同一の部分を示すため、同一の符号
に関する説明は省略する。図１に示すように、Ｓｉ基板
１６上にトランスファーゲート（transfer gate:ＴＧ）
１０および１２を作成する。ＴＧ１０、１２の作成方法
は従来の作成方法と同様である。このＴＧ１０、１２上
に層間絶縁用の酸化膜１４を形成する。酸化膜１４とし
ては、最近の傾向では、熱シンターで平坦化するための
枚葉式のＢＰＴＥＯＳ膜を形成する例があるが、本実施
の形態１では従来の拡散炉によるＴＥＯＳ（テトラエト
キシオルソシラン）膜を形成する。

【００１２】図２に示すように、マスクを用いた写真製
版処理により、酸化膜１４上に最小寸法が０．３０μｍ
程度のＳＮ直コンのフォトレジスト２０でエッチングパ
ターンを形成する。ＴＧ枠付部４０と位置４２との間
は、ほぼ酸化膜１４の膜厚分だけ離れている。図４は、
このときのエッチングパターンと下構造のＴＧ１０、１
２配線との位置関係を示す平面図である。図４に示すよ
うに、本実施の形態１で形成することができるエッチン
グパターンは、基板Ｓｉ１６とコンタクト可能な範囲４
４をＴＧ枠付け部４０に収まる程度まで採ることができ
る。

【００１３】図３に示すように、酸化膜ドライエッチン
グによりエッチングパターンに沿って下地酸化膜１４と
選択的にエッチングを行う。このとき、エッチング時間
をホール底の酸化膜１４の厚さ分と設定することによ
り、ホールに０．０５μｍ程度のズレが生じている場合
であっても基板Ｓｉ１６とのコンタクトを採ることがで
きる。ＴＧ１０、１２上の絶縁も十分確保することがで
きる。以下、このようなエッチングのことをセミセルフ
アラインコンタクト（semi self-aligned contact）ド
ライエッチングという。その後フォトレジスト２０を除
去する際に、酸化膜１４のドライエッチング時にCF系の
ガスを用いる結果として、注入されたＣと基板Ｓｉとが
結合してＳｉＣの変質層になると考えられている。この
変質層はダメージ層３０と呼ばれ、１００Å程度の深さ
まで形成される。ダメージ層３０はＳＮ直コンの抵抗値
を上げてしまうため除去する必要があるが、本実施の形
態１ではこのダメージ層３０を直ちには除去せず、次工
程に進む。

【００１４】図５に示すように、ＳＮ直コンを開口した
後、この酸化膜１４上に８０００Åの厚膜ポリシリコン
膜５０を形成する。次に、図６に示すように、前回ＳＮ
直コンのエッチングパターンを作成する際に用いたマス
クを再度用いて、厚膜ポリシリコン膜５０上にフォトレ
ジスト６０を形成する。このＳＮ直コンのエッチングパ
ターンは同一膜上に形成するため重ね合わせを正確に採
ることができる。さらに、ＴＧ１０、１２の側壁が酸化
膜で絶縁されているため、０．１μｍ程度のズレに対し
て十分マージンがあると考えられる。

【００１５】図７に示すように、ポリシリコン異方性エ
ッチングによりエッチングパターンに沿ってエッチング
を行う。このとき厚膜ポリシリコン膜５０とＳｉ基板１
６のダメージ層３０とを合わせた厚さ分のエッチング時
間を設定することにより、一度のポリシリコンドライエ
ッチング工程でダメージ層３０の除去を行うことができ
る。符号７０はダメージ層３０が除去されたことを示し
ている。この時、基板Ｓｉ１６を１００μｍ程度までエ
ッチングしても、デバイス性能上は問題がないため十分
なエッチングマージンが採れる。

【００１６】図８に示すように、厚膜ポリシリコン膜５
０上に粗面度２．０（１．５〜２．５)程度の粗面化処
理を行う。粗面化処理は枚葉式減圧ＣＶＤ装置（不図
示）を用いて行うことができる。粗面化処理を行った厚
膜ポリシリコン膜５０を、図８では薄膜粗面化処理膜
（ポリシリコン膜）８０で示す。ここで粗面度とは、Ｓ
Ｎを粗面化した場合の容量／ＳＮを粗面化しない場合の
容量をいう。

【００１７】図９に示すように、粗面化処理膜８０上に
ＳＮマスクを用いてフォトレジスト９０によりエッチン
グパターンを形成する。次に、図１０に示すように、厚
膜ポリシリコン膜５０をポリシリコン異方性エッチング
によりエッチングパターンに沿ってドライエッチングす
る。その後、フォトレジスト９０を除去して、円筒型キ
ャパシタ（ＳＮ）１００を得る。

【００１８】以上より、実施の形態１によれば、ホール
径の最小寸法が０．３０μｍ程度ですむため、従来のホ
ール径４１２が０．１μｍ必要であるのと比較して最小
寸法に余裕があり、ホール径縮小プロセスも不要であ
る。本実施の形態１ではホール径に０．０５μｍ程度の
ズレが生じていても基板Ｓｉとのコンタクト等を採るこ
とができるため、従来、重ね合わせマージン確保のため
に必要であった高価な高精度ステッパーは不要である。
本実施の形態１では、ＳＮ直コンの抵抗値を上げてしま
うダメージ層３０の除去を厚膜ポリシリコン膜５０のエ
ッチングと一括して行うために、従来ダメージ層３０を
除去するために用いていたダウンフローエッチャによる
ＣＤＥ工程が不要となる。

【００１９】実施の形態１では酸化膜１４として従来の
拡散炉によるＴＥＯＳ膜を形成したが、最近の傾向であ
る熱シンターで平坦化するための枚葉式のＢＰＴＥＯＳ
膜を形成する場合であっても、本実施の形態１で説明さ
れた簡略化製造フローを実施できる。さらに、図８ない
し図１０に示された粗面化処理を行わない場合であって
も、本実施の形態１で説明された簡略化製造フローを実
施できる。

【００２０】実施の形態２．図１１から図１９は、本発
明の実施の形態２における円筒型キャパシタの製造工程
断面図を示す。図１１から図１９において同一の符号は
同一の部分を示すため、同一の符号に関する説明は省略
する。図１１に示すように、Ｓｉ基板１６上にトランス
ファーゲート（transfer gate: ＴＧ）１０および１２
を作成する。ＴＧ１０、１２の作成方法は従来の作成方
法と同様である。このＴＧ１０、１２上に層間絶縁用の
酸化膜１１０を形成する。酸化膜１１０としては、最近
の傾向では、熱シンターで平坦化するための枚葉式のＢ
ＰＴＥＯＳ膜を形成する例があるが、本実施の形態２で
は従来の拡散炉によるＴＥＯＳ（テトラエトキシオルソ
シラン）膜を形成する。

【００２１】図１２に示すように、マスクを用いた写真
製版処理により、酸化膜１１０上に最小寸法が０．２０
μｍ程度のＳＮ直コンのフォトレジスト２０でエッチン
グパターンを形成する。次に、図１３に示すように、酸
化膜ドライエッチングによりエッチングパターンに沿っ
て下地酸化膜１１０と選択的にエッチングを行う。この
とき、エッチング時間をホール底の酸化膜１１０の厚さ
分と設定することにより、ホールに０．０５μｍ程度の
ズレが生じている場合であっても基板Ｓｉ１６とのコン
タクトを採ることができる。ＴＧ１０、１２上の絶縁も
十分確保することができる。その後フォトレジスト２０
を除去する際に、酸化膜１１０のドライエッチング時に
ＣＦ系のガスを用いる結果として、注入されたＣと基板
Ｓｉとが結合してＳｉＣの変質層になると考えられてい
る。この変質層はダメージ層１３０と呼ばれ、１００Å
程度の深さまで形成される。ダメージ層３０はＳＮ直コ
ンの抵抗値を上げてしまうため、従来のダウンフローエ
ッチャによるケミカルドライエッチング（ＣＤＥ）工程
処理を行い除去する。

【００２２】図１４に示すように、ＳＮ直コンを開口し
た後、この酸化膜１１０上に８０００Åの厚膜ポリシリ
コン膜１４０を形成する。図１５に示すように、前回Ｓ
Ｎ直コンのエッチングパターンを作成する際に用いたマ
スクを再度用いて、厚膜ポリシリコン膜１４０上にＳＮ
のエッチングパターンをポジ型フォトレジスト１５５に
より形成する。このＳＮ直コンのエッチングパターンは
同一膜上に形成するため重ね合わせを正確に採ることが
できる。さらに、ＴＧ１０、１２の側壁が酸化膜で絶縁
されているため、０．１μｍ程度のズレに対して十分マ
ージンがあると考えられる。このとき、写真製版後にポ
ジ型フォトレジスト１５５の枠付けプロセス(以下、
「ＲＥＬＡＣＳプロセス」または「ＲＥＬＡＣＳ処理」
という。)を行う。このＲＥＬＡＣＳ処理では、フォト
レジスト１５５の表面のみに選択的に付着する有機材料
を用いて枠付けを行う。フォトレジストの枠付部１５０
の膜厚としては、５００Å程度が望ましいが、２５０Å
〜１５００Å程度の膜厚であってもよい。

【００２３】図１６に示すように、枠付けを行ったエッ
チングパターンに沿ってポリシリコン異方性エッチング
を行う。このときエッチング時間を厚膜ポリシリコン膜
１４０の膜厚分のエッチング時間より短く設定すること
により、ポリシリコン膜１６０の膜厚分だけ残して円筒
型キャパシタ（ＳＮ）の内側円筒を形成する。

【００２４】図１７に示すように、厚膜ポリシリコン膜
１４０上に粗面度２．０（１．５〜２．５)程度の粗面
化処理を行う。粗面化処理は枚葉式減圧ＣＶＤ装置（不
図示）を用いて行うことができる。粗面化処理を行った
厚膜ポリシリコン膜１４０を、図１７では粗面化処理膜
１７０で示す。次に図１８に示すように、粗面化処理膜
１７０上に再度ＳＮマスクを用いて、前回とフォトレジ
ストの極性が反対のネガ型フォトレジスト１８０により
エッチングパターンを形成する。この場合も、写真製版
後にフォトレジスト１８０に対して望ましくは５００Å
程度の膜厚分のＲＥＬＡＣＳ処理を行う。ＲＥＬＡＣＳ
処理された部分１８５の膜厚は、２５０Å〜１５００Å
程度であってもよい。このＲＥＬＡＣＳ処理により、写
真製版処理の重ね合わせマージンが５００Å程度確保で
きる。

【００２５】図１９に示すように、厚膜ポリシリコン膜
１４０をエッチングパターンに沿ってポリシリコン異方
性エッチングによりドライエッチングを行う。その後フ
ォトレジスト１８０を除去して、円筒型キャパシタ（Ｓ
Ｎ）の外側円筒を形成する。

【００２６】以上より、実施の形態２によれば、ホール
径の最小寸法が０．２０μｍ程度ですむため、従来のホ
ール径４１２が０．１μｍ必要であるのと比較して最小
寸法に余裕があり、ホール径縮小プロセスも不要であ
る。本実施の形態２ではホール径に０．０５μｍ程度の
ズレが生じていても基板Ｓｉとのコンタクト等を採るこ
とができるため、従来、重ね合わせマージン確保のため
に必要であった高価な高精度ステッパーは不要である。

【００２７】実施の形態２では、ＳＮのエッチングパタ
ーンを形成する場合の写真製版処理でＲＥＬＡＣＳ処理
を用いた。これとは別に、ＳＮのエッチングパターン形
成後にフォトレジスト１５５または１８０を高温(例え
ば２００℃)でべークして、フォトレジスト１５５また
は１８０自体を弛らすこと(以下、「熱弛れプロセス」
という。)によっても、ＲＥＬＡＣＳ処理と同様の効果
を得ることができる。実施の形態２では酸化膜１１０と
して従来の拡散炉によるＴＥＯＳ膜を形成したが、最近
の傾向である熱シンターで平坦化するための枚葉式のＢ
ＰＴＥＯＳ膜を形成する場合であっても、本実施の形態
２で説明された簡略化製造フローを実施できる。さら
に、図１７ないし図１９に示された粗面化処理を行わな
い場合であっても、本実施の形態２で説明された簡略化
製造フローを実施できる。

【００２８】実施の形態３．実施の形態３において、実
施の形態２の、Ｓｉ基板１６上にトランスファーゲート
（transfer gate: ＴＧ）１０および１２を作成する工
程（図１１）から、ダメージ層３０を従来のダウンフロ
ーエッチャによるケミカルドライエッチング（ＣＤＥ）
工程処理を行い除去する工程（図１３）までは同様であ
るため説明は省略する。図２０から図２５は、本発明の
実施の形態３における円筒型キャパシタの製造工程断面
図を示す。図１１から図１３または図２０から図２５に
おいて同一の符号は同一の部分を示すため、同一の符号
に関する説明は省略する。

【００２９】図２０に示すように、ＳＮ直コンを開口し
た後、エッチングストッパー膜としてＳｉN膜２００
（窒化珪素膜。以下、「窒化膜」という。）をＴＥＯＳ
膜１１０上に形成する。エッチングストッパー膜（窒化
膜）の膜厚は、３０ｎｍ〜１５０ｎｍが望ましい。この
窒化膜２００上に８０００Åの厚膜ポリシリコン膜１４
０を形成する。

【００３０】図２１に示すように、厚膜ポリシリコン膜
１４０上にＳＮのエッチングパターンをポジ型フォトレ
ジスト２１５により形成する。このとき、写真製版後に
フォトレジスト２１５の枠付けプロセス（ＲＥＬＡＣＳ
処理）を行う。このＲＥＬＡＣＳ処理は、フォトレジス
ト２１５の表面のみに選択的に付着する有機材料を用い
て、フォトレジスト２１５に対し望ましくは５００Å程
度の膜厚分で行う。ＲＥＬＡＣＳ処理された部分（フォ
トレジスト枠付部）２１０の膜厚は、２５０Å〜２５０
０Å程度であってもよい。

【００３１】図２２に示すように、ポリシリコン異方性
エッチングにより枠付けを行ったエッチングパターンに
沿ってエッチングを行う。このとき厚膜ポリシリコン膜
１４０と窒化膜２００とを選択的にエッチングできるよ
うに設定することにより、円筒型キャパシタ（ＳＮ）の
内側円筒を形成する。その後、窒化膜２００のみを従来
のダウンフローエッチャで除去することにより、ＳＮ直
コンを基板Ｓｉ１６と導通させる。

【００３２】図２３に示すように、厚膜ポリシリコン膜
１４０上に粗面度２．０程度の粗面化処理を行う。粗面
度は１．５〜２．５程度であってもよい。粗面化処理を
行った厚膜ポリシリコン膜１４０を、図２３では粗面化
処理膜２３０で示す。粗面化処理は枚葉式減圧CVD装置
を用いて行うことができる。次に図２４に示すように、
粗面化処理膜２３０上に再度ＳＮマスクを用いて、前回
とフォトレジストの極性が反対のネガ型フォトレジスト
２４０によりエッチングパターンを形成する。この場合
も、写真製版後にフォトレジスト２４０に対して望まし
くは５００Å程度の膜厚分のＲＥＬＡＣＳ処理を行う。
ＲＥＬＡＣＳ処理された部分２４５の膜厚は、２５０Å
〜１５００Å程度であってもよい。このＲＥＬＡＣＳ処
理により、写真製版処理の重ね合わせマージンが５００
Å程度確保できる。

【００３３】図２５に示すように、厚膜ポリシリコン膜
１４０をエッチングパターンに沿ってポリシリコン異方
性エッチングによりドライエッチングを行う。その後フ
ォトレジスト２４０を除去して、円筒型キャパシタ（Ｓ
Ｎ）の外側円筒を形成する。

【００３４】以上より、実施の形態３によれば、ホール
径の最小寸法が０．２０μｍ程度ですむため、従来のホ
ール径４１２が０．１μｍ必要であるのと比較して最小
寸法に余裕があり、ホール径縮小プロセスも不要であ
る。本実施の形態３ではホール径に０．０５μｍ程度の
ズレが生じていても基板Ｓｉとのコンタクト等を採るこ
とができるため、従来、重ね合わせマージン確保のため
に必要であった高価な高精度ステッパーは不要である。

【００３５】実施の形態３では、実施の形態２と同様に
ＳＮ直コン形成後のダメージ層１３０の除去を従来のダ
ウンフローエッチャによるケミカルドライエッチング
（ＣＤＥ）工程処理を行い除去していたが、図２２で示
した窒化膜２００のみを従来のダウンフローエッチャで
除去する時(ガス系は同じＯ₂リッチでＣＨＦ₃少量添加
プロセス)に、同時に除去することもできる。実施の形
態３では、ＳＮのエッチングパターンを形成する場合の
写真製版処理でＲＥＬＡＣＳ処理を用いた。これとは別
に、ＳＮのエッチングパターン形成後にフォトレジスト
２１５または２４０を高温(例えば２００℃)でべークし
て、フォトレジスト２１５または２４０自体を弛らす熱
弛れプロセスによっても、ＲＥＬＡＣＳ処理と同様の効
果を得ることができる。実施の形態３では酸化膜１１０
として従来の拡散炉によるＴＥＯＳ膜を形成したが、最
近の傾向である熱シンターで平坦化するための枚葉式の
ＢＰＴＥＯＳ膜を形成する場合であっても、本実施の形
態３で説明された簡略化製造フローを実施できる。さら
に、図２３ないし図２５に示された粗面化処理を行わな
い場合であっても、本実施の形態３で説明された簡略化
製造フローを実施できる。

【００３６】実施の形態４．図２６から図３１は、本発
明の実施の形態４における円筒型キャパシタの製造工程
断面図を示す。図２６から図３１において同一の符号は
同一の部分を示すため、同一の符号に関する説明は省略
する。

【００３７】図２６に示すように、Ｓｉ基板１６上にト
ランスファーゲート（ＴＧ）１０および１２を作成す
る。ＴＧ１０、１２の作成方法は従来の作成方法と同様
である。このＴＧ１０、１２上に層間絶縁用の酸化膜２
６０を形成する。ＴＧ１０側の酸化膜２６０とＴＧ１２
側の酸化膜２６０との間に、ストレージノード（ＳＮ）
コンタクトを形成する。ＳＮコンタクトの底は図２６で
は符号２６２で示されている。酸化膜２６０上およびＳ
Ｎコンタクトの底２６２のＳｉ基板１６上にノンドープ
ポリシリコン膜２６４を蒸着する。ノンドープポリシリ
コン膜２６４上に、図２６に示されるような形状のパタ
ーンのマスクにより、最小寸法が０．３０μｍ程度のＳ
Ｎ直コンのポジ型のフォトレジスト２６６を用いて写真
製版処理を行う。

【００３８】図２７に示すように、ポジ型フォトレジス
ト２６６に対してポジ型フォトレジストの枠付けプロセ
スを用いてポジ型フォトレジスト枠付部分２７０を作成
し、ポジ型フォトレジスト２６６を約１００ｎｍ径縮小
する。ポジ型フォトレジスト枠付部２７０の膜厚は５０
０Å程度が望ましいが、２５０Å〜１５００Å程度であ
ってもよい。次に図２８に示すように、ホールの底にノ
ンドープポシリコン膜２８０の膜厚分を残して、異方性
ドライエッチングでノンドープポリシリコン膜２６４を
エッチングし、円筒型ストレージノードの内径を形成す
る。エッチング後、図２９に示すように、ノンドープポ
リシリコン膜２６４、酸化膜２６０およびホールの底に
残されたノンドープポリシリコン膜２８０上に１００ｎ
ｍの薄いポリシリコン膜２９２を蒸着する。この薄いポ
リシリコン膜２９２上に容量増加のために粗面化処理を
行う。粗面度は２．０程度であるが、１．５〜２．５程
度であってもよい。粗面化処理を行った薄いポリシリコ
ン膜２９２を、図２９では粗面化処理膜（デボ膜）２９
０で示す。粗面化処理は枚葉式減圧ＣＶＤ装置を用いて
行うことができる。

【００３９】図３０に示すように、前回のマスク（図２
６）によりネガ型フォトレジスト３００を用いて写真製
版処理を行う。ネガ型フォトレジスト３００の枠付けプ
ロセスを用いてフォトレジスト枠付部３０２を形成し、
ネガ型フォトレジスト３００を１００ｎｍ径拡大する。
ナガ型フォトレジスト枠付部３０２の膜厚は５００Å程
度が望ましいが、２５０Å〜１５００Å程度であっても
よい。図３１に示すように、ネガ型フォトレジスト３０
０形成後、ポリシリコンドライエッチングによりノンド
ープポリシリコン膜２６４、薄いポリシリコン膜２９２
および粗面化処理膜２９０を異方性に下地酸化膜２６０
までエッチングを行う。その後ネガ型フォトレジスト３
０２を除去して、円筒型キャパシタ（ＳＮ）の外側円筒
を形成する。

【００４０】以上より、実施の形態４によれば、従来の
円筒形キャパシタ構造のストレージノード形成工程に比
べてマスク枚数の増加のないストレージノード形成工程
を用いることにより、従来より簡略化した製造フローで
ストレージノードを形成することができる。さらに、図
２９ないし図３１に示された粗面化処理を行わない場合
であっても、本実施の形態４で説明された簡略化製造フ
ローを実施できる。

【００４１】実施の形態５．図３２から図３７は、本発
明の実施の形態５における円筒型キャパシタの製造工程
断面図を示す。図３２から図３７において同一の符号は
同一の部分を示すため、同一の符号に関する説明は省略
する。

【００４２】図３２に示すように、Ｓｉ基板１６上にト
ランスファーゲート（ＴＧ）１０および１２を作成す
る。ＴＧ１０、１２の作成方法は従来の作成方法と同様
である。このＴＧ１０、１２上に層間絶縁用の酸化膜２
６０を形成する。ＴＧ１０側の酸化膜２６０とＴＧ１２
側の酸化膜２６０との間に、ストレージノード（ＳＮ）
コンタクトを形成する。ＳＮコンタクトの底は図３２で
は符号２６２で示されている。酸化膜２６０上およびＳ
Ｎコンタクトの底２６２のＳｉ基板１６上にポリシリコ
ンのエッチングストッパーの窒化膜３２０を５０ｎｍ蒸
着する。エッチングストッパー膜（窒化膜）の膜厚は、
３０ｎｍ〜１５０ｎｍが望ましい。窒化膜３２０上にノ
ンドープポリシリコン膜２６４を蒸着する。このノンド
ープポリシリコン膜２６４上に、ストレージノードパタ
ーンのマスクにより、最小寸法が０．３０μｍ程度のＳ
Ｎ直コンのポジ型のフォトレジスト３２２を用いて写真
製版処理を行う。

【００４３】図３３に示すように、ポジ型フォトレジス
ト３２２に対してポジ型フォトレジストの枠付けプロセ
スを用いることによりポジ型フォトレジスト枠付部分３
３０を作成し、ポジ型フォトレジスト３２２を約１００
ｎｍ径縮小する。ポジ型フォトレジスト枠付部３３０の
膜厚は５００Å程度が望ましいが、２５０Å〜１５００
Å程度であってもよい。次に図３４に示すように、異方
性ドライエッチングでノンドープポリシリコン膜２６４
をエッチングストッパー窒化膜３２０まで選択的にエッ
チングし、円筒形ストレージノードの内径を形成する。
エッチング後、エッチングストッパー窒化膜３２０を異
方性にエッチング除去する。図３５に示すように、ノン
ドープポリシリコン膜２６４上に１００ｎｍの薄いポリ
シリコン膜３５０を蒸着し、この薄いポリシリコン膜３
５０上に容量増加のために粗面化処理を行う。粗面度は
２．０程度であるが、１．５〜２．５程度であってもよ
い。粗面化処理を行った薄いポリシリコン膜３５０を、
図３５では粗面化ポリシリコン膜３５２で示す。粗面化
処理は枚葉式減圧CVD装置を用いて行うことができる。

【００４４】図３６に示すように、前回のマスク（図３
２）によりネガ型フォトレジスト３５４を用いて写真製
版処理を行う。ネガ型フォトレジスト３５４の枠付けプ
ロセスを用いてネガ型フォトレジスト枠付部３６２を形
成し、ネガ型フォトレジスト３５４を１００ｎｍ径拡大
する。ネガ型フォトレジスト枠付部３６２の膜厚は５０
０Å程度が望ましいが、２５０Å〜１５００Å程度であ
ってもよい。図３７に示すように、ネガ型フォトレジス
ト３５４形成後、ポリシリコンドライエッチングにより
ノンドープポリシリコン膜２６４、薄いポリシリコン膜
３５０および粗面化ポリシリコン膜３５２を異方性に下
地酸化膜２６０までエッチングを行う。その後ネガ型フ
ォトレジスト３５４を除去して、円筒型キャパシタ（Ｓ
Ｎ）の外側円筒を形成する。

【００４５】以上より、実施の形態５によれば、従来の
円筒形キャパシタ構造のストレージノード形成工程に比
べてマスク枚数の増加のないストレージノード形成工程
を用いることにより、従来より簡略化した製造フローで
ストレージノードを形成することができる。さらに、図
３５ないし図３７に示された粗面化処理を行わない場合
であっても、本実施の形態５で説明された簡略化製造フ
ローを実施できる。

【００４６】上述の実施の形態１ないし５によれば、ホ
ール径の最小寸法が０．３０μｍ（３００ｎｍ）程度で
すむため、従来のホール径４１２が０．１μｍ必要であ
るのと比較して最小寸法に余裕があり、ホール径縮小プ
ロセスも不要である。さらに、ホール径に０．０５μｍ
（５０ｎｍ）程度のズレが生じていても基板Ｓｉとのコ
ンタクト等を採ることができるため、従来、重ね合わせ
マージン確保のために必要であった高価な高精度ステッ
パーは不要である。したがってストレージノード（Ｓ
Ｎ）の厚さとしては、５０ｎｍ〜３００ｎｍであること
が望ましい。

【００４７】

【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、同一マスクを再使用して、重ね
合わせマージンを確保するための高解像度の工程を不要
とする簡略化フローを用いることにより、高価な高精度
ステッパー、ハーフトーンマスク等を用いず、工程数の
少ない半導体装置の製造方法を提供することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１における円筒型ＳＮの
製造工程断面図である。

【図２】本発明の実施の形態１における円筒型ＳＮの
製造工程断面図である。

【図３】本発明の実施の形態１における円筒型ＳＮの
製造工程断面図である。

【図４】本発明の実施の形態１における円筒型ＳＮの
平面図である。

【図５】本発明の実施の形態１における円筒型ＳＮの
製造工程断面図である。

【図６】本発明の実施の形態１における円筒型ＳＮの
製造工程断面図である。

【図７】本発明の実施の形態１における円筒型ＳＮの
製造工程断面図である。

【図８】本発明の実施の形態１における円筒型ＳＮの
製造工程断面図である。

【図９】本発明の実施の形態１における円筒型ＳＮの
製造工程断面図である。

【図１０】本発明の実施の形態１における円筒型ＳＮ
の製造工程断面図である。

【図１１】本発明の実施の形態２におけるＲＥＬＡＣ
Ｓ処理を用いた円筒型ＳＮの製造工程断面図である。

【図１２】本発明の実施の形態２におけるＲＥＬＡＣ
Ｓ処理を用いた円筒型ＳＮの製造工程断面図である。

【図１３】本発明の実施の形態２におけるＲＥＬＡＣ
Ｓ処理を用いた円筒型ＳＮの製造工程断面図である。

【図１４】本発明の実施の形態２におけるＲＥＬＡＣ
Ｓ処理を用いた円筒型ＳＮの製造工程断面図である。

【図１５】本発明の実施の形態２におけるＲＥＬＡＣ
Ｓ処理を用いた円筒型ＳＮの製造工程断面図である。

【図１６】本発明の実施の形態２におけるＲＥＬＡＣ
Ｓ処理を用いた円筒型ＳＮの製造工程断面図である。

【図１７】本発明の実施の形態２におけるＲＥＬＡＣ
Ｓ処理を用いた円筒型ＳＮの製造工程断面図である。

【図１８】本発明の実施の形態２におけるＲＥＬＡＣ
Ｓ処理を用いた円筒型ＳＮの製造工程断面図である。

【図１９】本発明の実施の形態２におけるＲＥＬＡＣ
Ｓ処理を用いた円筒型ＳＮの製造工程断面図である。

【図２０】本発明の実施の形態３におけるエッチング
ストッパー膜を用いた円筒型ＳＮの製造工程断面図であ
る。

【図２１】本発明の実施の形態３におけるエッチング
ストッパー膜を用いた円筒型ＳＮの製造工程断面図であ
る。

【図２２】本発明の実施の形態３におけるエッチング
ストッパー膜を用いた円筒型ＳＮの製造工程断面図であ
る。

【図２３】本発明の実施の形態３におけるエッチング
ストッパー膜を用いた円筒型ＳＮの製造工程断面図であ
る。

【図２４】本発明の実施の形態３におけるエッチング
ストッパー膜を用いた円筒型ＳＮの製造工程断面図であ
る。

【図２５】本発明の実施の形態３におけるエッチング
ストッパー膜を用いた円筒型ＳＮの製造工程断面図であ
る。

【図２６】本発明の実施の形態４におけるノンドープ
ポリシリコン膜を用いた円筒型ＳＮの製造工程断面図で
ある。

【図２７】本発明の実施の形態４におけるノンドープ
ポリシリコン膜を用いた円筒型ＳＮの製造工程断面図で
ある。

【図２８】本発明の実施の形態４におけるノンドープ
ポリシリコン膜を用いた円筒型ＳＮの製造工程断面図で
ある。

【図２９】本発明の実施の形態４におけるノンドープ
ポリシリコン膜を用いた円筒型ＳＮの製造工程断面図で
ある。

【図３０】本発明の実施の形態４におけるノンドープ
ポリシリコン膜を用いた円筒型ＳＮの製造工程断面図で
ある。

【図３１】本発明の実施の形態４におけるノンドープ
ポリシリコン膜を用いた円筒型ＳＮの製造工程断面図で
ある。

【図３２】本発明の実施の形態５における薄いポリシ
リコン膜を用いた円筒型ＳＮの製造工程断面図である。

【図３３】本発明の実施の形態５における薄いポリシ
リコン膜を用いた円筒型ＳＮの製造工程断面図である。

【図３４】本発明の実施の形態５における薄いポリシ
リコン膜を用いた円筒型ＳＮの製造工程断面図である。

【図３５】本発明の実施の形態５における薄いポリシ
リコン膜を用いた円筒型ＳＮの製造工程断面図である。

【図３６】本発明の実施の形態５における薄いポリシ
リコン膜を用いた円筒型ＳＮの製造工程断面図である。

【図３７】本発明の実施の形態５における薄いポリシ
リコン膜を用いた円筒型ＳＮの製造工程断面図である。

【図３８】従来の円筒形ＳＮの構造上面図である。

【図３９】従来の円筒形ＳＮの構造上面図である。

【図４０】従来の円筒形ＳＮの構造上面図である。

【図４１】従来の円筒形ＳＮの構造上面図である。

【図４２】従来の円筒形ＳＮの構造上面図である。

【図４３】従来の円筒形ＳＮの構造上面図である。

【図４４】従来の円筒形ＳＮの構造上面図である。

【図４５】従来の円筒形ＳＮの構造上面図である。

【図４６】従来の円筒形ＳＮの構造上面図である。

【図４７】従来の円筒形ＳＮの構造上面図である。

【図４８】従来の円筒形ＳＮの構造上面図である。

【図４９】従来の円筒形ＳＮの構造上面図である。

【図５０】従来の円筒形ＳＮの構造上面図である。

【符号の説明】

１０、１２、３８３、３８４ＴＧ、１４、２６０、
３８０、３９０酸化膜、１６Ｓｉ基板、２０、
６０、９０、１５０、１８０、２１５、２４０、２６
６、３００、４００、４５０、４７０フォトレジス
ト、３０、１３０、４１０ダメージ層、４０、１
５０、２１０、２７０、３０２、３２２、３５４フォ
トレジスト枠付け部、５０、１４０厚膜ポリシリコ
ン膜、８０、３５２薄膜粗面化処理膜（ポリシリコ
ン膜）、１００ＳＮ、１１０ＴＥＯＳ膜、１６
０、４２０、４４０ポリシリコン膜、１７０、２３
０厚膜粗面化処理膜（ポリシリコン膜）、１８５、２
４５ＲＥＬＡＣＳ処理部、２００、３２０エッチ
ングストッパー膜、２６２ＳＮコンタクトの底、
２６４ノンドープポリシリコン膜、２９０粗面化
デボ膜、２９２、３５０薄いポリシリコン膜、３
８２ＴＧ枠付け、３９５、３９７ＰＢ、４１２
ホール径、４１４ホールの深さ、４３０ポリ
プラグ、４７２ＳＮ円筒の内面用枠付部。

Claims

【特許請求の範囲】

【請求項１】枠付け部を有する複数のトランスファー
ゲートをシリコン基板上に形成する工程と、前記複数の
トランスファーゲート間にホールを有する形状で、層間
絶縁用の酸化膜を前記複数のトランスファーゲートおよ
び前記ホール上に亘って形成する工程と、前記枠付け部
を含む範囲まで前記シリコン基板とコンタクト可能なエ
ッチングパターンを、ストレージノード・マスクを用い
てポジ型フォトレジストにより前記酸化膜上に形成する
第１エッチングパターン形成工程と、エッチング時間を
前記ホールの底の前記酸化膜の厚さ分に設定して、前記
酸化膜を前記エッチングパターンに沿ってドライエッチ
ングする第１ドライエッチング工程と、前記酸化膜上に
厚膜ポリシリコン膜を形成する工程と、前記エッチング
パターンを、前記ストレージノード・マスクを再度用い
てポジ型フォトレジストにより前記厚膜ポリシリコン膜
上に形成する第２エッチングパターン形成工程と、エッ
チング時間を、前記厚膜ポリシリコン膜と前記第１ドラ
イエッチング工程の結果形成された前記シリコン基板上
のダメージ層とを合わせた厚さ分に設定して、前記厚膜
ポリシリコン膜と前記ダメージ層とを前記エッチングパ
ターンに沿って一括してドライエッチングする第２ドラ
イエッチング工程と、前記ストレージノード・マスクを
用いたエッチングパターンを、ネガ型フォトレジストに
より前記厚膜ポリシリコン膜上に形成する第３エッチン
グパターン形成工程と、前記第３エッチングパターン形成工程により形成された
エッチングパターンに沿って、前記厚膜ポリシリコン膜
をポリシリコン異方性エッチングによりドライエッチン
グすることによりストレージノードを形成する第３ドラ
イエッチング工程とを備えたことを特徴とする半導体装
置の製造方法。
【請求項２】前記第２ドライエッチング工程の後に、
前記厚膜ポリシリコン膜上に粗面化処理を行う工程をさ
らに備え、前記第３エッチングパターン形成工程は、粗
面化処理された前記厚膜ポリシリコン膜上に前記ストレ
ージノード・マスクを用いたエッチングパターンをネガ
型フォトレジストにより形成し、前記第３ドライエッチング工程は、粗面化処理された前
記厚膜ポリシリコン膜を前記第３エッチングパターン形
成工程により形成されたエッチングパターンに沿って、
ポリシリコン異方性エッチングによりドライエッチング
することによりストレージノードを形成することを特徴
とする請求項１記載の半導体装置の製造方法。
【請求項３】枠付け部を有する複数のトランスファー
ゲートをシリコン基板上に作成する工程と、前記複数の
トランスファーゲート間にホールを有する形状で、層間
絶縁用の酸化膜を前記複数のトランスファーゲートおよ
び前記ホール上に亘って形成する工程と、前記枠付け部
を含む範囲まで前記シリコン基板とコンタクト可能なエ
ッチングパターンを、ストレージノード・マスクを用い
てポジ型フォトレジストにより前記酸化膜上に形成する
第１エッチングパターン形成工程と、エッチング時間を
前記ホールの底の前記酸化膜の厚さ分に設定して、前記
酸化膜を前記エッチングパターンに沿ってドライエッチ
ングする第１ドライエッチング工程と、前記第１ドライ
エッチング工程の結果形成された前記シリコン基板上の
ダメージ層をケミカルドライエッチングして除去するダ
メージ層除去工程と、前記酸化膜上に厚膜ポリシリコン
膜を形成する工程と、前記エッチングパターンを、前記
ストレージノード・マスクを再度用いてポジ型フォトレ
ジストにより前記厚膜ポリシリコン膜上に形成する第２
エッチングパターン形成工程と、前記第２エッチングパ
ターン形成工程により形成された前記ポジ型フォトレジ
ストの表面に枠付けを行う工程と、エッチング時間を前
記厚膜ポリシリコン膜の厚さ分より少なく設定し、前記
ホールの底に前記厚膜ポリシリコン膜を残して、枠付け
を行った前記エッチングパターンに沿って前記厚膜ポリ
シリコン膜をドライエッチングする第２ドライエッチン
グ工程と、前記ストレージノード・マスクを用いたエッ
チングパターンを、ネガ型フォトレジストにより前記厚
膜ポリシリコン膜上に形成する第３エッチングパターン
形成工程と、前記第３エッチングパターン形成工程によ
り形成された前記ネガ型フォトレジストの表面に枠付け
を行う工程と、前記枠付けを行う工程により形成された枠付けを行った
エッチングパターンに沿って、前記厚膜ポリシリコン膜
をポリシリコン異方性エッチングによりドライエッチン
グすることによりストレージノードを形成する第３ドラ
イエッチング工程とを備えたことを特徴とする半導体装
置の製造方法。
【請求項４】枠付け部を有する複数のトランスファー
ゲートをシリコン基板上に作成する工程と、前記複数の
トランスファーゲート間にホールを有する形状で、層間
絶縁用の酸化膜を前記複数のトランスファーゲートおよ
び前記ホール上に亘って形成する工程と、前記枠付け部
を含む範囲まで前記シリコン基板とコンタクト可能なエ
ッチングパターンを、ストレージノード・マスクを用い
てポジ型フォトレジストにより前記酸化膜上に形成する
第１エッチングパターン形成工程と、エッチング時間を
前記ホールの底に存する前記酸化膜の厚さ分に設定し
て、前記酸化膜を前記エッチングパターンに沿ってドラ
イエッチングする第１ドライエッチング工程と、前記第
１ドライエッチング工程の結果形成された前記シリコン
基板上のダメージ層をケミカルドライエッチングして除
去するダメージ層除去工程と、エッチングストッパー膜
を前記酸化膜上に形成する工程と、前記エッチングスト
ッパー膜上に厚膜ポリシリコン膜を形成する工程と、前
記エッチングパターンを、前記ストレージノード・マス
クを再度用いてポジ型フォトレジストにより前記厚膜ポ
リシリコン膜上に形成する第２エッチングパターン形成
工程と、前記第２エッチングパターン形成工程により形
成された前記ポジ型フォトレジストの表面に枠付けを行
う工程と、エッチング時間を、前記エッチングストッパ
ー膜まで前記厚膜ポリシリコン膜を選択的にエッチング
できるように設定して、前記厚膜ポリシリコン膜を枠付
けを行った前記エッチングパターンに沿ってドライエッ
チングする第２ドライエッチング工程と、前記ストレー
ジノード・マスクを用いたエッチングパターンを、ネガ
型フォトレジストにより前記厚膜ポリシリコン膜上に形
成する第３エッチングパターン形成工程と、前記第３エ
ッチングパターン形成工程により形成された前記ネガ型
フォトレジストの表面に枠付けを行う工程と、前記枠付けを行う工程により形成された枠付けを行った
エッチングパターンに沿って、前記厚膜ポリシリコン膜
をポリシリコン異方性エッチングによりドライエッチン
グすることによりストレージノードを形成する第３ドラ
イエッチング工程とを備えたことを特徴とする半導体装
置の製造方法。
【請求項５】前記第２ドライエッチング工程の後に、
前記厚膜ポリシリコン膜上に粗面化処理を行う工程をさ
らに備え、前記第３エッチングパターン形成工程は、粗
面化処理された前記厚膜ポリシリコン膜上に前記ストレ
ージノード・マスクを用いたエッチングパターンをネガ
型フォトレジストにより形成し、前記第３ドライエッチング工程は、粗面化処理された前
記厚膜ポリシリコン膜を前記枠付けを行う工程により形
成された枠付けを行ったエッチングパターンに沿って、
ポリシリコン異方性エッチングによりドライエッチング
することによりストレージノードを形成することを特徴
とする請求項３または４記載の半導体装置の製造方法。
【請求項６】枠付け部を有する複数のトランスファー
ゲートをシリコン基板上に作成する工程と、複数の前記
トランスファーゲートの各々の上に層間絶縁用の酸化膜
を形成する工程と、前記酸化膜上にノンドープポリシリ
コン膜を形成する工程と、前記枠付け部を含む範囲まで
前記シリコン基板とコンタクト可能なエッチングパター
ンを、ストレージノード・マスクを用いてポジ型フォト
レジストにより前記ノンドープポリシリコン膜上に形成
する第１エッチングパターン形成工程と、前記第１エッ
チングパターン形成工程により形成された前記ポジ型フ
ォトレジストの表面に枠付けを行う工程と、エッチング
時間を、前記複数のトランスファーゲート間のホールの
底に前記ノンドープポリシリコン膜が残るように設定し
て、前記ノンドープポリシリコン膜を枠付けを行った前
記エッチングパターンに沿ってドライエッチングする第
１ドライエッチング工程と、前記ノンドープポリシリコ
ン膜、前記酸化膜および前記ホールの底のノンドープポ
リシリコン膜上に薄膜ポリシリコン膜を形成する工程
と、前記ストレージノード・マスクを用いたエッチング
パターンを、ネガ型フォトレジストにより前記薄膜ポリ
シリコン膜上に形成する第２エッチングパターン形成工
程と、前記第２エッチングパターン形成工程により形成
された前記ネガ型フォトレジストの表面に枠付けを行う
工程と、前記枠付けを行う工程により形成された枠付けを行った
エッチングパターンに沿って、前記薄膜ポリシリコン膜
をポリシリコン異方性エッチングによりドライエッチン
グすることによりストレージノードを形成する第２ドラ
イエッチング工程とを備えたことを特徴とする半導体装
置の製造方法。
【請求項７】枠付け部を有する複数のトランスファー
ゲートをシリコン基板上に作成する工程と、複数の前記
トランスファーゲートの各々の上に層間絶縁用の酸化膜
を形成する工程と、エッチングストッパー膜を前記酸化
膜上および前記複数のトランスファーゲート間のホール
上に形成する工程と、前記エッチングストッパー膜上に
ノンドープポリシリコン膜を形成する工程と、前記枠付
け部を含む範囲まで前記シリコン基板とコンタクト可能
なエッチングパターンを、ストレージノード・マスクを
用いてポジ型フォトレジストにより前記ノンドープポリ
シリコン膜上に形成する第１エッチングパターン形成工
程と、前記第１エッチングパターン形成工程により形成
された前記ポジ型フォトレジストの表面に枠付けを行う
工程と、エッチング時間を、前記エッチングストッパー
膜まで前記ノンドープポリシリコン膜を選択的にエッチ
ングできるように設定して、前記ノンドープポリシリコ
ン膜を枠付けを行った前記エッチングパターンに沿って
ドライエッチングする第１ドライエッチング工程と、前
記ノンドープポリシリコン膜および前記エッチングスト
ッパー膜上に薄膜ポリシリコン膜を形成する工程と、前
記ストレージノード・マスクを用いたエッチングパター
ンを、ネガ型フォトレジストにより前記薄膜ポリシリコ
ン膜上に形成する第２エッチングパターン形成工程と、
前記第２エッチングパターン形成工程により形成された
前記ネガ型フォトレジストの表面に枠付けを行う工程
と、前記枠付けを行う工程により形成された枠付けを行った
エッチングパターンに沿って、前記薄膜ポリシリコン膜
をポリシリコン異方性エッチングによりドライエッチン
グすることによりストレージノードを形成する第２ドラ
イエッチング工程とを備えたことを特徴とする半導体装
置の製造方法。
【請求項８】前記第１ドライエッチング工程の後に、
前記薄膜ポリシリコン膜上に粗面化処理を行う工程をさ
らに備え、前記第２エッチングパターン形成工程は、粗
面化処理された前記薄膜ポリシリコン膜上に前記ストレ
ージノード・マスクを用いたエッチングパターンをネガ
型フォトレジストにより形成し、前記第２ドライエッチング工程は、粗面化処理された前
記薄膜ポリシリコン膜を前記枠付けを行う工程により形
成された枠付けを行ったエッチングパターンに沿って、
ポリシリコン異方性エッチングによりドライエッチング
することによりストレージノードを形成することを特徴
とする請求項６または７記載の半導体装置の製造方法。
【請求項９】前記エッチングストッパー膜の膜厚は、
３０ｎｍ〜１５０ｎｍであることを特徴とする請求項
４、５、７または８のいずれかに記載の半導体装置の製
造方法。
【請求項１０】前記フォトレジスト枠付部の膜厚は、
２５０Å〜１５００Åであることを特徴とする請求項３
ないし９のいずれかに記載の半導体装置の製造方法。
【請求項１１】前記ストレージノードの厚さは、５０
ｎｍ〜３００ｎｍであることを特徴とする請求項１ない
し１０のいずれかに記載の半導体装置の製造方法。