JP2000242612A - メモリ及びバスを共有化したシステム - Google Patents
メモリ及びバスを共有化したシステムInfo
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- JP2000242612A JP2000242612A JP11047523A JP4752399A JP2000242612A JP 2000242612 A JP2000242612 A JP 2000242612A JP 11047523 A JP11047523 A JP 11047523A JP 4752399 A JP4752399 A JP 4752399A JP 2000242612 A JP2000242612 A JP 2000242612A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
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- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
- Stored Programmes (AREA)
Abstract
(57)【要約】
【課題】複数のＣＰＵが使用されるシステムにおいて、
複数のＣＰＵを１つのブートＲＯＭにより起動し、バス
ブリッジのピン数を削減する。 【解決手段】複数のＣＰＵが対応する複数のバスブリッ
ジに接続され、該複数のバスブリッジが縦続に接続され
るシステムにおいて、該複数のバスブリッジの１つに、
該複数のＣＰＵを起動するブートプログラムを格納する
メモリが接続され、該メモリが接続されたバスブリッジ
に接続されたＣＰＵは、該バスブリッジの所定アドレス
にアクセスすることにより該メモリにアクセスし、他の
ＣＰＵは、それぞれのＣＰＵが接続されたバスブリッジ
の該所定アドレスと同一アドレスにアクセスし、アクセ
スされたバスブリッジは、該メモリが接続されたバスブ
リッジ側に隣接する他のバスブリッジの該所定アドレス
と同一アドレスにアクセスすることにより、該メモリに
アクセスする。
複数のＣＰＵを１つのブートＲＯＭにより起動し、バス
ブリッジのピン数を削減する。 【解決手段】複数のＣＰＵが対応する複数のバスブリッ
ジに接続され、該複数のバスブリッジが縦続に接続され
るシステムにおいて、該複数のバスブリッジの１つに、
該複数のＣＰＵを起動するブートプログラムを格納する
メモリが接続され、該メモリが接続されたバスブリッジ
に接続されたＣＰＵは、該バスブリッジの所定アドレス
にアクセスすることにより該メモリにアクセスし、他の
ＣＰＵは、それぞれのＣＰＵが接続されたバスブリッジ
の該所定アドレスと同一アドレスにアクセスし、アクセ
スされたバスブリッジは、該メモリが接続されたバスブ
リッジ側に隣接する他のバスブリッジの該所定アドレス
と同一アドレスにアクセスすることにより、該メモリに
アクセスする。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のＣＰＵがブ
ートＲＯＭを共有化したシステム、及びＰＣＩ又はＡＧ
Ｐバス等を他のバスと共有化したシステムに関する。
ートＲＯＭを共有化したシステム、及びＰＣＩ又はＡＧ
Ｐバス等を他のバスと共有化したシステムに関する。
【０００２】
【従来の技術】コンピュータグラフィックスを利用した
システムでは、多数のポリゴンで生成されたモデルにレ
ンダリング処理を高速に行い、かつそのモデルを高速に
動かす必要性から、複数のＣＰＵが使用される場合が多
い。その場合、例えば複数のＣＰＵに対応する個別のブ
ートＲＯＭにそれぞれのＣＰＵ専用の起動プログラムを
格納したり、ＣＰＵバスに接続された１つのブートＲＯ
Ｍの記憶領域を分割してそれぞれのＣＰＵ専用の起動プ
ログラムを格納し、その起動プログラムによりそれぞれ
のＣＰＵの起動を行っていた。
システムでは、多数のポリゴンで生成されたモデルにレ
ンダリング処理を高速に行い、かつそのモデルを高速に
動かす必要性から、複数のＣＰＵが使用される場合が多
い。その場合、例えば複数のＣＰＵに対応する個別のブ
ートＲＯＭにそれぞれのＣＰＵ専用の起動プログラムを
格納したり、ＣＰＵバスに接続された１つのブートＲＯ
Ｍの記憶領域を分割してそれぞれのＣＰＵ専用の起動プ
ログラムを格納し、その起動プログラムによりそれぞれ
のＣＰＵの起動を行っていた。
【０００３】図１４は、ＣＰＵバスに個別のブートＲＯ
Ｍが接続された従来のシステムの概略構成図である。こ
のシステムでは、ＣＰＵ１〜ＣＰＵｎが、ＣＰＵバス２
１〜ＣＰＵバス２ｎによりバスブリッジ１１〜バスブリ
ッジ１ｎに接続され、バスブリッジ１１〜バスブリッジ
１ｎが、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎ
ｅｎｔ ｉｎｔｅｒ−ｃｏｎｔａｃｔ）又はＡＧＰ（ａ
ｃｃｅｌｅｒａｔｅｄｇｒａｐｈｉｃｓ ｐｏｒｔ）バ
スにより縦続に接続される。
Ｍが接続された従来のシステムの概略構成図である。こ
のシステムでは、ＣＰＵ１〜ＣＰＵｎが、ＣＰＵバス２
１〜ＣＰＵバス２ｎによりバスブリッジ１１〜バスブリ
ッジ１ｎに接続され、バスブリッジ１１〜バスブリッジ
１ｎが、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎ
ｅｎｔ ｉｎｔｅｒ−ｃｏｎｔａｃｔ）又はＡＧＰ（ａ
ｃｃｅｌｅｒａｔｅｄｇｒａｐｈｉｃｓ ｐｏｒｔ）バ
スにより縦続に接続される。
【０００４】そして、それぞれのＣＰＵバス２１、２２
等には、それぞれのＣＰＵ専用の起動プログラムを格納
したブートＲＯＭ６１〜ブートＲＯＭ６ｎが接続され、
それぞれのＣＰＵは、起動時にそれぞれのブートＲＯＭ
から起動プログラムを読み出して起動を行っていた。
等には、それぞれのＣＰＵ専用の起動プログラムを格納
したブートＲＯＭ６１〜ブートＲＯＭ６ｎが接続され、
それぞれのＣＰＵは、起動時にそれぞれのブートＲＯＭ
から起動プログラムを読み出して起動を行っていた。
【０００５】また、図１５は、バスブリッジに個別のブ
ートＲＯＭが接続された従来のシステムの概略構成図で
ある。この場合は、ブートＲＯＭ６１〜ブートＲＯＭ６
ｎは、バスブリッジ１１〜バスブリッジ１ｎを介してＣ
ＰＵ１〜ＣＰＵｎに接続される。この場合も、それぞれ
のＣＰＵは、起動時にそれぞれのブートＲＯＭから起動
プログラムを読み出して起動を行っていた。
ートＲＯＭが接続された従来のシステムの概略構成図で
ある。この場合は、ブートＲＯＭ６１〜ブートＲＯＭ６
ｎは、バスブリッジ１１〜バスブリッジ１ｎを介してＣ
ＰＵ１〜ＣＰＵｎに接続される。この場合も、それぞれ
のＣＰＵは、起動時にそれぞれのブートＲＯＭから起動
プログラムを読み出して起動を行っていた。
【０００６】なお、図１５のようにブートＲＯＭ６１〜
６ｎをバスブリッジ１１〜１ｎに接続する場合、バスブ
リッジ１１等がＰＣＩ又はＡＧＰバス用のバスブリッジ
の場合は、そのバスブリッジ１１等にブートＲＯＭ６１
等を直接接続することができず、次のような手段をとっ
ていた。
６ｎをバスブリッジ１１〜１ｎに接続する場合、バスブ
リッジ１１等がＰＣＩ又はＡＧＰバス用のバスブリッジ
の場合は、そのバスブリッジ１１等にブートＲＯＭ６１
等を直接接続することができず、次のような手段をとっ
ていた。
【０００７】例えば図１６にように、ＣＰＵバス２１と
ＰＣＩ又はＡＧＰバス５１を接続するバスブリッジ１１
に、ブートＲＯＭ用のバス８１を接続できるバスブリッ
ジ９１を接続するか、図１７のように、ＣＰＵバス２１
とＰＣＩ又はＡＧＰバス５１を接続するバスブリッジ１
１に、ブートＲＯＭ用のバス８１を接続できるバスイン
タフェース９２を設け、そのバスインタフェース９２に
よりブートＲＯＭ６１を接続していた。
ＰＣＩ又はＡＧＰバス５１を接続するバスブリッジ１１
に、ブートＲＯＭ用のバス８１を接続できるバスブリッ
ジ９１を接続するか、図１７のように、ＣＰＵバス２１
とＰＣＩ又はＡＧＰバス５１を接続するバスブリッジ１
１に、ブートＲＯＭ用のバス８１を接続できるバスイン
タフェース９２を設け、そのバスインタフェース９２に
よりブートＲＯＭ６１を接続していた。
【０００８】なお、図１６、図１７では、ブートＲＯＭ
６１をＰＣＩ又はＡＧＰ用のバスブリッジ１１に接続す
る場合を示したが、ＰＣＩ又はＡＧＰバスに直接接続で
きない他のバスデバイスを、ＰＣＩ又はＡＧＰバスに接
続する場合も同様である。
６１をＰＣＩ又はＡＧＰ用のバスブリッジ１１に接続す
る場合を示したが、ＰＣＩ又はＡＧＰバスに直接接続で
きない他のバスデバイスを、ＰＣＩ又はＡＧＰバスに接
続する場合も同様である。
【０００９】
【発明が解決しようとする課題】しかしながら、複数の
ＣＰＵを起動するのに個別のブートＲＯＭを使用したの
では、ブートＲＯＭの使用個数が多くなり、システムの
コストが上昇してしまう。また、１つのブートＲＯＭの
記憶領域を分割してそれぞれのＣＰＵ専用の起動プログ
ラムを格納する場合は、ブートＲＯＭに大きな記憶容量
が必要になるとともに、ブートＲＯＭをＣＰＵバスに接
続すると、起動時のＣＰＵバスへの負担が重くなり高速
に起動することが困難になる。
ＣＰＵを起動するのに個別のブートＲＯＭを使用したの
では、ブートＲＯＭの使用個数が多くなり、システムの
コストが上昇してしまう。また、１つのブートＲＯＭの
記憶領域を分割してそれぞれのＣＰＵ専用の起動プログ
ラムを格納する場合は、ブートＲＯＭに大きな記憶容量
が必要になるとともに、ブートＲＯＭをＣＰＵバスに接
続すると、起動時のＣＰＵバスへの負担が重くなり高速
に起動することが困難になる。
【００１０】また、ブートＲＯＭ用のバスをＰＣＩ又は
ＡＧＰバスに接続するには、そのための専用のバスブリ
ッジが必要になりシステムのコストが上昇する。また、
ＰＣＩ又はＡＧＰバス用のバスブリッジに他のバスを接
続できるバスインタフェースを設ける場合は、そのバス
ブリッジのピン数が増え、この場合もシステムのコスト
が上昇してしまう。
ＡＧＰバスに接続するには、そのための専用のバスブリ
ッジが必要になりシステムのコストが上昇する。また、
ＰＣＩ又はＡＧＰバス用のバスブリッジに他のバスを接
続できるバスインタフェースを設ける場合は、そのバス
ブリッジのピン数が増え、この場合もシステムのコスト
が上昇してしまう。
【００１１】そこで、本発明は、複数のＣＰＵが使用さ
れるシステムにおいて、複数のＣＰＵが１つのブートＲ
ＯＭにより起動できるとともに、そのブートＲＯＭに必
要とされる記憶領域を削減したシステムを提供すること
を目的とする。
れるシステムにおいて、複数のＣＰＵが１つのブートＲ
ＯＭにより起動できるとともに、そのブートＲＯＭに必
要とされる記憶領域を削減したシステムを提供すること
を目的とする。
【００１２】また、本発明は、ＰＣＩ又はＡＧＰバス用
のバスブリッジに、ＰＣＩ又はＡＧＰバスに直接接続で
きないデバイスを接続する場合に、そのバスブリッジの
ピン数を削減し、システムのコストを低減することを目
的とする。
のバスブリッジに、ＰＣＩ又はＡＧＰバスに直接接続で
きないデバイスを接続する場合に、そのバスブリッジの
ピン数を削減し、システムのコストを低減することを目
的とする。
【００１３】
【課題を解決するための手段】上記の目的は、複数のＣ
ＰＵが対応する複数のバスブリッジに接続され、該複数
のバスブリッジが縦続に接続されるシステムにおいて、
該複数のバスブリッジの１つに、該複数のＣＰＵを共通
に起動する共通ブートプログラムと、該複数のＣＰＵを
個別に起動する個別ブートプログラムとを格納するメモ
リが接続され、該メモリが接続されたバスブリッジに接
続されたＣＰＵは、該バスブリッジの所定アドレスにア
クセスすることにより該メモリにアクセスし、他のＣＰ
Ｕは、それぞれのＣＰＵが接続されたバスブリッジの該
所定アドレスと同一アドレスにアクセスし、アクセスさ
れたバスブリッジは、該メモリが接続されたバスブリッ
ジ側に隣接する他のバスブリッジの該所定アドレスと同
一アドレスにアクセスすることにより、該メモリにアク
セスすることを特徴とするシステムを提供することによ
り達成される。
ＰＵが対応する複数のバスブリッジに接続され、該複数
のバスブリッジが縦続に接続されるシステムにおいて、
該複数のバスブリッジの１つに、該複数のＣＰＵを共通
に起動する共通ブートプログラムと、該複数のＣＰＵを
個別に起動する個別ブートプログラムとを格納するメモ
リが接続され、該メモリが接続されたバスブリッジに接
続されたＣＰＵは、該バスブリッジの所定アドレスにア
クセスすることにより該メモリにアクセスし、他のＣＰ
Ｕは、それぞれのＣＰＵが接続されたバスブリッジの該
所定アドレスと同一アドレスにアクセスし、アクセスさ
れたバスブリッジは、該メモリが接続されたバスブリッ
ジ側に隣接する他のバスブリッジの該所定アドレスと同
一アドレスにアクセスすることにより、該メモリにアク
セスすることを特徴とするシステムを提供することによ
り達成される。
【００１４】本発明によれば、複数のバスブリッジの１
つに、複数のＣＰＵを共通に起動する共通ブートプログ
ラムと、複数のＣＰＵを個別に起動する個別ブートプロ
グラムとを格納するメモリが接続されるので、複数のＣ
ＰＵが１つのメモリを共有化して起動でき、システムの
コストを低減することが可能である。
つに、複数のＣＰＵを共通に起動する共通ブートプログ
ラムと、複数のＣＰＵを個別に起動する個別ブートプロ
グラムとを格納するメモリが接続されるので、複数のＣ
ＰＵが１つのメモリを共有化して起動でき、システムの
コストを低減することが可能である。
【００１５】また、本発明によれば、それぞれのバスブ
リッジのメモリマップにおいて、前記メモリにアクセス
するための隣接するバスブリッジのアドレスが同じにな
るように配置されるので、それぞれのＣＰＵのメモリマ
ップにおいて、前記メモリのアドレスが同じになる。従
って、複数のＣＰＵで高速に画像処理を行うシステムに
おいて、複数のＣＰＵが単一のメモリで起動できるの
で、システムのコストを低減することが可能になると共
に、複数のＣＰＵのメモリマップにおいて、前記メモリ
が同じアドレスに配置されるので、プログラムが簡素化
されその制作が容易になる。
リッジのメモリマップにおいて、前記メモリにアクセス
するための隣接するバスブリッジのアドレスが同じにな
るように配置されるので、それぞれのＣＰＵのメモリマ
ップにおいて、前記メモリのアドレスが同じになる。従
って、複数のＣＰＵで高速に画像処理を行うシステムに
おいて、複数のＣＰＵが単一のメモリで起動できるの
で、システムのコストを低減することが可能になると共
に、複数のＣＰＵのメモリマップにおいて、前記メモリ
が同じアドレスに配置されるので、プログラムが簡素化
されその制作が容易になる。
【００１６】更に、本発明によれば、単一の前記メモリ
に、複数のＣＰＵに共通のブートプログラムと個別のブ
ートプログラムが分割して格納されているため、前記メ
モリの記憶領域を削減し、システムのコストを低減する
ことができる。
に、複数のＣＰＵに共通のブートプログラムと個別のブ
ートプログラムが分割して格納されているため、前記メ
モリの記憶領域を削減し、システムのコストを低減する
ことができる。
【００１７】また、上記の目的は、ＣＰＵと、該ＣＰＵ
に接続されると共に、所定のデバイスと所定のバスによ
り接続されるバスブリッジと、該所定のバスとは異なる
他のバスに接続可能な他のデバイスとを有するシステム
において、該他のデバイスは、該所定のバスの一部によ
り該バスブリッジと接続され、該ＣＰＵは、該所定のバ
スの一部を介して該他のデバイスにアクセスすることを
特徴とするシステムを提供することにより達成される。
に接続されると共に、所定のデバイスと所定のバスによ
り接続されるバスブリッジと、該所定のバスとは異なる
他のバスに接続可能な他のデバイスとを有するシステム
において、該他のデバイスは、該所定のバスの一部によ
り該バスブリッジと接続され、該ＣＰＵは、該所定のバ
スの一部を介して該他のデバイスにアクセスすることを
特徴とするシステムを提供することにより達成される。
【００１８】本発明によれば、所定のバスとは異なる他
のバスに接続可能な他のデバイスにアクセスするため
に、所定のバスの一部を共有化して使用するため、バス
ブリッジに他のバス用のインタフェースを設けて他のデ
バイスを直接接続する場合に比べ、ピン数を大幅に削減
することができ、バスブリッジ及びシステム全体のコス
トを低減することができる。
のバスに接続可能な他のデバイスにアクセスするため
に、所定のバスの一部を共有化して使用するため、バス
ブリッジに他のバス用のインタフェースを設けて他のデ
バイスを直接接続する場合に比べ、ピン数を大幅に削減
することができ、バスブリッジ及びシステム全体のコス
トを低減することができる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明する。図１は、本発明のシステムの
１実施例であるゲームシステムの構成図である。本実施
の形態のゲームシステムは、ＣＰＵ１、ＣＰＵ２が、Ｃ
ＰＵバス２１、２２によりバスブリッジ１１、バスブリ
ッジ１２に接続され、コンピュータグラフィックスにお
ける画像処理等を高速に実行する。
て図面に従って説明する。図１は、本発明のシステムの
１実施例であるゲームシステムの構成図である。本実施
の形態のゲームシステムは、ＣＰＵ１、ＣＰＵ２が、Ｃ
ＰＵバス２１、２２によりバスブリッジ１１、バスブリ
ッジ１２に接続され、コンピュータグラフィックスにお
ける画像処理等を高速に実行する。
【００２０】ＣＰＵバス２１、２２にはＲＡＭ３１、３
２が接続され、バスブリッジ１１とバスブリッジ１２
は、ＰＣＩ又はＡＧＰバス４１により縦続に接続され
る。また、ビデオ処理部１０２は、ＰＣＩ又はＡＧＰバ
ス５１、５２によりバスブリッジ１１とバスブリッジ１
２に接続され、ポリゴンモデルのレンダリング処理等を
行い、そのデータをＤ／Ａコンバータ１０３に出力す
る。
２が接続され、バスブリッジ１１とバスブリッジ１２
は、ＰＣＩ又はＡＧＰバス４１により縦続に接続され
る。また、ビデオ処理部１０２は、ＰＣＩ又はＡＧＰバ
ス５１、５２によりバスブリッジ１１とバスブリッジ１
２に接続され、ポリゴンモデルのレンダリング処理等を
行い、そのデータをＤ／Ａコンバータ１０３に出力す
る。
【００２１】双方向バスバッファ１０８は、ＰＣＩ又は
ＡＧＰバス５１の一部分（ＡＤ、ＣＢＥバス）と信号線
１０７によりバスブリッジ１１に接続され、データバス
１０９によりブートＲＯＭ１１２、シリアルポート１１
３、サウンド部１１４、Ｉ／Ｏ部１１５、セキュリティ
部１１６、通信ボード１１７、ＲＯＭボード１１８、Ｓ
ＣＳＩボード１１９に接続される。
ＡＧＰバス５１の一部分（ＡＤ、ＣＢＥバス）と信号線
１０７によりバスブリッジ１１に接続され、データバス
１０９によりブートＲＯＭ１１２、シリアルポート１１
３、サウンド部１１４、Ｉ／Ｏ部１１５、セキュリティ
部１１６、通信ボード１１７、ＲＯＭボード１１８、Ｓ
ＣＳＩボード１１９に接続される。
【００２２】また、片方向バスバッファ１０５は、信号
線１０４によりバスブリッジ１１に接続され、信号線１
０６によりアドレス信号等をアドレスデコーダ１１１、
ブートＲＯＭ１１２、シリアルポート１１３、サウンド
部１１４、Ｉ／Ｏ部１１５、セキュリティ部１１６、通
信ボード１１７、ＲＯＭボード１１８、ＳＣＳＩボード
１１９に送信する。この場合、アドレスデコーダ１１１
は、与えられたアドレス信号に従って、デバイス選択信
号をブートＲＯＭ１１２、シリアルポート１１３、サウ
ンド部１１４、Ｉ／Ｏ部１１５、セキュリティ部１１
６、通信ボード１１７、ＲＯＭボード１１８、ＳＣＳＩ
ボード１１９に出力する。なお、ゲームシステムの機能
を拡張する場合は、バスブリッジ１２に拡張ＲＡＭ用の
バス４２を介して拡張ＲＡＭ１０１を接続する。この場
合、拡張ＲＡＭ１０１はＳＤ−ＲＡＭであり、バス４２
はＳＤ−ＲＡＭを接続できるバスである。
線１０４によりバスブリッジ１１に接続され、信号線１
０６によりアドレス信号等をアドレスデコーダ１１１、
ブートＲＯＭ１１２、シリアルポート１１３、サウンド
部１１４、Ｉ／Ｏ部１１５、セキュリティ部１１６、通
信ボード１１７、ＲＯＭボード１１８、ＳＣＳＩボード
１１９に送信する。この場合、アドレスデコーダ１１１
は、与えられたアドレス信号に従って、デバイス選択信
号をブートＲＯＭ１１２、シリアルポート１１３、サウ
ンド部１１４、Ｉ／Ｏ部１１５、セキュリティ部１１
６、通信ボード１１７、ＲＯＭボード１１８、ＳＣＳＩ
ボード１１９に出力する。なお、ゲームシステムの機能
を拡張する場合は、バスブリッジ１２に拡張ＲＡＭ用の
バス４２を介して拡張ＲＡＭ１０１を接続する。この場
合、拡張ＲＡＭ１０１はＳＤ−ＲＡＭであり、バス４２
はＳＤ−ＲＡＭを接続できるバスである。
【００２３】このように本実施の形態のゲームシステム
は、複数のＣＰＵが１つのブートＲＯＭ１１２を共有化
して起動できる構成になっており、また、ブートＲＯＭ
１１２等にアクセスする信号線をＰＣＩ又はＡＧＰバス
５１の一部分と共有化しているため、バスブリッジ１１
のピン数を削減してゲームシステムのコストを低減する
ことが可能である。
は、複数のＣＰＵが１つのブートＲＯＭ１１２を共有化
して起動できる構成になっており、また、ブートＲＯＭ
１１２等にアクセスする信号線をＰＣＩ又はＡＧＰバス
５１の一部分と共有化しているため、バスブリッジ１１
のピン数を削減してゲームシステムのコストを低減する
ことが可能である。
【００２４】なお、従来のようにＣＰＵバスにブートＲ
ＯＭを設けると、ＣＰＵバスには３つのデバイス（ＲＯ
Ｍ、ＲＡＭ、バスブリッジ）が接続され、ＣＰＵバスの
負荷（電圧レベルのチャージに要する時間）が大きくな
って信号速度が低下するので、本実施の形態のゲームシ
ステムでは、ブートＲＯＭ１１２をＣＰＵバスに接続す
るのではなく、バスブリッジ１１を介して接続してい
る。
ＯＭを設けると、ＣＰＵバスには３つのデバイス（ＲＯ
Ｍ、ＲＡＭ、バスブリッジ）が接続され、ＣＰＵバスの
負荷（電圧レベルのチャージに要する時間）が大きくな
って信号速度が低下するので、本実施の形態のゲームシ
ステムでは、ブートＲＯＭ１１２をＣＰＵバスに接続す
るのではなく、バスブリッジ１１を介して接続してい
る。
【００２５】次に、本実施の形態のゲームシステムにお
いて、複数のＣＰＵが１つのブートＲＯＭにより起動さ
れる動作を、図２から図１２により説明する。なお、図
１では、２つのＣＰＵを使用したゲームシステムを示し
たが、図２から図１２においては、より一般的にｎ個の
ＣＰＵを使用したゲームシステムの起動について説明す
る。
いて、複数のＣＰＵが１つのブートＲＯＭにより起動さ
れる動作を、図２から図１２により説明する。なお、図
１では、２つのＣＰＵを使用したゲームシステムを示し
たが、図２から図１２においては、より一般的にｎ個の
ＣＰＵを使用したゲームシステムの起動について説明す
る。
【００２６】図２は、本実施の形態のゲームシステムに
おいて、起動時の動作を説明するための概略構成図であ
る。ＣＰＵ１〜ＣＰＵｎは、ＣＰＵバス２１〜ＣＰＵバ
ス２ｎによりバスブリッジ１１〜バスブリッジ１ｎに接
続され、バスブリッジ１１〜バスブリッジ１ｎは、ＰＣ
Ｉ又はＡＧＰバス４１、４２等により縦続に接続され
る。また、ブートＲＯＭ１１２は、ＰＣＩ又はＡＧＰバ
ス５１を介してバスブリッジ１１に接続され、ビデオ処
理部１０２は、ＰＣＩ又はＡＧＰバス５ｎによりバスブ
リッジ１ｎに接続される。
おいて、起動時の動作を説明するための概略構成図であ
る。ＣＰＵ１〜ＣＰＵｎは、ＣＰＵバス２１〜ＣＰＵバ
ス２ｎによりバスブリッジ１１〜バスブリッジ１ｎに接
続され、バスブリッジ１１〜バスブリッジ１ｎは、ＰＣ
Ｉ又はＡＧＰバス４１、４２等により縦続に接続され
る。また、ブートＲＯＭ１１２は、ＰＣＩ又はＡＧＰバ
ス５１を介してバスブリッジ１１に接続され、ビデオ処
理部１０２は、ＰＣＩ又はＡＧＰバス５ｎによりバスブ
リッジ１ｎに接続される。
【００２７】図３は、本発明の実施の形態のバスブリッ
ジ１１等の内部構成図である。バスブリッジ１１等は、
ＣＰＵバス２１等に接続されるＣＰＵインタフェース２
０１と、システムレジスタ２０２と、他のバスと共有化
したＰＣＩ又はＡＧＰバス５１等に接続されるＰＣＩ１
／他バスインタフェース２０３と、ＰＣＩ又はＡＧＰバ
ス４１等に接続されるＰＣＩ２インタフェース２０４
と、拡張ＲＡＭ１０１に接続される拡張ＲＡＭインタフ
ェース２０５とを有する。
ジ１１等の内部構成図である。バスブリッジ１１等は、
ＣＰＵバス２１等に接続されるＣＰＵインタフェース２
０１と、システムレジスタ２０２と、他のバスと共有化
したＰＣＩ又はＡＧＰバス５１等に接続されるＰＣＩ１
／他バスインタフェース２０３と、ＰＣＩ又はＡＧＰバ
ス４１等に接続されるＰＣＩ２インタフェース２０４
と、拡張ＲＡＭ１０１に接続される拡張ＲＡＭインタフ
ェース２０５とを有する。
【００２８】図４は、バスブリッジ１１等がＣＰＵ１等
からアクセスがあった時のフローチャートである。バス
ブリッジ１１等がＣＰＵ１等からアクセスがあると、Ｃ
ＰＵインタフェース２０１は、ＣＰＵ１等から与えられ
るアドレスＡｄｄ１を受け取り（Ｓ１１）、アドレスＡ
ｄｄ１を判断する（Ｓ１２）。
からアクセスがあった時のフローチャートである。バス
ブリッジ１１等がＣＰＵ１等からアクセスがあると、Ｃ
ＰＵインタフェース２０１は、ＣＰＵ１等から与えられ
るアドレスＡｄｄ１を受け取り（Ｓ１１）、アドレスＡ
ｄｄ１を判断する（Ｓ１２）。
【００２９】アドレスＡｄｄ１が拡張ＲＡＭ１０１のア
ドレスの場合（ＹＥＳ）は、ＣＰＵインタフェース２０
１は、アドレスＡｄｄ１をアドレスＡｄｄ２に変換し、
アドレスＡｄｄ２を拡張ＲＡＭインタフェース２０５に
送る（Ｓ１３）。そして、拡張ＲＡＭインタフェース２
０５は、アドレスＡｄｄ２で拡張ＲＡＭ１０１にアクセ
スする（Ｓ１４）。
ドレスの場合（ＹＥＳ）は、ＣＰＵインタフェース２０
１は、アドレスＡｄｄ１をアドレスＡｄｄ２に変換し、
アドレスＡｄｄ２を拡張ＲＡＭインタフェース２０５に
送る（Ｓ１３）。そして、拡張ＲＡＭインタフェース２
０５は、アドレスＡｄｄ２で拡張ＲＡＭ１０１にアクセ
スする（Ｓ１４）。
【００３０】一方、ステップＳ１２においてアドレスＡ
ｄｄ１が拡張ＲＡＭ１０１のアドレスでない場合（Ｎ
Ｏ）、更にアドレスＡｄｄ１を判断し（Ｓ１５）、アド
レスＡｄｄ１がＰＣＩ２インタフェース２０４のアドレ
スの場合（ＹＥＳ）は、ＣＰＵインタフェース２０１
は、アドレスＡｄｄ１をアドレスＡｄｄ２に変換し、ア
ドレスＡｄｄ２をＰＣＩ２インタフェース２０４に送る
（Ｓ１６）。そして、ＰＣＩ２インタフェース２０４
は、アドレスＡｄｄ２でＰＣＩ２インタフェース２０４
に接続されたＰＣＩ２デバイスにアクセスする（Ｓ１
７）。なお、ＰＣＩ２インタフェース２０４の動作につ
いては図５において説明する。
ｄｄ１が拡張ＲＡＭ１０１のアドレスでない場合（Ｎ
Ｏ）、更にアドレスＡｄｄ１を判断し（Ｓ１５）、アド
レスＡｄｄ１がＰＣＩ２インタフェース２０４のアドレ
スの場合（ＹＥＳ）は、ＣＰＵインタフェース２０１
は、アドレスＡｄｄ１をアドレスＡｄｄ２に変換し、ア
ドレスＡｄｄ２をＰＣＩ２インタフェース２０４に送る
（Ｓ１６）。そして、ＰＣＩ２インタフェース２０４
は、アドレスＡｄｄ２でＰＣＩ２インタフェース２０４
に接続されたＰＣＩ２デバイスにアクセスする（Ｓ１
７）。なお、ＰＣＩ２インタフェース２０４の動作につ
いては図５において説明する。
【００３１】一方、ステップＳ１５においてアドレスＡ
ｄｄ１がＰＣＩ２インタフェース２０４のアドレスでな
い場合（ＮＯ）、更にアドレスＡｄｄ１を判断し（Ｓ１
８）、アドレスＡｄｄ１がＰＣＩ１／他バスインタフェ
ース２０３のアドレスの場合（ＹＥＳ）は、ＣＰＵイン
タフェース２０１は、アドレスＡｄｄ１をアドレスＡｄ
ｄ２に変換し、アドレスＡｄｄ２をＰＣＩ１／他バスイ
ンタフェース２０３に送る（Ｓ１９）。そして、ＰＣＩ
１／他バスインタフェース２０３は、アドレスＡｄｄ２
を判断し（Ｓ２０）、アドレスＡｄｄ２がＰＣＩ１デバ
イスのアドレスの場合（ＹＥＳ）は、アドレスＡｄｄ２
でＰＣＩ１デバイスにアクセスし（Ｓ２２）、アドレス
Ａｄｄ２がＰＣＩ１デバイスのアドレスでない場合（Ｎ
Ｏ）は、アドレスＡｄｄ２で他バスデバイスにアクセス
する（Ｓ２１）。
ｄｄ１がＰＣＩ２インタフェース２０４のアドレスでな
い場合（ＮＯ）、更にアドレスＡｄｄ１を判断し（Ｓ１
８）、アドレスＡｄｄ１がＰＣＩ１／他バスインタフェ
ース２０３のアドレスの場合（ＹＥＳ）は、ＣＰＵイン
タフェース２０１は、アドレスＡｄｄ１をアドレスＡｄ
ｄ２に変換し、アドレスＡｄｄ２をＰＣＩ１／他バスイ
ンタフェース２０３に送る（Ｓ１９）。そして、ＰＣＩ
１／他バスインタフェース２０３は、アドレスＡｄｄ２
を判断し（Ｓ２０）、アドレスＡｄｄ２がＰＣＩ１デバ
イスのアドレスの場合（ＹＥＳ）は、アドレスＡｄｄ２
でＰＣＩ１デバイスにアクセスし（Ｓ２２）、アドレス
Ａｄｄ２がＰＣＩ１デバイスのアドレスでない場合（Ｎ
Ｏ）は、アドレスＡｄｄ２で他バスデバイスにアクセス
する（Ｓ２１）。
【００３２】一方、ステップＳ１８においてアドレスＡ
ｄｄ１がＰＣＩ１／他バスインタフェース２０３のアド
レスでない場合（ＮＯ）、ＣＰＵインタフェース２０１
は、更にアドレスＡｄｄ１を判断し（Ｓ２３）、アドレ
スＡｄｄ１がシステムレジスタ２０２のアドレスの場合
（ＹＥＳ）は、システムレジスタ２０２にアクセスし
（Ｓ２４）、アドレスＡｄｄ１がシステムレジスタ２０
２のアドレスでない場合（ＮＯ）は、エラーとして動作
を停止する（Ｓ２５）。
ｄｄ１がＰＣＩ１／他バスインタフェース２０３のアド
レスでない場合（ＮＯ）、ＣＰＵインタフェース２０１
は、更にアドレスＡｄｄ１を判断し（Ｓ２３）、アドレ
スＡｄｄ１がシステムレジスタ２０２のアドレスの場合
（ＹＥＳ）は、システムレジスタ２０２にアクセスし
（Ｓ２４）、アドレスＡｄｄ１がシステムレジスタ２０
２のアドレスでない場合（ＮＯ）は、エラーとして動作
を停止する（Ｓ２５）。
【００３３】図５は、バスブリッジ１１等がＰＣＩ２イ
ンタフェース２０４を介してアクセスされた時のフロー
チャートである。ＰＣＩ２インタフェース２０４は、ア
ドレスＡｄｄ２を受け取ると（Ｓ３１）、アドレスＡｄ
ｄ２を判断し（Ｓ３２）、アドレスＡｄｄ２が拡張ＲＡ
Ｍ１０１のアドレスの場合（ＹＥＳ）は、アドレスＡｄ
ｄ２を拡張ＲＡＭインタフェース２０５に送る（Ｓ３
３）。そして、拡張ＲＡＭインタフェース２０５は、ア
ドレスＡｄｄ２で拡張ＲＡＭ１０１にアクセスする（Ｓ
３４）。
ンタフェース２０４を介してアクセスされた時のフロー
チャートである。ＰＣＩ２インタフェース２０４は、ア
ドレスＡｄｄ２を受け取ると（Ｓ３１）、アドレスＡｄ
ｄ２を判断し（Ｓ３２）、アドレスＡｄｄ２が拡張ＲＡ
Ｍ１０１のアドレスの場合（ＹＥＳ）は、アドレスＡｄ
ｄ２を拡張ＲＡＭインタフェース２０５に送る（Ｓ３
３）。そして、拡張ＲＡＭインタフェース２０５は、ア
ドレスＡｄｄ２で拡張ＲＡＭ１０１にアクセスする（Ｓ
３４）。
【００３４】一方、ステップＳ３２においてアドレスＡ
ｄｄ２が拡張ＲＡＭ１０１のアドレスでない場合（Ｎ
Ｏ）は、更にアドレスＡｄｄ２を判断し（Ｓ３５）、ア
ドレスＡｄｄ２がＣＰＵ１等のアドレスの場合（ＹＥ
Ｓ）、ＰＣＩ２インタフェース２０４は、アドレスＡｄ
ｄ２をＣＰＵインタフェース２０１に送る（Ｓ３６）。
そして、ＣＰＵインタフェース２０１は、アドレスＡｄ
ｄ２でＣＰＵ１等にアクセスする（Ｓ３７）。
ｄｄ２が拡張ＲＡＭ１０１のアドレスでない場合（Ｎ
Ｏ）は、更にアドレスＡｄｄ２を判断し（Ｓ３５）、ア
ドレスＡｄｄ２がＣＰＵ１等のアドレスの場合（ＹＥ
Ｓ）、ＰＣＩ２インタフェース２０４は、アドレスＡｄ
ｄ２をＣＰＵインタフェース２０１に送る（Ｓ３６）。
そして、ＣＰＵインタフェース２０１は、アドレスＡｄ
ｄ２でＣＰＵ１等にアクセスする（Ｓ３７）。
【００３５】一方、ステップＳ３５においてアドレスＡ
ｄｄ２がＣＰＵ１等のアドレスでない場合（ＮＯ）は、
更にアドレスＡｄｄ２を判断し（Ｓ３８）、アドレスＡ
ｄｄ２がＰＣＩ１／他バスインタフェース２０３のアド
レスの場合（ＹＥＳ）、ＰＣＩ２インタフェース２０４
は、アドレスＡｄｄ２をＰＣＩ１／他バスインタフェー
ス２０３に送る（Ｓ３９）。そして、ＰＣＩ１／他バス
インタフェース２０３は、アドレスＡｄｄ２を判断し
（Ｓ４０）、アドレスＡｄｄ２がＰＣＩ１デバイスのア
ドレスの場合（ＹＥＳ）は、アドレスＡｄｄ２でＰＣＩ
１デバイスにアクセスし（Ｓ４２）、アドレスＡｄｄ２
がＰＣＩ１デバイスのアドレスでない場合（ＮＯ）は、
アドレスＡｄｄ２で他バスデバイスにアクセスする（Ｓ
４１）。
ｄｄ２がＣＰＵ１等のアドレスでない場合（ＮＯ）は、
更にアドレスＡｄｄ２を判断し（Ｓ３８）、アドレスＡ
ｄｄ２がＰＣＩ１／他バスインタフェース２０３のアド
レスの場合（ＹＥＳ）、ＰＣＩ２インタフェース２０４
は、アドレスＡｄｄ２をＰＣＩ１／他バスインタフェー
ス２０３に送る（Ｓ３９）。そして、ＰＣＩ１／他バス
インタフェース２０３は、アドレスＡｄｄ２を判断し
（Ｓ４０）、アドレスＡｄｄ２がＰＣＩ１デバイスのア
ドレスの場合（ＹＥＳ）は、アドレスＡｄｄ２でＰＣＩ
１デバイスにアクセスし（Ｓ４２）、アドレスＡｄｄ２
がＰＣＩ１デバイスのアドレスでない場合（ＮＯ）は、
アドレスＡｄｄ２で他バスデバイスにアクセスする（Ｓ
４１）。
【００３６】一方、ステップＳ３８においてアドレスＡ
ｄｄ２がＰＣＩ１／他バスインタフェース２０３のアド
レスでない場合（ＮＯ）は、エラーとして動作を停止す
る（Ｓ４３）。
ｄｄ２がＰＣＩ１／他バスインタフェース２０３のアド
レスでない場合（ＮＯ）は、エラーとして動作を停止す
る（Ｓ４３）。
【００３７】次に、バスブリッジ１１〜バスブリッジ１
ｎのメモリマップの例を図６に示す。図６（１）は、バ
スブリッジ１１のメモリマップである。バスブリッジ１
１にはブートＲＯＭ１１２が接続され、バスブリッジ１
１から見てブートＲＯＭ１１２はアドレスＡｄｄ２ｂに
配置されているとする。なお、メモリマップの予約領域
には、例えば他のデバイスにアクセスするためのプログ
ラムが格納される。
ｎのメモリマップの例を図６に示す。図６（１）は、バ
スブリッジ１１のメモリマップである。バスブリッジ１
１にはブートＲＯＭ１１２が接続され、バスブリッジ１
１から見てブートＲＯＭ１１２はアドレスＡｄｄ２ｂに
配置されているとする。なお、メモリマップの予約領域
には、例えば他のデバイスにアクセスするためのプログ
ラムが格納される。
【００３８】図６（２）は、バスブリッジ１２のメモリ
マップである。バスブリッジ１２にはバスブリッジ１１
が接続され、バスブリッジ１２から見てバスブリッジ１
１が同じアドレスＡｄｄ２ｂに配置されるようにメモリ
マップを構成する。
マップである。バスブリッジ１２にはバスブリッジ１１
が接続され、バスブリッジ１２から見てバスブリッジ１
１が同じアドレスＡｄｄ２ｂに配置されるようにメモリ
マップを構成する。
【００３９】図６（３）は、バスブリッジ１ｎのメモリ
マップである。バスブリッジ１ｎにはバスブリッジ１
（ｎ−１）が接続され、この場合もバスブリッジ１ｎか
ら見てバスブリッジ１（ｎ−１）が同じアドレスＡｄｄ
２ｂに配置されるようにメモリマップを構成する。この
ように本実施の形態のゲームシステムでは、それぞれの
バスブリッジ１１、１２等がブートＲＯＭ１１２をアク
セスする場合、それぞれのバスブリッジのメモリマップ
において、隣接するバスブリッジのアドレスＡｄｄ２ｂ
が同じになるように構成される。
マップである。バスブリッジ１ｎにはバスブリッジ１
（ｎ−１）が接続され、この場合もバスブリッジ１ｎか
ら見てバスブリッジ１（ｎ−１）が同じアドレスＡｄｄ
２ｂに配置されるようにメモリマップを構成する。この
ように本実施の形態のゲームシステムでは、それぞれの
バスブリッジ１１、１２等がブートＲＯＭ１１２をアク
セスする場合、それぞれのバスブリッジのメモリマップ
において、隣接するバスブリッジのアドレスＡｄｄ２ｂ
が同じになるように構成される。
【００４０】図７は、この場合のそれぞれのＣＰＵのメ
モリマップであり、図７（１）はＣＰＵ１のメモリマッ
プである。ＣＰＵ１には、バスブリッジ１１が接続され
ているので、図６（１）に示したバスブリッジ１１のメ
モリマップに従い、ＣＰＵ１から見てブートＲＯＭ１１
２はアドレスＡｄｄ１ｂに配置されていることになる。
即ち、ＣＰＵ１がバスブリッジ１１のアドレスＡｄｄ１
ｂをアクセスすると、バスブリッジ１１のＣＰＵインタ
フェース２０１が、ＣＰＵ１から与えられるアドレスＡ
ｄｄ１ｂをアドレスＡｄｄ２ｂに変換してブートＲＯＭ
１１２に送るので、ＣＰＵ１はブートＲＯＭ１１２にア
クセスすることができる。なお、図７（１）のメモリマ
ップのその他の領域には、ＣＰＵ１及びバスブリッジ１
１のシステムレジスタの制御プログラム等が格納され
る。
モリマップであり、図７（１）はＣＰＵ１のメモリマッ
プである。ＣＰＵ１には、バスブリッジ１１が接続され
ているので、図６（１）に示したバスブリッジ１１のメ
モリマップに従い、ＣＰＵ１から見てブートＲＯＭ１１
２はアドレスＡｄｄ１ｂに配置されていることになる。
即ち、ＣＰＵ１がバスブリッジ１１のアドレスＡｄｄ１
ｂをアクセスすると、バスブリッジ１１のＣＰＵインタ
フェース２０１が、ＣＰＵ１から与えられるアドレスＡ
ｄｄ１ｂをアドレスＡｄｄ２ｂに変換してブートＲＯＭ
１１２に送るので、ＣＰＵ１はブートＲＯＭ１１２にア
クセスすることができる。なお、図７（１）のメモリマ
ップのその他の領域には、ＣＰＵ１及びバスブリッジ１
１のシステムレジスタの制御プログラム等が格納され
る。
【００４１】図７（２）は、ＣＰＵ２のメモリマップで
ある。ＣＰＵ２には、バスブリッジ１２が接続されてい
るので、図６（２）に示したバスブリッジ１２のメモリ
マップ、及び図６（１）に示したバスブリッジ１１のメ
モリマップに従い、ＣＰＵ２から見てブートＲＯＭ１１
２は同じアドレスＡｄｄ１ｂに配置されていることにな
る。即ち、ＣＰＵ２が、バスブリッジ１２のアドレスＡ
ｄｄ１ｂをアクセスすると、バスブリッジ１２のＣＰＵ
インタフェース２０１が、ＣＰＵ２から与えられるアド
レスＡｄｄ１ｂをアドレスＡｄｄ２ｂに変換してバスブ
リッジ１１に送るので、バスブリッジ１１のアドレスＡ
ｄｄ２ｂを介してブートＲＯＭ１１２にアクセスするこ
とができる。このように、ＣＰＵ２も、ＣＰＵ２のアド
レスマップにおけるアドレスＡｄｄ１ｂをアクセスする
ことにより、ブートＲＯＭ１１２にアクセスすることが
できる。
ある。ＣＰＵ２には、バスブリッジ１２が接続されてい
るので、図６（２）に示したバスブリッジ１２のメモリ
マップ、及び図６（１）に示したバスブリッジ１１のメ
モリマップに従い、ＣＰＵ２から見てブートＲＯＭ１１
２は同じアドレスＡｄｄ１ｂに配置されていることにな
る。即ち、ＣＰＵ２が、バスブリッジ１２のアドレスＡ
ｄｄ１ｂをアクセスすると、バスブリッジ１２のＣＰＵ
インタフェース２０１が、ＣＰＵ２から与えられるアド
レスＡｄｄ１ｂをアドレスＡｄｄ２ｂに変換してバスブ
リッジ１１に送るので、バスブリッジ１１のアドレスＡ
ｄｄ２ｂを介してブートＲＯＭ１１２にアクセスするこ
とができる。このように、ＣＰＵ２も、ＣＰＵ２のアド
レスマップにおけるアドレスＡｄｄ１ｂをアクセスする
ことにより、ブートＲＯＭ１１２にアクセスすることが
できる。
【００４２】図７（３）は、ＣＰＵｎのメモリマップで
ある。ＣＰＵｎには、バスブリッジ１ｎが接続されてい
るので、この場合も隣接して接続されるバスブリッジ１
（ｎ−１）等のメモリマップ、及び図６（１）に示した
バスブリッジ１１のメモリマップに従い、ＣＰＵｎから
見てブートＲＯＭ１１２は同じアドレスＡｄｄ１ｂに配
置されていることになる。即ち、ＣＰＵｎがバスブリッ
ジ１ｎのアドレスＡｄｄ１ｂをアクセスすると、バスブ
リッジ１ｎのＣＰＵインタフェース２０１がＣＰＵｎか
ら与えられるアドレスＡｄｄ１ｂをアドレスＡｄｄ２ｂ
に変換し、バスブリッジ１（ｎ−１）に送るので、更に
隣接するバスブリッジ１（ｎ−２）等を介して、ブート
ＲＯＭ１１２にアクセスすることができる。従って、Ｃ
ＰＵｎも、アドレスＡｄｄ１ｂにアクセスすることによ
り、ブートＲＯＭ１１２にアクセスすることができる。
ある。ＣＰＵｎには、バスブリッジ１ｎが接続されてい
るので、この場合も隣接して接続されるバスブリッジ１
（ｎ−１）等のメモリマップ、及び図６（１）に示した
バスブリッジ１１のメモリマップに従い、ＣＰＵｎから
見てブートＲＯＭ１１２は同じアドレスＡｄｄ１ｂに配
置されていることになる。即ち、ＣＰＵｎがバスブリッ
ジ１ｎのアドレスＡｄｄ１ｂをアクセスすると、バスブ
リッジ１ｎのＣＰＵインタフェース２０１がＣＰＵｎか
ら与えられるアドレスＡｄｄ１ｂをアドレスＡｄｄ２ｂ
に変換し、バスブリッジ１（ｎ−１）に送るので、更に
隣接するバスブリッジ１（ｎ−２）等を介して、ブート
ＲＯＭ１１２にアクセスすることができる。従って、Ｃ
ＰＵｎも、アドレスＡｄｄ１ｂにアクセスすることによ
り、ブートＲＯＭ１１２にアクセスすることができる。
【００４３】このように本実施の形態のゲームシステム
では、それぞれのバスブリッジのメモリマップにおい
て、ブートＲＯＭにアクセスするための隣接するバスブ
リッジのアドレスＡｄｄ２ｂが同じになるように配置さ
れるので、それぞれのＣＰＵのメモリマップにおけるア
ドレスＡｄｄ１ｂをアクセスすることにより、ブートＲ
ＯＭにアクセスすることができる。従って、複数のＣＰ
Ｕで高速に画像処理を行うゲームシステムにおいて、複
数のＣＰＵが単一のブートＲＯＭで起動でき、ゲームシ
ステムのコストを低減することができる。また、複数の
ＣＰＵのメモリマップにおいて、ブートＲＯＭが同じア
ドレスに配置されるので、ゲームプログラムが簡素化さ
れその制作が容易になる。
では、それぞれのバスブリッジのメモリマップにおい
て、ブートＲＯＭにアクセスするための隣接するバスブ
リッジのアドレスＡｄｄ２ｂが同じになるように配置さ
れるので、それぞれのＣＰＵのメモリマップにおけるア
ドレスＡｄｄ１ｂをアクセスすることにより、ブートＲ
ＯＭにアクセスすることができる。従って、複数のＣＰ
Ｕで高速に画像処理を行うゲームシステムにおいて、複
数のＣＰＵが単一のブートＲＯＭで起動でき、ゲームシ
ステムのコストを低減することができる。また、複数の
ＣＰＵのメモリマップにおいて、ブートＲＯＭが同じア
ドレスに配置されるので、ゲームプログラムが簡素化さ
れその制作が容易になる。
【００４４】次に、それぞれのＣＰＵがブートＲＯＭ１
１２にアクセスする場合をフローチャートにより説明す
る。図８は、ＣＰＵ１がブートＲＯＭ１１２からデータ
を受け取るまでのフローチャートである。ＣＰＵ１がブ
ートＲＯＭ１１２にアクセスする場合、ＣＰＵ１がバス
ブリッジ１１にブートＲＯＭ１１２のアドレスＡｄｄ１
ｂを送ると（Ｓ８１）、バスブリッジ１１がアドレスＡ
ｄｄ１ｂをアドレスＡｄｄ２ｂに変換し、アドレスＡｄ
ｄ２ｂをブートＲＯＭ１１２に送る（Ｓ８２）。
１２にアクセスする場合をフローチャートにより説明す
る。図８は、ＣＰＵ１がブートＲＯＭ１１２からデータ
を受け取るまでのフローチャートである。ＣＰＵ１がブ
ートＲＯＭ１１２にアクセスする場合、ＣＰＵ１がバス
ブリッジ１１にブートＲＯＭ１１２のアドレスＡｄｄ１
ｂを送ると（Ｓ８１）、バスブリッジ１１がアドレスＡ
ｄｄ１ｂをアドレスＡｄｄ２ｂに変換し、アドレスＡｄ
ｄ２ｂをブートＲＯＭ１１２に送る（Ｓ８２）。
【００４５】ブートＲＯＭ１１２は、アドレスＡｄｄ２
ｂを受け取ると対応したデータをバスブリッジ１１に送
り（Ｓ８３）、バスブリッジ１１は、受け取ったブート
ＲＯＭ１１２からのデータをＣＰＵ１に送る（Ｓ８
４）。このようにして、ＣＰＵ１は、要求したブートＲ
ＯＭ１１２のデータを受け取ることができる（Ｓ８
５）。
ｂを受け取ると対応したデータをバスブリッジ１１に送
り（Ｓ８３）、バスブリッジ１１は、受け取ったブート
ＲＯＭ１１２からのデータをＣＰＵ１に送る（Ｓ８
４）。このようにして、ＣＰＵ１は、要求したブートＲ
ＯＭ１１２のデータを受け取ることができる（Ｓ８
５）。
【００４６】図９は、ＣＰＵ２がブートＲＯＭ１１２か
らデータを受け取るまでのフローチャートである。ＣＰ
Ｕ２がブートＲＯＭ１１２にアクセスする場合は、ＣＰ
Ｕ２がバスブリッジ１２にブートＲＯＭ１１２のアドレ
スＡｄｄ１ｂを送り（Ｓ９１）、バスブリッジ１２がア
ドレスＡｄｄ１ｂをアドレスＡｄｄ２ｂに変換し、アド
レスＡｄｄ２ｂをバスブリッジ１１に送り（Ｓ９２）、
更にバスブリッジ１１は、アドレスＡｄｄ２ｂをブート
ＲＯＭ１１２に送る（Ｓ９３）。
らデータを受け取るまでのフローチャートである。ＣＰ
Ｕ２がブートＲＯＭ１１２にアクセスする場合は、ＣＰ
Ｕ２がバスブリッジ１２にブートＲＯＭ１１２のアドレ
スＡｄｄ１ｂを送り（Ｓ９１）、バスブリッジ１２がア
ドレスＡｄｄ１ｂをアドレスＡｄｄ２ｂに変換し、アド
レスＡｄｄ２ｂをバスブリッジ１１に送り（Ｓ９２）、
更にバスブリッジ１１は、アドレスＡｄｄ２ｂをブート
ＲＯＭ１１２に送る（Ｓ９３）。
【００４７】ブートＲＯＭ１１２は、アドレスＡｄｄ２
ｂを受け取ると対応したデータをバスブリッジ１１に送
り（Ｓ９４）、バスブリッジ１１は、受け取ったブート
ＲＯＭ１１２からのデータをバスブリッジ１２に送り
（Ｓ９５）、更にバスブリッジ１２は、受け取ったブー
トＲＯＭ１１２からのデータをＣＰＵ２に送る（Ｓ９
６）。このようにして、ＣＰＵ２は、要求したブートＲ
ＯＭ１１２のデータを受け取ることができる（Ｓ９
７）。
ｂを受け取ると対応したデータをバスブリッジ１１に送
り（Ｓ９４）、バスブリッジ１１は、受け取ったブート
ＲＯＭ１１２からのデータをバスブリッジ１２に送り
（Ｓ９５）、更にバスブリッジ１２は、受け取ったブー
トＲＯＭ１１２からのデータをＣＰＵ２に送る（Ｓ９
６）。このようにして、ＣＰＵ２は、要求したブートＲ
ＯＭ１１２のデータを受け取ることができる（Ｓ９
７）。
【００４８】図１０は、ＣＰＵｎがブートＲＯＭ１１２
からデータを受け取るまでのフローチャートである。Ｃ
ＰＵｎがブートＲＯＭ１１２にアクセスする場合は、Ｃ
ＰＵｎがバスブリッジ１ｎにブートＲＯＭ１１２のアド
レスＡｄｄ１ｂを送り（Ｓ１０１）、バスブリッジ１ｎ
がアドレスＡｄｄ１ｂをアドレスＡｄｄ２ｂに変換し、
アドレスＡｄｄ２ｂをバスブリッジ１（ｎ−１）に送る
（Ｓ１０２）。
からデータを受け取るまでのフローチャートである。Ｃ
ＰＵｎがブートＲＯＭ１１２にアクセスする場合は、Ｃ
ＰＵｎがバスブリッジ１ｎにブートＲＯＭ１１２のアド
レスＡｄｄ１ｂを送り（Ｓ１０１）、バスブリッジ１ｎ
がアドレスＡｄｄ１ｂをアドレスＡｄｄ２ｂに変換し、
アドレスＡｄｄ２ｂをバスブリッジ１（ｎ−１）に送る
（Ｓ１０２）。
【００４９】アドレスＡｄｄ２ｂは更に隣接するバスブ
リッジを介してバスブリッジ１２に送られ、バスブリッ
ジ１２はアドレスＡｄｄ２ｂをバスブリッジ１１に送り
（Ｓ１０３）、バスブリッジ１１はアドレスＡｄｄ２ｂ
をブートＲＯＭ１１２に送る（Ｓ１０４）。
リッジを介してバスブリッジ１２に送られ、バスブリッ
ジ１２はアドレスＡｄｄ２ｂをバスブリッジ１１に送り
（Ｓ１０３）、バスブリッジ１１はアドレスＡｄｄ２ｂ
をブートＲＯＭ１１２に送る（Ｓ１０４）。
【００５０】ブートＲＯＭ１１２は、アドレスＡｄｄ２
ｂを受け取ると対応したデータをバスブリッジ１１に送
り（Ｓ１０５）、バスブリッジ１１は受け取ったブート
ＲＯＭ１１２からのデータをバスブリッジ１２に送る
（Ｓ１０６）。ブートＲＯＭ１１２からのデータは、更
に隣接するバスブリッジを介して送られ、バスブリッジ
１（ｎ−１）は、受け取ったブートＲＯＭ１１２からの
データをバスブリッジ１ｎに送り（Ｓ１０７）、バスブ
リッジ１ｎは、受け取ったブートＲＯＭ１１２からのデ
ータをＣＰＵｎに送る（Ｓ１０８）。このため、ＣＰＵ
ｎは、要求したブートＲＯＭ１１２のデータを受け取る
ことができる（Ｓ１０９）。
ｂを受け取ると対応したデータをバスブリッジ１１に送
り（Ｓ１０５）、バスブリッジ１１は受け取ったブート
ＲＯＭ１１２からのデータをバスブリッジ１２に送る
（Ｓ１０６）。ブートＲＯＭ１１２からのデータは、更
に隣接するバスブリッジを介して送られ、バスブリッジ
１（ｎ−１）は、受け取ったブートＲＯＭ１１２からの
データをバスブリッジ１ｎに送り（Ｓ１０７）、バスブ
リッジ１ｎは、受け取ったブートＲＯＭ１１２からのデ
ータをＣＰＵｎに送る（Ｓ１０８）。このため、ＣＰＵ
ｎは、要求したブートＲＯＭ１１２のデータを受け取る
ことができる（Ｓ１０９）。
【００５１】このように本実施の形態のゲームシステム
では、それぞれのＣＰＵがアドレスＡｄｄ１ｂにアクセ
スすれば、それぞれのバスブリッジがアドレスＡｄｄ１
ｂをアドレスＡｄｄ２ｂに変換してブートＲＯＭ１１２
にアクセスするので、ＣＰＵ自体をマスタマイズするこ
となく、ブートＲＯＭ１１２に適切なアドレスを与える
ことができ、汎用ＣＰＵを用いることができる。
では、それぞれのＣＰＵがアドレスＡｄｄ１ｂにアクセ
スすれば、それぞれのバスブリッジがアドレスＡｄｄ１
ｂをアドレスＡｄｄ２ｂに変換してブートＲＯＭ１１２
にアクセスするので、ＣＰＵ自体をマスタマイズするこ
となく、ブートＲＯＭ１１２に適切なアドレスを与える
ことができ、汎用ＣＰＵを用いることができる。
【００５２】図１１は、本実施の形態のブートＲＯＭ１
１２のプログラム配置例を示す。ブートＲＯＭ１１２に
は、複数のＣＰＵ及びバスブリッジのシステムレジスタ
の共通部を初期化し、バスブリッジのＩＤ番号を判別す
る等の共通ブートプログラム（Ｓ２〜Ｓ８）と、それぞ
れのＣＰＵの個別のブートプログラム（Ｓ５１〜Ｓ５４
等）が格納される。
１２のプログラム配置例を示す。ブートＲＯＭ１１２に
は、複数のＣＰＵ及びバスブリッジのシステムレジスタ
の共通部を初期化し、バスブリッジのＩＤ番号を判別す
る等の共通ブートプログラム（Ｓ２〜Ｓ８）と、それぞ
れのＣＰＵの個別のブートプログラム（Ｓ５１〜Ｓ５４
等）が格納される。
【００５３】図１２は、本実施の形態のブートＲＯＭ１
１２に格納されるブートプログラムのフローチャート例
である。本実施の形態のゲームシステムの初期化は以下
のように行われる。
１２に格納されるブートプログラムのフローチャート例
である。本実施の形態のゲームシステムの初期化は以下
のように行われる。
【００５４】電源が投入されてリセットが解除される
と、それぞれのＣＰＵが起動する（Ｓ１）。なお、複数
のＣＰＵのリセットが同時に解除され、複数のＣＰＵが
ブートＲＯＭに同時にアクセスした場合は、１つのＣＰ
Ｕのアクセスが終了するまで他のＣＰＵは待機する。
と、それぞれのＣＰＵが起動する（Ｓ１）。なお、複数
のＣＰＵのリセットが同時に解除され、複数のＣＰＵが
ブートＲＯＭに同時にアクセスした場合は、１つのＣＰ
Ｕのアクセスが終了するまで他のＣＰＵは待機する。
【００５５】ＣＰＵは、起動後共通ブートプログラムの
実行を開始し、まず全てのＣＰＵのシステムレジスタの
共通部を初期化し（Ｓ２）、全てのバスブリッジのシス
テムレジスタの共通部を初期化する（Ｓ３）。次にバス
ブリッジのＩＤ番号を判別し（Ｓ４）、バスブリッジの
ＩＤ番号が「１」の場合（ＹＥＳ）は、ＣＰＵ１用ブー
トプログラムにジャンプし、そうでない場合（ＮＯ）
は、次のステップに移行する（Ｓ５）。
実行を開始し、まず全てのＣＰＵのシステムレジスタの
共通部を初期化し（Ｓ２）、全てのバスブリッジのシス
テムレジスタの共通部を初期化する（Ｓ３）。次にバス
ブリッジのＩＤ番号を判別し（Ｓ４）、バスブリッジの
ＩＤ番号が「１」の場合（ＹＥＳ）は、ＣＰＵ１用ブー
トプログラムにジャンプし、そうでない場合（ＮＯ）
は、次のステップに移行する（Ｓ５）。
【００５６】同様に、バスブリッジのＩＤ番号が「２」
の場合は、ＣＰＵ２用ブートプログラムにジャンプし
（Ｓ６）、バスブリッジのＩＤ番号が「ｎ」の場合は、
ＣＰＵｎ用ブートプログラムにジャンプする（Ｓ７）。
なお、バスブリッジのＩＤ番号が判別できない場合は、
ＩＤ番号エラーとして起動を停止する（Ｓ８）。
の場合は、ＣＰＵ２用ブートプログラムにジャンプし
（Ｓ６）、バスブリッジのＩＤ番号が「ｎ」の場合は、
ＣＰＵｎ用ブートプログラムにジャンプする（Ｓ７）。
なお、バスブリッジのＩＤ番号が判別できない場合は、
ＩＤ番号エラーとして起動を停止する（Ｓ８）。
【００５７】ステップＳ５においてバスブリッジのＩＤ
番号が「１」の場合は、ＣＰＵ１用ブートプログラムが
実行され、まずＣＰＵ１のシステムレジスタの専用部を
初期化し（Ｓ５１）、バスブリッジ１１のシステムレジ
スタの専用部を初期化する（Ｓ５２）。次にＲＯＭボー
ド等からＣＰＵ１用のメインプログラムの転送を開始し
（Ｓ５３）、転送終了後にそのメインプログラムにジャ
ンプして（Ｓ５４）、ＣＰＵ１用のメインプログラムの
実行が開始される（Ｓ５５）。なお、バスブリッジのＩ
Ｄ番号が「２」又は「ｎ」の場合は、ＣＰＵ２用ブート
プログラム（Ｓ６１〜Ｓ６４）又はＣＰＵｎ用ブートプ
ログラム（Ｓ７１〜Ｓ７４）の実行が開始される。
番号が「１」の場合は、ＣＰＵ１用ブートプログラムが
実行され、まずＣＰＵ１のシステムレジスタの専用部を
初期化し（Ｓ５１）、バスブリッジ１１のシステムレジ
スタの専用部を初期化する（Ｓ５２）。次にＲＯＭボー
ド等からＣＰＵ１用のメインプログラムの転送を開始し
（Ｓ５３）、転送終了後にそのメインプログラムにジャ
ンプして（Ｓ５４）、ＣＰＵ１用のメインプログラムの
実行が開始される（Ｓ５５）。なお、バスブリッジのＩ
Ｄ番号が「２」又は「ｎ」の場合は、ＣＰＵ２用ブート
プログラム（Ｓ６１〜Ｓ６４）又はＣＰＵｎ用ブートプ
ログラム（Ｓ７１〜Ｓ７４）の実行が開始される。
【００５８】このように本実施の形態のゲームシステム
は、複数のＣＰＵが単一のブートＲＯＭにより起動する
ので、ゲームシステムの構成を簡素化することができ
る。また、単一のブートＲＯＭには、複数のＣＰＵに共
通のブートプログラムと個別のブートプログラムが分割
して格納されているため、ブートＲＯＭの記憶領域を削
減し、ゲームシステムのコストを低減することができ
る。
は、複数のＣＰＵが単一のブートＲＯＭにより起動する
ので、ゲームシステムの構成を簡素化することができ
る。また、単一のブートＲＯＭには、複数のＣＰＵに共
通のブートプログラムと個別のブートプログラムが分割
して格納されているため、ブートＲＯＭの記憶領域を削
減し、ゲームシステムのコストを低減することができ
る。
【００５９】次に、本実施の形態のゲームシステムにお
いて、ブートＲＯＭ等を接続するバスブリッジのピン数
を削減している点について説明する。図１３は、図１に
示したバスブリッジ１１を双方向バスバッファ１０８を
介してブートＲＯＭ１１２等に接続する場合の詳細接続
図である。本実施の形態では、ＰＣＩ又はＡＧＰバス５
１の一部を共有化してブートＲＯＭ１１２等に接続して
いるため、図１７に示したようにバスブリッジにバスイ
ンタフェースを設けブートＲＯＭを直接接続する場合に
比べ、バスブリッジのピン数を大幅に削減することがで
きる。
いて、ブートＲＯＭ等を接続するバスブリッジのピン数
を削減している点について説明する。図１３は、図１に
示したバスブリッジ１１を双方向バスバッファ１０８を
介してブートＲＯＭ１１２等に接続する場合の詳細接続
図である。本実施の形態では、ＰＣＩ又はＡＧＰバス５
１の一部を共有化してブートＲＯＭ１１２等に接続して
いるため、図１７に示したようにバスブリッジにバスイ
ンタフェースを設けブートＲＯＭを直接接続する場合に
比べ、バスブリッジのピン数を大幅に削減することがで
きる。
【００６０】なお、図１３において他バスデバイス１２
３とは、ＰＣＩ又はＡＧＰバスに直接接続できないバス
デバイスで、図１に示したアドレスデコーダ１１１、ブ
ートＲＯＭ１１２、シリアルポート１１３、サウンド部
１１４、Ｉ／Ｏ部１１５、セキュリティ部１１６、通信
ボード１１７、ＲＯＭボード１１８、ＳＣＳＩボード１
１９等が該当する。また、図１３のＰＣＩ又はＡＧＰデ
バイス１２２とは、ＰＣＩ又はＡＧＰバスに直接接続で
きるデバイスで、図１に示したビデオ処理部１０２等が
該当する。
３とは、ＰＣＩ又はＡＧＰバスに直接接続できないバス
デバイスで、図１に示したアドレスデコーダ１１１、ブ
ートＲＯＭ１１２、シリアルポート１１３、サウンド部
１１４、Ｉ／Ｏ部１１５、セキュリティ部１１６、通信
ボード１１７、ＲＯＭボード１１８、ＳＣＳＩボード１
１９等が該当する。また、図１３のＰＣＩ又はＡＧＰデ
バイス１２２とは、ＰＣＩ又はＡＧＰバスに直接接続で
きるデバイスで、図１に示したビデオ処理部１０２等が
該当する。
【００６１】本実施の形態のゲームシステムでは、バス
ブリッジ１１とＰＣＩ又はＡＧＰデバイス１２２は、Ｐ
ＣＩ又はＡＧＰバス５１のすべての信号線、即ち、ＡＤ
（ａｄｄｒｅｓ ｄａｔａ）バス３２本と制御線１７本
により接続されるが、バスブリッジ１１と双方向バスバ
ッファ１０８は、ＰＣＩ又はＡＧＰバス５１の一部分、
即ち、ＡＤバス３２本とＣＢＥ（ｃｏｍｍａｎｄ ｂｉ
ｔ ｅｎａｂｌｅ）バス４本、及び信号線１０７により
接続される。従って、バスブリッジ１１は、他バスデバ
イス１２３にアクセスするためのＡＤバス３２本とＣＢ
Ｅバス４本を、ＰＣＩ又はＡＧＰバス５１と共有化でき
るので、バスブリッジ１１にバスインタフェースを設け
て直接他バスデバイス１２３を接続する場合に比べて、
ピン数を大幅に削減することができる。
ブリッジ１１とＰＣＩ又はＡＧＰデバイス１２２は、Ｐ
ＣＩ又はＡＧＰバス５１のすべての信号線、即ち、ＡＤ
（ａｄｄｒｅｓ ｄａｔａ）バス３２本と制御線１７本
により接続されるが、バスブリッジ１１と双方向バスバ
ッファ１０８は、ＰＣＩ又はＡＧＰバス５１の一部分、
即ち、ＡＤバス３２本とＣＢＥ（ｃｏｍｍａｎｄ ｂｉ
ｔ ｅｎａｂｌｅ）バス４本、及び信号線１０７により
接続される。従って、バスブリッジ１１は、他バスデバ
イス１２３にアクセスするためのＡＤバス３２本とＣＢ
Ｅバス４本を、ＰＣＩ又はＡＧＰバス５１と共有化でき
るので、バスブリッジ１１にバスインタフェースを設け
て直接他バスデバイス１２３を接続する場合に比べて、
ピン数を大幅に削減することができる。
【００６２】次に、図１３において、ＣＰＵ１が他バス
デバイス１２３にアクセスする場合の動作を説明する。
ＣＰＵ１が、ＣＰＵバス２１を介してバスブリッジ１１
にアクセスすると、バスブリッジ１１のコントローラ部
１２１は、ＲＥＱ０＃信号をアクティブにして、バスブ
リッジ１１のバスアービタ部１２０にＰＣＩ又はＡＧＰ
バス５１の使用要求を行う。この時、ＰＣＩ又はＡＧＰ
バス５１がアイドル状態（未使用の状態）であれば、バ
スアービタ部１２０は、ＧＮＴ０＃信号をアクティブに
し、コントローラ部１２１にＰＣＩ又はＡＧＰバス５１
の使用許可を与える。
デバイス１２３にアクセスする場合の動作を説明する。
ＣＰＵ１が、ＣＰＵバス２１を介してバスブリッジ１１
にアクセスすると、バスブリッジ１１のコントローラ部
１２１は、ＲＥＱ０＃信号をアクティブにして、バスブ
リッジ１１のバスアービタ部１２０にＰＣＩ又はＡＧＰ
バス５１の使用要求を行う。この時、ＰＣＩ又はＡＧＰ
バス５１がアイドル状態（未使用の状態）であれば、バ
スアービタ部１２０は、ＧＮＴ０＃信号をアクティブに
し、コントローラ部１２１にＰＣＩ又はＡＧＰバス５１
の使用許可を与える。
【００６３】なお、この時、ＰＣＩ又はＡＧＰデバイス
１２２がＲＥＱ１＃信号をアクティブにしてＰＣＩ又は
ＡＧＰバス５１の使用要求を行い、バスアービタ部１２
０がＧＮＴ１＃信号をアクティブにして、ＰＣＩ又はＡ
ＧＰデバイス１２２に使用許可を与えている場合は、バ
スアービタ部１２０は、ＧＮＴ０＃信号をアクティブに
するのを保留し、ＰＣＩ又はＡＧＰバス５１がアイドル
状態になるのを待つ。
１２２がＲＥＱ１＃信号をアクティブにしてＰＣＩ又は
ＡＧＰバス５１の使用要求を行い、バスアービタ部１２
０がＧＮＴ１＃信号をアクティブにして、ＰＣＩ又はＡ
ＧＰデバイス１２２に使用許可を与えている場合は、バ
スアービタ部１２０は、ＧＮＴ０＃信号をアクティブに
するのを保留し、ＰＣＩ又はＡＧＰバス５１がアイドル
状態になるのを待つ。
【００６４】バスブリッジ１１は、ＰＣＩ又はＡＧＰバ
ス５１の使用許可を得たら、他バスデバイス１２３への
アクセスを開始する。まず、バスブリッジ１１は、双方
向バスバッファ１０８に信号線１０７を介して出力イネ
ーブル信号を送信し、ＰＣＩ又はＡＧＰバス５１とデー
タバス１０９をつなぎ、更に、方向制御信号によりデー
タの流れる方向を制御する。
ス５１の使用許可を得たら、他バスデバイス１２３への
アクセスを開始する。まず、バスブリッジ１１は、双方
向バスバッファ１０８に信号線１０７を介して出力イネ
ーブル信号を送信し、ＰＣＩ又はＡＧＰバス５１とデー
タバス１０９をつなぎ、更に、方向制御信号によりデー
タの流れる方向を制御する。
【００６５】次に、バスブリッジ１１は、信号線１０
４、片方向バスバッファ１０５、信号線１０６を介し
て、他バスデバイス１２３にアドレスストローブ信号、
データ出力イネーブル信号、データライトイネーブル信
号等を送信し、他バスデバイス１２３にアクセスする。
４、片方向バスバッファ１０５、信号線１０６を介し
て、他バスデバイス１２３にアドレスストローブ信号、
データ出力イネーブル信号、データライトイネーブル信
号等を送信し、他バスデバイス１２３にアクセスする。
【００６６】このように本実施の形態のゲームシステム
では、他バスデバイス１２３にアクセスするためのＡＤ
バス及びＣＢＥバスを、ＰＣＩ又はＡＧＰバス５１と共
有化しているため、バスブリッジ１１にバスインタフェ
ースを設けて他バスデバイス１２３を直接接続する場合
に比べ、ピン数を大幅に削減することができ、バスブリ
ッジ１１及びゲームシステム全体のコストを低減するこ
とができる。
では、他バスデバイス１２３にアクセスするためのＡＤ
バス及びＣＢＥバスを、ＰＣＩ又はＡＧＰバス５１と共
有化しているため、バスブリッジ１１にバスインタフェ
ースを設けて他バスデバイス１２３を直接接続する場合
に比べ、ピン数を大幅に削減することができ、バスブリ
ッジ１１及びゲームシステム全体のコストを低減するこ
とができる。
【００６７】なお、上記の実施の形態では、ＰＣＩ又は
ＡＧＰバスとその他のバスとの共有化について説明した
が、バスの規格（例えば、信号レベル、バスの本数、タ
イミング（同期／非同期））が異なるバス同士を共有化
する場合にも適用可能である。
ＡＧＰバスとその他のバスとの共有化について説明した
が、バスの規格（例えば、信号レベル、バスの本数、タ
イミング（同期／非同期））が異なるバス同士を共有化
する場合にも適用可能である。
【００６８】
【発明の効果】以上説明した通り、本発明によれば、複
数のＣＰＵの起動を１つのブートＲＯＭにより行うこと
ができ、ゲームシステムのコストを低減することが可能
である。また、ブートＲＯＭをバスブリッジに接続する
ので、ブートＲＯＭをＣＰＵバスに接続する構成と比
べ、ＣＰＵバスへの負荷が軽くなり高速に起動すること
が可能である。
数のＣＰＵの起動を１つのブートＲＯＭにより行うこと
ができ、ゲームシステムのコストを低減することが可能
である。また、ブートＲＯＭをバスブリッジに接続する
ので、ブートＲＯＭをＣＰＵバスに接続する構成と比
べ、ＣＰＵバスへの負荷が軽くなり高速に起動すること
が可能である。
【００６９】更に、ＰＣＩ又はＡＧＰバスの一部を共有
化して、ブートＲＯＭ等のデバイスに接続するため、バ
スブリッジのピン数を少なくすることができ、バスブリ
ッジ及びゲームシステムのコストを低減することが可能
である。
化して、ブートＲＯＭ等のデバイスに接続するため、バ
スブリッジのピン数を少なくすることができ、バスブリ
ッジ及びゲームシステムのコストを低減することが可能
である。
【図１】本発明の実施の形態のゲームシステムの構成図
である。
である。
【図２】本発明の実施の形態のゲームシステムの概略構
成図である。
成図である。
【図３】本発明の実施の形態のバスブリッジの内部構成
図である。
図である。
【図４】ＣＰＵからアクセスがあった時のバスブリッジ
のフローチャートである。
のフローチャートである。
【図５】ＰＣＩ２からアクセスがあった時のバスブリッ
ジのフローチャートである。
ジのフローチャートである。
【図６】本発明の実施の形態のバスブリッジのメモリマ
ップである。
ップである。
【図７】本発明の実施の形態のＣＰＵのメモリマップで
ある。
ある。
【図８】ＣＰＵ１がブートＲＯＭからデータを受け取る
までのフローチャートである。
までのフローチャートである。
【図９】ＣＰＵ２がブートＲＯＭからデータを受け取る
までのフローチャートである。
までのフローチャートである。
【図１０】ＣＰＵｎがブートＲＯＭからデータを受け取
るまでのフローチャートである。
るまでのフローチャートである。
【図１１】本発明の実施の形態のブートＲＯＭのプログ
ラム配置図である。
ラム配置図である。
【図１２】本発明の実施の形態のブートプログラムのフ
ローチャートである。
ローチャートである。
【図１３】本発明の実施の形態の他バスデバイスの接続
図である。
図である。
【図１４】従来のシステムの概略構成図である。
【図１５】従来のシステムの概略構成図である。
【図１６】従来の他バスデバイスの接続図である。
【図１７】従来の他バスデバイスの接続図である。
１、２ ＣＰＵ １１、１２ バスブリッジ ２１、２２ ＣＰＵバス ３１、３２ ＲＡＭ ４１、５１、５２ ＰＣＩ又はＡＧＰバス １０２ ビデオ処理部 １０５ 片方向バスバッファ １０８ 双方向バスバッファ １１１ アドレスデコーダ １１２ ブートＲＯＭ １２０ バスアービタ １２２ ＰＣＩ又はＡＧＰデバイス １２３ 他バスデバイス ２０１ ＣＰＵインタフェース ２０２ システムレジスタ ２０３ ＰＣＩ１／他バスインタフェース ２０４ ＰＣＩ２インタフェース ２０５ 拡張ＲＡＭインタフェース
Claims (6)
- 【請求項１】複数のＣＰＵが対応する複数のバスブリッ
ジに接続され、該複数のバスブリッジが縦続に接続され
るシステムにおいて、 該複数のバスブリッジの１つに、該複数のＣＰＵを共通
に起動する共通ブートプログラムと、該複数のＣＰＵを
個別に起動する個別ブートプログラムとを格納するメモ
リが接続され、 該メモリが接続されたバスブリッジに接続されたＣＰＵ
は、該バスブリッジの所定アドレスにアクセスすること
により該メモリにアクセスし、 他のＣＰＵは、それぞれのＣＰＵが接続されたバスブリ
ッジの該所定アドレスと同一アドレスにアクセスし、ア
クセスされたバスブリッジは、該メモリが接続されたバ
スブリッジ側に隣接する他のバスブリッジの該所定アド
レスと同一アドレスにアクセスすることにより、該メモ
リにアクセスすることを特徴とするシステム。 - 【請求項２】ＣＰＵと、該ＣＰＵに接続されると共に、
所定のデバイスと所定のバスにより接続されるバスブリ
ッジと、該所定のバスとは異なる他のバスに接続可能な
他のデバイスとを有するシステムにおいて、 該他のデバイスは、該所定のバスの一部により該バスブ
リッジと接続され、該ＣＰＵは、該所定のバスの一部を
介して該他のデバイスにアクセスすることを特徴とする
システム。 - 【請求項３】請求項２において、 前記他のデバイスは、双方向バスバッファを介して前記
バスブリッジと接続されることを特徴とするシステム。 - 【請求項４】請求項２において、 前記所定のバスは、ＰＣＩ又はＡＧＰバスであることを
特徴とするシステム。 - 【請求項５】請求項２において、 前記所定のバスの一部は、ＡＤバス及びＣＢＥバスであ
ることを特徴とするシステム。 - 【請求項６】複数のＣＰＵが対応する複数のバスブリッ
ジにそれぞれ接続され、該複数のバスブリッジがバスを
介して接続されるシステムにおいて、 前記複数のバスブリッジの一つに接続され、該複数のＣ
ＰＵを共通に初期化する共通ブートプログラムと、該複
数のＣＰＵを個別に初期化する個別ブートプログラム
と、を格納するメモリを有し、 該複数のバスブリッジは、対応して接続されるＣＰＵか
ら与えられるアドレスを所定のアドレスに変更し、該所
定のアドレスにより前記メモリにアクセスすることを特
徴とするシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11047523A JP2000242612A (ja) | 1999-02-25 | 1999-02-25 | メモリ及びバスを共有化したシステム |
| US09/506,273 US6523082B1 (en) | 1999-02-25 | 2000-02-17 | Systems having shared memory and buses |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11047523A JP2000242612A (ja) | 1999-02-25 | 1999-02-25 | メモリ及びバスを共有化したシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000242612A true JP2000242612A (ja) | 2000-09-08 |
Family
ID=12777491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11047523A Withdrawn JP2000242612A (ja) | 1999-02-25 | 1999-02-25 | メモリ及びバスを共有化したシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6523082B1 (ja) |
| JP (1) | JP2000242612A (ja) |
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| JP2005332145A (ja) * | 2004-05-19 | 2005-12-02 | Nec Electronics Corp | データ転送制御回路及びデータ転送方法 |
| JP2006202200A (ja) * | 2005-01-24 | 2006-08-03 | Nec Corp | 携帯端末及びマルチプロセッサシステム並びにそのプログラム |
| JP2007251947A (ja) * | 2006-03-17 | 2007-09-27 | Agilent Technol Inc | マルチマスタのチェーン接続された二線シリアルバス |
| JP2008181465A (ja) * | 2007-01-26 | 2008-08-07 | Sony Corp | データ処理装置および方法、プログラム、並びに記録媒体 |
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| TW515960B (en) * | 2000-08-11 | 2003-01-01 | Via Tech Inc | Architecture and method of extended bus and bridge thereof |
| US6823375B2 (en) * | 2001-03-01 | 2004-11-23 | International Business Machines Corporation | Simultaneous configuration of remote input/output hubs utilizing slave processors in a multi-processor, multi-RIO hub data processing system |
| EP1286256A3 (en) * | 2001-07-31 | 2005-08-17 | Ricoh Company, Ltd. | Method and apparatus for image data processing capable of performing a high speed processing using a risc and an AGP |
| US7487342B2 (en) * | 2003-08-22 | 2009-02-03 | International Business Machines Corporation | Method and apparatus for starting up and maintaining of multiple networked computing systems |
| CN1301473C (zh) * | 2003-09-17 | 2007-02-21 | 中兴通讯股份有限公司 | 多处理器系统共享引导模块的方法 |
| TWI237765B (en) * | 2003-11-03 | 2005-08-11 | Via Tech Inc | Adapting device for use in a computer system |
| US7356680B2 (en) * | 2005-01-22 | 2008-04-08 | Telefonaktiebolaget L M Ericsson (Publ) | Method of loading information into a slave processor in a multi-processor system using an operating-system-friendly boot loader |
| TWI273423B (en) * | 2005-07-15 | 2007-02-11 | Via Tech Inc | Computer system with multi-port bridge and an operating method of the same |
| KR101476691B1 (ko) * | 2008-04-23 | 2014-12-29 | 삼성전자주식회사 | 디바이스 구동장치 및 구동방법 |
| DE112010005971T5 (de) * | 2010-11-01 | 2013-08-14 | Hewlett-Packard Development Company, L.P. | Mehrprozessorcomputersystem und -Verfahren |
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1999
- 1999-02-25 JP JP11047523A patent/JP2000242612A/ja not_active Withdrawn
-
2000
- 2000-02-17 US US09/506,273 patent/US6523082B1/en not_active Expired - Fee Related
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Also Published As
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|---|---|
| US6523082B1 (en) | 2003-02-18 |
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