JP2001028443A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 本願発明はリーク電流の極めて低い電界効果
型トランジスタを提供することである。本願発明の別な
目的は優れた情報保持特性をもった半導体記憶装置を提
供することである。更には、本願は新規な装置をリーク
電流の極めて低い電界効果型トランジスタ、あるいは半
導体記憶装置を簡便に製造する製造方法を提供するもの
である。 【解決手段】 縦形に配置したショットキー接合に薄い
絶縁膜を挟んだ接合により、ソース、ドレイン電極を形
成し、ゲート電極により該接合にある絶縁膜のトンネル
を制御せしめる構造にする。また、該ゲート電極は、縦
形のチャネル両側に配置し、接合におよぼす電界効果を
有効に働かせることができるようにすることで、オフ状
態での接合リークを極めて低いものにすることができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願発明は、大規模集積化が
可能な半導体装置、並びにこれを用いた半導体記憶装置
に関するものである。更には、本願発明はこの半導体装
置あるいは半導体記憶装置の製造方法に関するものであ
る。

【０００２】

【従来の技術】現在の代表的な集積化半導体装置である
シリコン基板を用いたＵＬＳＩのトランジスタの主要部
は、図１に示すような断面構造を有している。ＣＭＯＳ
で用いているトランジスタは、半導体基板１００に、ソ
ース、ドレインとして高濃度に不純物をドーピングした
拡散層（２００、３００）を電極領域として用いた絶縁
ゲート型トランジスタを用いて構成されている。尚、符
号５００はゲート電極である。

【０００３】絶縁ゲート型トランジスタ、その代表例た
るＭＯＳＦＥＴは、制御するチャネルのキャリアが、チ
ャネルとなる基板と反対導伝型キャリアのみを用いる。
このことから絶縁ゲート型トランジスタはユニポーラデ
バイスと呼ばれている。ユニポーラデバイスでは、ソー
ス、ドレインといった電極が基板１００と電気的に分離
されていることがデバイス動作上の基本となる。通常、
拡散層と基板は、異なる導伝型を用いることでＰＮ接合
を形成し、接合のビルトイン障壁によってそれぞれの電
極と基板を電気的に分離してきた。しかし、ソース、ド
レイン間の距離が短くなるに従い、この障壁のみでは良
好な分離を果たすことができず、基板へのリーク、そし
てソース、ドレイン間にリーク電流を生じる問題が顕著
になってきた。こうした電流リークは、ドレイン電界の
影響がソース側まで及ぶため生じるものと考えられてい
る。そのため、リークを抑制するには、前記不純物拡散
層２００、３００の深さを小さく（浅く）することで、
ソース、ドレインの対向面積を小さくすることが有効で
ある。この深さは図１にＸｊとして示されている。しか
し、拡散層深さを浅くすると、拡散層の抵抗が増大し、
トランジスタの電流駆動力を低下させる問題が生じてき
ている。

【０００４】また、これとは異なるアプローチとして、
拡散層電極周囲を絶縁膜層で囲み、電極とチャネル（基
板）の間にリークにたいするバリアを設けることが考え
られている。また、日本国公開特許公報、特開平１０―
２００００１に見られる構造は、拡散層電極とチャネル
間のみではなく、さらに、チャネル部にも多層の絶縁膜
層を差し挟んだ構造になっている。但し、後者では、そ
の製造工程上、チャネル部が単結晶ではなく多結晶によ
り構成された、一種の薄膜トランジスタ（ＴＦＴ：Ｔｈ
ｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）と呼ばれる構
造とみることができる。これらの構造では、拡散層抵抗
を増大させることなくリークを抑制することは可能であ
るが、絶縁膜を介してチャネル電流を流すことが必要と
なるため、電流駆動力を低下させる問題が生じてくる。

【０００５】浅接合化による電極抵抗増大を解決する方
法として、ソース、ドレインに金属材を用いることが提
案されている。一般には、電極と基板との分離がＰＮ接
合ではなく、金属と半導体接触部に形成されるショット
キー接合によりなされているため、ショットキーバリア
ソース・ドレイン ＭＯＳＦＥＴ(ＳＢ-ＭＯＳＦＥＴ)
と呼ばれている。これらの構造については、例えば、ア
プライド、フィジックス、レター、６５巻、６１８頁か
ら６２０頁(Appl. Phys. Lett. 65(5),ｐｐ.618-620,19
94) において、Tucker等により検討されている。また、
実際の試作としては、エス、ピー、アイ、イー、コンフ
ァレンス、オン、マイクロエレクトロニック、デバイ
ス、テクノロジー、ツー、１９９８年７月、エス、ピ
ー、アイ、イー、３５０６巻、２３０頁から２３３頁(P
art of the SPIE Conference on Microelectronic Devi
ce Technology II, SPIE vol. 3506, pp.230-233)にお
いてＷａｎｇ等の報告がみられる。これらの報告では、
ショットキー接合を用いた効果として、ソース、ドレイ
ン間の距離を小さくした短チャネル構造でも、接合間の
リークを有効に抑えることができることが明らかになっ
てきた。しかし、ＰＮ接合に比べ良好な接合を形成する
ことが困難なため、基板との間のリークが増大してしま
い、ソース、ドレイン間のリークの低減効果を打ち消し
てしまったり、接合のオン抵抗が高いため、結局、電極
抵抗の低減効果も見えなくなっている。

【０００６】又、半導体記憶装置に用いるゲインセルと
しては、例えば書き込み用にｐ型ＭＯＳ、読み取り用に
ｎ型ＭＯＳを用いた例が、Ｓｈｏｊｉ Ｓｈｕｋｕｒｉ
らによるＩＥＤＭ９２、１００６−１００８に見られ
る。

【０００７】

【発明が解決しようとする課題】本願の第１の目的は、
リーク電流の極めて低い絶縁ゲート型電界効果型トラン
ジスタを提供するものである。即ち、本願発明は、短チ
ャネル化を進めるために増大してきたリーク電流を低減
するために行われてきた上記の様々な対策により生じる
駆動力の低下を抑制するものである。

【０００８】本願の第２の目的は、記憶特性の良好な半
導体記憶装置を提供するものである。前記のリーク電流
の低い絶縁ゲート型電界効果型トランジスタを用いて、
リーク電流の少ない３端子スイッチング素子を得ること
ができる。従って、このことは、特に、半導体記憶素子
を形成する上で有効なものとなる。

【０００９】本願の更に別な目的は、前記の半導体装
置、あるいは半導体記憶装置等を提供する為の製造方法
を提供するものである。

【００１０】

【課題を解決するための手段】先ず、ここでは発明の理
解を容易にする為に、本願発明の発明思想の骨子を説明
する。そして、発明の実施の形態の欄に更に詳細な発明
の諸形態を説明する。

【００１１】ショットキー接合では、接合を挟む異なる
物質の界面ができることにより、ＰＮ接合に比べ接合の
リークが多くなっている。従来の図１に示した構造をも
とにＳＢ−ＭＯＳＦＥＴを形成すると、スイッチングに
用いているのは、ゲート端部の接合のみで、底面等はス
イッチング動作上は不要であるにも関わらず、接合の面
積のほとんどを占めることになるため、この底面がリー
クの主要発生源となっている。こうした不要なリークを
抑えるには、図２に模式的に示すように、ゲート５０
０、５１０により、両側からチャネル１０１を挟む構造
にし、不要な接合をなくし、接合をチャネル方向のみと
することが有効である。本発明における具体的構造につ
いては、実施形態の説明において、製造方法をもとに詳
細に述べる。この構造では、スイッチングに必要なゲー
ト端部のみに接合が設けられており、不要な接合による
リークを生じることがない。

【００１２】さらにリークを抑えるため、金属と半導体
の間にリークを妨げる障壁となる絶縁層を挟む構造をと
っている。これは、拡散層電極周辺を絶縁膜で囲む構造
を適用したものである。

【００１３】図３は通例のショトッキー接合を説明する
為のバンド構造図である。図３には、金属部３５０と半
導体部１１０の接合領域、及び価電子帯の上端、伝導帯
の下端、およびフェルミ準位Ｅｆが示される。図４は本
願発明で用いる接合を説明する為のバンド構造図であ
る。図４の構成では図３の構造に絶縁物層９３１が設け
られている。

【００１４】すなわち、ショットキー接合では図３のバ
ンド図に示したように、ショットキーバリアと呼ばれる
障壁Ｐｍによりリーク電流を抑えている。そこに、図４
にみられるように、Ｐｍに比べより大きな障壁高さＰｉ
を持った絶縁膜をはさむことで、金属側から半導体側に
通り抜けるキャリアを低減することができる。このショ
ットキー接合に代えて絶縁層を挟んだ構造の接合は、Ｍ
ＩＳ接合（ＭｅｔａｌＩｎｓｕｌａｔｉｏｎ Ｊｕｎｃ
ｔｉｏｎ）として知られている。この例は、例えば、Ｓ
ｚｅ著のフィジックス オブ セミコンダクタ デバイシ
ーズ、第２版、ジョンウィリー アンド サンズ(Physics
of Semiconductor Devices, secondedition, JOHN WIL
EY & SONS)の５４０頁から５５３頁に記述されている。
このように高い障壁高さＰｉを持つ絶縁層を挟んでも、
絶縁層の膜厚を極めて薄くすることで、トンネル現象を
促進できることから、接合のスイッチング動作させるこ
とができる。

【００１５】一般に、この絶縁膜をトンネル現象により
通り抜けるキャリアは、障壁高さ、膜厚、およびキャリ
アのエネルギーに依存している。デバイス構造として
は、金属材と絶縁膜間の障壁高さ、絶縁膜の膜厚、非平
衡状態のポテンシャル分布を制御することができる。

【００１６】本発明の構造では、さらに、縦形のチャネ
ル配置をとることにより、平面面積を増やすことなくチ
ャネル長の大きなデバイスを形成している。これによ
り、短チャネル化によるリーク電流の増大を抑えること
ができる。さらに、ゲートを両側に配置することで、よ
り有効に電界効果を活かすことができるようになる。こ
の縦形構造をとることで、従来困難であった非対称型系
のトランジスタを容易に形成することができるようにな
っている。そのため、絶縁膜による障壁は片側のみに形
成することができており、駆動力の低下を抑制すること
ができている。

【００１７】これらの効果を有効に引き出すことで、リ
ーク電流を極めて低く抑制できる３端子トランジスタ構
造を得ることができる。また、この低リーク特性は、記
憶保持および、書き込み、読み出し動作に優れた半導体
記憶装置を形成する上で有効であることを、実施例をも
とに説明する。

【００１８】

【発明の実施の形態】本願発明の実施の形態を具体的に
説明するに先だって、本願発明の主な諸形態の概略を列
挙し、説明する。

【００１９】本願に係る半導体装置 本願発明の半導体装置の代表的な第１の形態は、第１の
導電領域、第１の絶縁膜、第１の半導体領域、および第
２の導電領域とを有する半導体領域と、少なくとも前記
第１の半導体領域に設けた第２の絶縁膜と、前記第２の
絶縁膜の膜面に設けられた第３の導電領域と、を有する
半導体装置である。

【００２０】本発明は新規なスイッチ素子を提供するこ
とが出来る。そして、後述するように、新規な半導体記
憶装置のスイッチ部として極めて有用である。又、本発
明の構造は通例の半導体分野の製造方法によって製造す
ることが出来る。従って、本発明の半導体装置は極めて
安価に提供することが出来る。

【００２１】本願発明の半導体装置の代表的な第２の形
態は、第１の導電領域、第１の絶縁膜、第１の半導体領
域、および第２の導電領域とが積層された半導体積層領
域と、少なくとも前記第１の半導体領域の前記半導体積
層領域の積層方向とは交差する側面に設けた第２の絶縁
膜と、前記第２の絶縁膜の膜面に設けられた第３の導電
領域と、を有する半導体装置である。

【００２２】上記の諸形態では、第１の導電領域、第１
の絶縁膜、第１の半導体領域、および第２の導電領域と
を有する半導体領域が、絶縁ゲート型電界効果型トラン
ジスタの電荷移送手段及び電荷移送領域を構成する。前
記第１の半導体領域は、いわゆるチャネル領域に、前記
第１及び第２の導電領域はソースあるいはドレインのい
ずれかに相当する。これらをソースあるいはドレインと
称するかはその動作状態に依存する相違にすぎない。そ
して、前記第１の導電領域、第１の絶縁膜、第１の半導
体領域の半導体領域が、図４を用いて説明したバンド構
造を有する積層体である。本形態において、前記第１の
絶縁膜を設けた点がわけても重要な点である。

【００２３】この第１の絶縁膜は、通例第１の導電領域
として用いる金属の酸化物、酸化度の低い酸化物、窒化
物、窒化度の低い窒化物、シリコンと金属の酸化物、シ
リコンと金属の窒化物、あるいはこれらの内の少なくと
も２者を含む絶縁物などが用いられる。より具体的に、
これらの金属とこれに適した絶縁物の諸例をかかげれ
ば、耐熱金属とその酸化物、窒化物、あるいはシリサイ
ドが好適である。更に、具体例をかかげれば、金属ある
いは金属相当の導電体として、チタン、チタンシリサイ
ド、タングステン、タングステン・シリサイド、コバル
ト、コバルト・シリサイド、白金、白金シリサイド、ニ
ッケル、ニッケル・シリサイドなどをあげることが出来
る。絶縁物の具体例としては、シリコン酸化物、シリコ
ン窒化物などが代表例である。更に、絶縁物の例として
は、前記各種金属あるいは耐熱金属の酸化物、あるいは
窒化物などをあげることが出来る。チタンとチタン・シ
リサイドなどは熱的に安定であり、好ましい例である。
シリコン酸化物、あるいはシリサイド等は通例の半導体
分野に製造工程に多く用いられている材料であり、本願
発明の半導体装置、半導体記憶装置の製造に好都合であ
る。勿論、その要求によって、前記例示した金属および
絶縁物を適宜組み合わせて用いることが出来る。

【００２４】そして、これらの絶縁膜が当該接合におけ
るトンネル効果を奏する厚さとなす。この絶縁膜の厚さ
例をかかげれば、シリコン酸化物の場合、３ｎｍ以下、
好ましくは１ｎｍより２ｎｍ程度が多用される。

【００２５】尚、第１の導電領域と第１の絶縁膜の具体
例について言及したが、これらの諸例は、以下本願明細
書に記載される発明の諸形態、実施の諸形態に対しても
適用できるものであることは言うまでもない。

【００２６】第３の形態は、ソースとドレインとゲート
電極およびチャネル領域を有する絶縁ゲート型電界効果
トランジスタにおいて、ソースまたはドレイン電極とな
る第１の導電領域上に第１の絶縁物層を有し、前記第１
の絶縁膜の上部にチャネル領域となる半導体材料層を有
し、前記半導体層上にドレインまたはソース電極となる
第２の導電領域を有し、前記チャネル領域側面に第２の
絶縁膜層を有し、前記第２の絶縁膜層を介して電界効果
を前記チャネル領域におよぼすゲート電極を有すること
を特徴とする半導体装置と言うことが出来る。

【００２７】上記の各部の材料の選択によって、下記の
諸形態が考えられる。

【００２８】本願の第４の形態は、前記の諸形態におけ
る第１の導電領域が金属材料により形成されているもの
である。

【００２９】更に、本願の第５の形態は、前記の諸形態
における前記第１の導電領域が高濃度に不純物をドーピ
ングすることで実質的に金属化された半導体材料により
形成されているものである。

【００３０】更に、本願の第６の形態は、第２の導電領
域が高濃度に不純物をドーピングすることで実質的に金
属化された半導体材料により形成されているものであ
る。

【００３１】本願発明においては、前記の各導電領域を
組み合わせ用いることが出来る。即ち、本願の第７の形
態は、前記第１の導電領域が金属材料あるいは高濃度に
不純物をドーピングすることで金属化された半導体材料
により形成され、前記第２の導電領域が高濃度に不純物
をドーピングすることで金属化された半導体材料により
形成されているものである。

【００３２】本願の第８の形態は、前記第１の導電領域
が高濃度に不純物をドーピングすることで金属化された
半導体材料により形成され、前記第２の導電領域が金属
材料あるいは高濃度に不純物をドーピングすることで金
属化された半導体材料により形成されているものであ
る。

【００３３】前記半導体材料を母材とした金属化に必要
な不純物のドープ量は、通例の半導体分野における範囲
を用いて十分である。シリコンに対してのドープ量は通
例、１０²⁰ｃｍ^―3程度以上の範囲である。

【００３４】これらのドープ量に関する諸例は、本願明
細書に記載される発明の諸形態、実施の諸形態に対して
も適用できるものであることは言うまでもない。

【００３５】尚、本願発明の半導体装置において、第１
の導電領域および第２の導電領域に挟まれた半導体領域
が、電界効果型トランジスタの電荷移送領域、即ち、い
わゆるチャネル領域を構成する。従って、この意味にお
いて、本願発明においては、電荷移送領域は、半導体領
域とトンネル絶縁膜との双方で電荷移送領域を構成する
こととなる。従って、この意図を示す形態の例は次のよ
うに言うことが出来る。

【００３６】本願発明の第９の形態は、第１の導電領
域、第１の絶縁膜、第１の半導体領域、および第２の導
電領域とを有する半導体領域と、前記第２の半導体領域
の前記半導体領域の積層方向とは交差する側面に設けた
第２の絶縁膜と、前記第２の絶縁膜の膜面に設けられた
第３の導電領域と、を有し、且つ前記第１あるいは第２
の導電領域の内のいずれかが高濃度に不純物をドーピン
グした多結晶シリコンにより形成され、前記第１あるい
は第２の導電領域の内の他方のいずれかが金属により形
成され、前記第１の導電領域から第２の導電領域に流れ
る電流経路に、シリコンおよびトンネル絶縁膜が配置さ
れている半導体装置である。

【００３７】上記の形態をより具体的に示せば、本例は
ソースが高濃度不純物をドーピングした多結晶シリコン
により形成され、ドレインが金属により形成され、ソー
スからドレインに流れる電流経路において、シリコンと
トンネル絶縁膜が配置されている半導体装置と言うこと
が出来る。

【００３８】これまで述べてきた本願発明の諸形態の半
導体装置の更なる実用上の形態を示せば、当該半導体装
置のスイッチングがオフ状態においてチャネル部のキャ
リアが空乏化されている半導体装置であると言うことが
出来る。半導体記憶装置次に、これまで説明してきた半
導体装置、即ち絶縁ゲート型電界効果型トランジスタを
用いた半導体記憶装置について説明する。

【００３９】当該半導体記憶装置の代表的な第１０の形
態は、前述の本願発明の諸半導体装置のいずれかを情報
書き込み装置とし、前記第１の導電領域を電荷保持部と
し、この電荷保持部に電気的に接続された情報読み出し
素子を有する半導体記憶装置である。

【００４０】そして、前記情報読み出し素子が電界効果
型トランジスタであるのが、より実際的な半導体記憶装
置である。

【００４１】そして、この形態の半導体記憶装置におい
て、前記電荷保持部が絶縁膜で囲まれ、前記電荷保持部
に保持した電荷量により情報を記憶することが、より好
ましい。

【００４２】このように、本願発明の半導体装置の諸形
態を情報書き込み手段として用いて半導体記憶装置を構
成する場合、当該半導体記憶装置の電荷蓄積ノード側
に、前記本願発明の係わる半導体装置のトンネル絶縁膜
に接して設けられた導電領域を接続するのが好ましい。
それは、蓄積電荷を確保するにとより好都合であるから
である。勿論、当該半導体装置の第１および第２の導電
領域のいずれを当該半導体記憶装置の電荷蓄積ノード側
に設置しても、半導体記憶装置を提供できることは言う
までもない。

【００４３】又、本願発明の半導体装置の諸形態を情報
書き込み手段として用いて半導体記憶装置を構成する場
合、Ｎ型の絶縁ゲート型電界効果型トランジスタを横型
の素子として配置し、Ｐ型の絶縁ゲート型電界効果型ト
ランジスタとして本願に係るトンネル絶縁膜をい用いた
縦型の素子として用いるのがより好都合である。

【００４４】本願発明の半導体記憶装置の代表的な第１
１の形態は、キャリアを移動せしめる第１の経路と、前
記第１の経路の伝導性を変化させる電界を生成する電荷
を蓄積する為の手段と、所望の電圧に対して所望の電荷
を前記電荷を蓄積する為の手段に供給する手段とを、有
し、且つ所望の電荷を前記電荷を蓄積する為の手段に供
給する手段が、金属性電極部、トンネル絶縁膜、および
半導体領域とを有する接合を有することを特徴とするこ
とである。

【００４５】言い換えれば、この形態は、本願発明に係
る半導体装置なる電界効果型トランジスタ（Ｔ１）のソ
ースまたはドレイン電極と、半導体基板上に形成された
絶縁ゲート型電界効果型トランジスタ（Ｔ２）を有する
半導体記憶装置において、Ｔ１のチャネルを介してＴ２
のゲート電極に接続がなされている半導体記憶装置であ
る。そして、トンネル絶縁膜を利用してスイッチ動作を
行なうものである。前述の本願発明に係る半導体装置な
る電界効果型トランジスタ（Ｔ１）は、少なくとも、導
電領域―チャネル領域―トンネル絶縁膜―金属導電領域
の積層構造を有する。ここで、導電領域、ないしは金属
導電領域が、電界効果型トランジスタのソース、あるい
はドレインに相当するものである。従って、前記Ｔ１と
Ｔ２の接続は次の形態がある。

【００４６】（１）導電領域―半導体領域―トンネル絶
縁膜―金属導電領域―Ｔ２のゲート、 （２）金属導電領域―トンネル絶縁膜―半導体領域―導
電領域―Ｔ２のゲート そして、この場合、実際の構造においては、前記（１）
における金属導電領域―Ｔ２のゲート、あるいは前記
（２）における導電領域―Ｔ２のゲートは同一層で形成
し、その両者の役割を兼ねることが、より実際的であ
る。

【００４７】本願発明の半導体記憶装置の動作を要約す
れば、前記第１１の形態にある電荷によって情報を記憶
させた半導体記憶装置において、書き込み素子Ｔ１を介
して電荷を出し入れし、Ｔ２を電荷の保持状況を読み出
す読み出し素子としていると言うことが出来る。

【００４８】本願発明の半導体装置の、第１２の形態
は、半導体基板と、当該半導体基板に相対して設けられ
た第１の不純物領域及び第２の不純物領域と、少なくと
も前記第１不純物領域及び第２の不純物領域に挟まれた
第１の半導体領域を覆う第１の絶縁膜と、当該第１の絶
縁膜の上部に設けられた第１の導電領域、第２の絶縁
膜、第２の半導体領域、および第２の導電領域とを有す
る半導体領域と、前記第２の半導体領域の前記半導体領
域の積層方向とは交差する側面に設けた第３の絶縁膜
と、前記第３の絶縁膜の膜面に設けられた第３の導電領
域と、を有する半導体装置である。

【００４９】本形態は、スイッチ素子部を構成する電界
効果型トランジスタ部が、そのチャネル領域が当該半導
体記憶装置の基板に交差、ないしは実質的に直交する方
向に構成されている。これはいわゆる縦形半導体装置と
称されている形態である。従って、この形態は装置の小
型化に有利である。更に、前記第２の半導体領域の側壁
が絶縁膜で覆われた構造を採用すれば、よりリーク電流
の少ない半導体記憶装置を提供することが出来る。

【００５０】本願発明の主なその他の形態 本願の第１３の形態は、前記第１０の半導体装置におい
て、書き込み素子のゲート電極配線と基板電位間に電位
を安定化させる手段を有する集積半導体装置である。よ
り具体的な要請は、電源が切れた場合においてもゲート
電極と導電領域との間の相対的な電位関係が固定されて
いることである。この電位の安定化の為の手段の最も簡
単で実用的なものは抵抗である。しかし、本要請に答え
るには多くの回路を用いることが出来る。

【００５１】本願の第１４の形態は、例えば、前記第１
１、ないしは前記第１２の半導体記憶装置を少なくとも
２つ用いた集積半導体装置において、読み出し素子Ｔ２
が電気的に縦積みされた配置をとっている半導体装置で
ある。

【００５２】本願の第１５の形態は、例えば、前記の諸
半導体記憶装置において、情報読み出し時に、書き込み
素子Ｔ１のゲート電極電位を変えることなく、Ｔ２のソ
ース、ドレイン電位を変化させることで、該ゲート電極
と該ソース、ドレイン電極間の電位差変化を与えること
で読み出し操作を行う半導体記憶装置である。

【００５３】前述したように、ゲート電位が固定される
必要があることから、本願発明の半導体記憶装置におい
ては、ゲート電位を固定し、ソースあるいはドレインの
電位を変化させるのが好ましい。

【００５４】本願の第１６の形態は、例えば、前述の諸
半導体記憶装置において、情報読み出し時に、読み出し
素子Ｔ２のゲート電極電位を変えることなく、ソース、
ドレイン電位を変化させることで、該ゲート電極と該ソ
ース、ドレイン電極間の電位差変化を与えることで読み
出し操作を行う半導体記憶装置である。

【００５５】本願の第１７の形態は、例えば、前記第１
１ないしは第１２の半導体記憶装置を複数用いてアレイ
状に配置し、基板上に形成された読み出し素子Ｔ２のソ
ース、ドレイン電極に接続された配線層が直交するよう
に平面配置されている半導体記憶装置である。

【００５６】本願の第１８の形態は、本願に係わる半導
体装置、ないしは半導体記憶装置、例えば前記第１、第
２、あるいは第１０、第１１の半導体装置、ないしは半
導体記憶装置が、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ
ｓｕｌａｔｏｒ）基板上に形成されている集積化半導体
装置である。基板に絶縁基板を用いることから、本願発
明のリーク電流の抑制された半導体装置、ないしは半導
体記憶装置の要請がより有効に機能する。

【００５７】本願の第１９の形態は、上記集積半導体記
憶装置において、書き込み素子のゲート電極配線と基板
電位間に電力を消費することなく電位を安定化させる装
置を有する集積半導体装置である。

【００５８】本願の第２０の形態は、電界効果トランジ
スタによる書き込み装置と、該書き込み装置と異なる導
電型をもった電界効果トランジスタによる読み出し装置
を持つ半導体記憶装置である。

【００５９】本願の第２１の形態は、例えば前記２０の
半導体記憶装置において、情報読み出し時に、書き込み
素子のゲート電極に、電荷保持時に比べ書き込み素子の
チャネルをよりオフ状態とする電位を加える半導体記憶
装置である。

【００６０】本願の第２２の形態は、例えば前記２０の
半導体記憶装置において、書き込まれる電位情報が少な
くとも３つ以上の値を持つ集積半導体装置である。

【００６１】本願の第２３の形態は、例えば前記２１の
半導体記憶装置において、保持された電荷情報を連続し
た電位として読み出す集積半導体装置である。 本願の
第２４の形態は、例えば前記１２、あるいは前記２０の
半導体装置において、保持電荷とゲート電極電位により
演算処理を行なわせる機能を付加した半導体装置であ
る。

【００６２】本願の製造方法に係わる発明の主な形態 本願の製造方法に係わる第１の形態は、半導体基板上に
第１の絶縁膜を形成する工程と、この絶縁膜上に金属層
もしくは高濃度に不純物をドーピングすることで金属化
された半導体材料層を形成する工程と、この金属材層も
しくは金属化された半導体材料層の上部に第２の絶縁膜
を形成する工程と、この第２の絶縁膜上に半導体材料層
を形成する工程と、この半導体材料層の側面に第３の絶
縁膜を形成する工程と、この第３の絶縁膜の側面に金属
層もしくは高濃度に不純物をドーピングすることで金属
化された半導体材料層を形成する工程を有する半導体装
置の製造方法である。

【００６３】本願の製造方法に係わる第２の形態は、半
導体基板上に第１の絶縁膜を形成する工程と、この第１
の絶縁膜上に金属層もしくは高濃度に不純物をドーピン
グすることで金属化された半導体材料層を形成する工程
と、前記金属材層もしくは金属化された半導体材料層の
上部に第２の絶縁膜を形成する工程と、半導体材料をア
モルファス状態で形成する工程と、このアモルファス状
態の半導体材料層に所定の金属層を形成する工程と、加
熱によって当該金属によって前記アモルファス状態の半
導体材料層を結晶化する工程を有する半導体装置の製造
方法である。

【００６４】この第２の半導体装置の製造方法は、わけ
ても前記の縦型のトランジスタを製造するに当って有効
である。即ち、本願発明の半導体装置では、半導体層を
金属あるいは絶縁物層の上部に半導体層を積層する工程
を有するので、当該半導体層を形成後の加熱によって、
良好に結晶化する本方法が有効なのである。

【００６５】前記第２の半導体装置の製造方法に用いる
金属の代表例はニッケル（Ｎｉ）である。この金属層の
厚さは、結晶化を要するアモルファス状態の半導体材料
層の厚さにも依存する。その厚さの例をあげれば、概ね
２ｎｍより１５ｎｍ、あるいは５ｎｍより１２ｎｍ程度
を多用する。加熱は摂氏５００度より７００度程度の範
囲から選択される。実際の製造に際して、やや低温の領
域、５００度より５６０度程度が好ましい。加熱の雰囲
気は真空で十分である。加熱時間も結晶化を促す半導体
層の厚さに依存するが、概ね２０時間程度である。

【００６６】尚、アモルファス状態の半導体材料層に金
属層、例えばニッケル層を形成し、加熱によって、ニッ
ケルをこの半導体層に移動させ、この移動過程で、当該
アモルファス状態の半導体材料層が結晶化する。この現
象自体はＭＩＬＣ（Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｌａ
ｔｅｒａｌ Ｃｒｙｓｔａｌｉｚａｔｉｏｎ）として知
られている。

【００６７】以下、図面を用いて本願発明の実施例につ
いて詳細に説明する。

【００６８】図１１は、本発明による代表的な素子の断
面構造を表わしたもの、また図１２はその平面レイアウ
トを示したものである。本素子の配線構造およびその製
造方法は、通常のＬＳＩと同様のため、図１１では、素
子基本部分の形成終了時の構造で示し、いわゆる素子間
等で行われる配線層については省略している。図１１に
おいて、２５０、３５０はソース、ドレインであり、チ
ャネル１５０に対して絶縁膜９８０を介して、ゲート５
００が電界効果を両側から及ぼしている。ドレイン３５
０とチャネル１５０間に挟まれた絶縁膜９３１を通過
（トンネル）するキャリアが、ゲート５００により制御
されている。６００はドレイン３５０から引き出す埋め
込み配線層である。

【００６９】この構造では、図２で示したチャネル以外
の不要な接合は存在せず、また、チャネルと電極との接
合に絶縁膜９３１を挟むことになり、リーク電流を抑制
することができる。

【００７０】以下、図５から図１１を用いてその製造工
程を説明する。

【００７１】シリコン基板１００表面に厚さ５００ｎｍ
の熱酸化膜９００を形成する。次いで、この上部にホト
レジスト層を形成し、このホトレジスト層を所望形状に
パターニングする。そして、こうして準備したシリコン
基板を通例の異方性のドライエッチングにより熱酸化膜
９００中に、例えば３００ｎｍの深さの溝１０２、１０
３を形成する。（図５） 上記基板表面にタングステンを堆積し、ＣＭＰ（Chemic
al Mechanical Polishing）法により、溝１０２、１０
３以外に堆積したタングステンを取り除く。この工程は
ダマシン法として知られている。これにより、溝１０
２、１０３中にタングステン６００を詰め込んだ構造が
得られる。（図６） 上記基板上にチタン１００ｎｍ（３５０）、チタンオキ
サイド５ｎｍ（９３１）を堆積し、さらに、多結晶シリ
コン２００ｎｍ（１５０）を堆積する。この多結晶シリ
コン層１５０はチャネルとなる層である。ここを単結晶
化することでリーク電流を生じるもととなる粒界の準位
を低減することができる。本素子構造は、図５を用いて
説明した溝を形成する以外、パターニングを行う工程を
有さない。また、溝を用いて形成した下部配線層は、図
１１に示したように、チャネル部１５０等の下に配置し
ている。そのため、最初に積層構造をはり合せることで
形成し、上部から積層をパターニング加工することで形
成することができる。そのため、単結晶を用いたチャネ
ルを実現することができる。（図７） また、前記のチタンオキサイド堆積後、ニッケル薄膜を
堆積する。こののち、アモルファス状のシリコンを堆積
し、５５０℃の低温熱処理を加えることで、ニッケルを
シリコン中移動させ、多結晶シリコン層１５０を結晶化
することができる。これにより良好な結晶性を持つチャ
ネル領域を得ることができる。尚、このニッケル薄膜
は、２ｎｍより１０ｎｍの厚さの範囲、より好ましくは
３ｎｍより６ｎｍの範囲で選択される。又、前記の結晶
化処理を終えて後、このニッケル層を除去することも出
来る。

【００７２】ホトレジストを用いてパターニングを行
い、多結晶シリコン、チタンオキサイド、チタンを加工
し、溝以外では酸化膜９００表面を露出させる。 こう
して準備した半導体基体上に、酸化膜９２０を堆積す
る。次いで、この表面をＣＭＰ法により酸化膜９２０を
エッチングし、この酸化膜９２０の表面を多結晶シリコ
ン層１５０表面に合わせて平坦化を行う。次いで、この
上部に不純物を高濃度にドーピングした多結晶層２５
０、さらにシリコン窒化膜９５０を堆積する。このと
き、不純物を高濃度にドーピングした多結晶層２５０の
堆積前に多結晶シリコン層１５０表面を窒化すること
で、極めて薄い絶縁膜を形成することができる。この薄
い絶縁膜によって、多結晶シリコン層１５０中への、外
部からの不純物の拡散を抑えることができる。この絶縁
膜は、チャネルの電流駆動力に対しては負荷となるた
め、必要な熱処理に比べチャネル長を確保できる場合に
は、多結晶シリコン層１５０上に直接堆積することがで
きる。尚、ここで、前記チャネル長は多結晶シリコン１
５０の厚さに相当する。

【００７３】電極層２５０として、Ｐｔ、Ｅｒ等のシリ
サイドや金属窒化膜、例えばＴｉＮやＷＮ等を耐熱バリ
ア層として堆積したのち、さらに金属材（例えば、タン
グステン等）の層を積層して形成することができる。該
窒化膜および金属層を９２０表面までエッチングする。
断面構造では現れていないが、このとき、図１２に符号
２５０で示したようにコンタクト（７２０）形成の引き
出しを形成する。（図８） こうして準備した基体の上部にシリコン酸化膜９２１を
堆積し、ＣＭＰ法により表面を平坦化する。ここでは、
以下層間膜となる堆積積層された酸化膜層は符号９２１
で示す。（図９） 更に、この基体の上部に、通例のフォトレジストを用い
たゲートパターンを形成する。そして、このゲートパタ
ーンを用いたエッチング方法によって、層間絶縁膜９２
１に溝１０４を形成する。電極層２５０およびチャネル
となる多結晶シリコン１５０の側面を露出させる。（図
１０） 前記溝１０４内の積層体の表面に、ＣＶＤ法により５ｎ
ｍのシリコン酸化膜９８０を堆積した後、ゲート５００
を溝内に形成する。ゲート絶縁膜としては、例えばシリ
コン窒化膜やチタンオキサイドをも用いることができ
る。尚、図１１ではシリコン酸化膜９８０は溝１０４の
内面の全面に形成されている。このシリコン酸化膜は、
この溝１０４の全面に必ずしも必要はない。例えば、層
間絶縁膜９２１の側壁等は必ずしも必要はない。しか
し、この例では酸化膜はＣＶＤ法によって形成されてい
る為、溝１０４の全面に形成されている。このことは、
以下の実施の諸形態においても同様である。（図１１） 以下、通常のＬＳＩの製造プロセスと同様に配線を形成
する。

【００７４】図１２は当該半導体装置の主要部よりの引
出し用のコンタクト領域の平面レイアウトを示す図であ
る。符号５００の領域がゲートに対応する平面的な領域
を示している。図は、埋め込み引き出し層６００へのコ
ンタクト７１０、ゲート５００へのコンタクト７３０、
電極２５０へのコンタクト７２０の配置例を示してい
る。図１１に見られるように、この構造では、電極３５
０はチャネル１５０との間にバリア９３１が挟まれてい
るため、リーク電流を強く抑制することができる。

【００７５】また、電極２５０に高濃度にドーピングし
た多結晶シリコンを用いた場合、該電極がチャネルのキ
ャリアの供給源となるため、不純物による導電型によ
り、Ｎ型およびＰ型のデバイスを形成することができ
る。

【００７６】上記の実施例では、引き出し形成のため、
上部電極２５０をチャネルパターニング後形成している
が、チャネル１５０と同時に形成することができる。こ
の例を、図１３から図１７を用いて説明する。

【００７７】本例においては、上記実施例の図５より図
７までと同様に製造される。即ち、所定の基体に、配線
６００、及びチタン層３５０、チタンオキサイド層９３
１、多結晶シリコン層１５０が形成される。こうして準
備された基体の上部に、更に、チタンオキサイド層９３
２、チタン層２５０、絶縁膜９５０を堆積する。（図１
３） この基体の上部に、通例のフォトレジストを用いたゲー
トパターンを形成する。そして、このゲートパターンを
用いたエッチング方法によって、酸化膜９００表面が露
出するまで、該積層膜をエッチングする。（図１４） 次いで、基体位上に、酸化膜９２０を堆積した後、ＣＭ
Ｐ法により平坦化し、更に、絶縁膜９５０表面が露出す
るまでエッチバックする。（図１５） 更に、この基体の上部に、通例のフォトレジストを用い
たゲートパターンを形成する。そして、このゲートパタ
ーンを用いたエッチング方法によって、層９２０に溝１
０５を形成する。こうして形成した溝１０５内の積層体
の側壁にゲート絶縁膜９８０形成する。更に、溝１０５
中にゲート層５００を堆積する。そして、ゲート層５０
０をエッチバックすることで、電極層２５０側面までゲ
ート層５００が埋め込む構造とする。（図１６） ゲー
ト層５００上の溝を絶縁膜９２１で埋めた後、表面を平
坦化し、絶縁膜９５０を露出させる。そして、絶縁膜９
５０を除去した後、金属材の層６５０を形成することに
より電極層２５０に対する配線を形成する。この工程は
通常のコンタクトホール形成および金属配線形成プロセ
スと同様である。こうして、ゲート層５００および埋め
込み層６００へのコンタクト形成および配線形成を同時
に行うことができる。（図１７） 本素子を集積回路に用いた場合の有効性を示すため、代
表的演算ゲートであるＯＲ回路とＡＮＤ回路（あるいは
ＮＡＮＤ回路）を形成する例を示す。

【００７８】図１８は４入力のＯＲ回路を示す等価回路
図である。図１９はこれに対応した電極部の平面レイア
ウトを示す図である。尚、図１９においては、全体の配
置を示すため、ゲート層５００、引き出し部６００、お
よび電極２５０引き出しと、それぞれのコンタクトのみ
を記した。

【００７９】図１８に示す回路自体は通例のものである
が、本願発明は、この回路を構成する絶縁ゲート型電界
効果型トランジスタのチャネル領域の構造およびその各
部の取りだし構造に特徴を有する。図において理解を容
易にする為、本願発明に係わる絶縁ゲート型電界効果型
トランジスタのチャネル領域は波線で示した。

【００８０】図２０は３入力のＡＮＤ回路の等価回路図
である。図２１はこれに対応した電極部の平面レイアウ
トを示す図である。引き出し部６００と電極２５０を、
交互につないで行くことで、回路上の素子の縦積みが形
成できる。従って、本例は極めて小型化に有利である。
図２１では、この様子を解りやすくするため、上部引き
出し層である電極層２５０をハッチングで示した。

【００８１】前述したように、本発明の構造を用いて、
不純物の選択によりＣＭＯＳのような相補型の素子を形
成することができる。即ち、本願発明の構造では、電極
２５０形成時に、イオン打ち込み法により、ドーピング
する不純物の導電型を変えることができるためである。

【００８２】図２２はインバータの例の電極部の平面レ
イアウトを示す図である。この例は、本願発明の半導体
装置の構造を用い、且つそのチャネル領域がＮ型および
Ｐ型の各素子を用いてインバータを形成したものであ
る。２つの電極２５０のうち、上側には、砒素を、下側
にはボロンをドーピングしている。ゲートコンタクト７
３０が入力端子、引き出し６００へのコンタクト７２０
が出力端子である。配線６５０により電極層２５０へ、
それぞれ、グランド電位、電源電位が給電されている。

【００８３】図２３は、インバータを２段接続した様子
を示す電極部の平面レイアウトを示す図である。即ち、
図２３の構造は図２２の構造を２段接続した構造であ
る。入力７３０と出力７２０を重ねることで、２つのイ
ンバータの接続がなされている。

【００８４】プロセスにおいては、ゲート５００堆積前
にコンタクト７２０を形成することで、直接次段と連結
することができる。

【００８５】本願発明の素子構造では、縦形構造を用い
ているため、上部電極２５０からの引き出し配線の形成
が一つの課題である。上記実施例以外の引き出し形成方
法について、図２４から図２９を用いて説明する。図２
４から図２９は、本例を説明するため、製造工程順に示
した素子の断面図である。

【００８６】本願発明の製造方法を説明した工程によっ
て前記図１３と同様の積層体を得る。即ち、半導体基板
１００の上部に、絶縁層９００が設けられ、この絶縁膜
に埋め込み配線６００等を形成される。そして、こうし
て準備した基体の上部に、金属電極３５０を構成するチ
タン層、トンネル絶縁膜９３１となるチタンオキサイド
層、チャネル領域１５０となる多結晶シリコン層、更
に、第２の導電領域２５０を構成するチタン層、上部の
絶縁物層９２０としてのシリコン酸化物層を積層する。
そして、電界効果型トランジスタのキャリアの進行方
向、即ち、チャネル方向に所望形状を得る為、通例の方
法によって、パターニングを行う。図２４は、紙面垂直
方向にパターニングされた柱状積層膜（層３５０、１５
０、２５０、９２０）の断面を示したものである。（図
２４） こうして準備した基体上に、ゲート絶縁膜を形成後、ゲ
ート電極層５００および絶縁膜９５５を積層する。尚、
前記ゲート絶縁膜は層５００と層９２０の間に存在する
が、図２５ではその断面の取り方で現れていない。又、
絶縁膜９５５はシリコン窒化膜を用いた。そして、これ
らの積層体、層５００，及び層９５５を所望形状にパタ
ーニングを行う。図２５では、断面の取り方によって柱
上のみゲート断面が示されている。例えば、図１６に見
られるように、層５００は溝１０５内に深く形成されて
いる。同様の構造は本例でも存在すると言うことであ
る。（図２５） 次いで、前記層５００及び層９５５の側壁に、スペーサ
となる絶縁膜９５６を堆積後する。絶縁膜９５５、絶縁
膜９５６の領域をマスク領域として、積層膜９２０、２
５０、１５０、３５０を、所望形状にエッチングする。
尚、絶縁膜９５５及び９５６の形成は、例えば、通例の
ＣＶＤ法によれば良い。（図２６） こうして、準備した基体上に、酸化膜９２１を堆積し、
更に、ＣＭＰ法により、積層体の表面を平坦化する。
（図２７） 引き出し形成部に対応する領域に開口を有するマスクを
かけ、且つ、絶縁膜９５５、絶縁膜９５６の領域をマス
ク領域として溝を形成し、導電体層２５０側面を露出せ
しめる。（図２８） この溝の内部にタングステン６２５を埋め込むことで、
引き出し配線を形成する。これにより隣接する素子同士
を自己整合的に接続してゆくことができる。即ち、図２
９における、各導電層２５０の領域が溝部２５１によっ
て隔てられているが、タングステン層６２５によって相
互に電気的に接続される。そして、このタングステン層
６２５は、これまでに形成された溝２５１によってその
寸法を規定されている。即ち、本例では、溝形成の為に
用いるマスクの形成によって、その後の寸法規定がなさ
れている。（図２９） 本願発明の半導体装置は、電極のリークを極めて低く抑
えられることに特徴がある。この特徴を活かす上で、一
般に、電荷によって情報の記憶を行うメモリ素子への応
用が好適である。なかでもゲインセルと呼ばれるタイプ
に用いることで、優れた半導体記憶装置を供することが
できる。

【００８７】図３０は主要部のみを模式的に示したゲイ
ンセルでの本願発明に係る半導体装置の適応例の断面図
である。メモリセルは、半導体基板１００に形成された
素子による読み出し部と、本発明素子を用いた記憶情報
書き込み部よりなる。

【００８８】半導体基板１００に通例の不純物領域２２
０、および３２０が形成され、電界効果型トランジスタ
のチャネル領域を構成する。このチャネル領域を覆って
ゲート絶縁膜９７０が形成される。こうして構成された
トランジスタ部が前記の読み出し部となる。そして、こ
の上部に次のような記憶情報書き込み部が形成される。
尚、前記記憶情報書き込み部となる半導体装置は、これ
まで述べてきた本願発明に係る素子であるので、ここで
はその詳細の説明は省略する。図３０において、符号９
３１はトンネル絶縁膜、１５０はチャネルとなる半導体
層、２５０は第２の導電体層、９８０はゲート絶縁膜、
５００はゲート電極層である。

【００８９】電極となる導電領域３５０は、前記ゲート
絶縁膜９７０の上部に直接形成され、書き込み素子のド
レインであるとともに、読み出し素子のゲート電極とな
っている。本メモリセルにおいては、電極３５０のもつ
電荷により情報として記憶され、その読み出し素子に与
える電界効果によって、チャネル特性を変化させ、電極
２２０、３２０間を流れる電流として、情報が読み出さ
れる。記憶保持部である導電領域３５０のリークが少な
いことが、良好な情報保持性能を可能にしている。ここ
で導電領域３５０は記憶保持部であるため、抵抗値はあ
まり重要ではない。そのため、高濃度に不純物をドーピ
ングすることで金属化した多結晶シリコンを用いてこの
導電領域、電極層を形成してもよい。

【００９０】代表的メモリ素子の基本回路構成の例を図
３１及び図３２に示した。次に、これらのメモリセルの
動作について説明する。

【００９１】図３１は、図３０に示した半導体素子を等
価的に示したメモリセルの回路図である。回路の理解を
容易にする為に、図３１の２つのトランジスタＴ１、Ｔ
２に対して、図３０の構造図に示した各部の符号を付し
た。素子Ｔ１読み出し部を構成するトランジスタ、素子
Ｔ２は本願発明に係る半導体装置を用いた記憶情報書き
込み部である。

【００９２】Ｄ１は読み出しワード線、Ｄ２は書き込み
ワード線、Ｄ３は書き込みデータ線、Ｄ４は読み出しデ
ータ線である。Ｄ２をオンさせることで、記憶保持部
（ゲート電極）にＤ３電位を書き込み、オフすること
で、電荷を保持させる。このとき、読み出し素子のゲー
ト電位が決められる。例えば、ゲート電位がトランジス
タの閾値を超えている場合、Ｄ１、Ｄ４間に電位差を与
えると、電流が流れる。一方、ゲート電位が閾値より低
い場合、Ｄ１、Ｄ４間に電位差を与えても電流は流れな
い。そのため、この電流によって、ゲート電位を読み出
すことができる。

【００９３】図５９は上記の例での各信号の例のタイム
チャートである。Ｄ１、Ｄ２、Ｄ３、およびＤ４は各々
読み出しワード線、書き込みワード線、書き込みデータ
線、読み出しデータ線への電圧の印加を示している。こ
こでは、図３１に示した配線記号を用いている。図５９
は、同一導電型素子を書き込み、読み出し素子に用いた
メモリセルによる書き込み（ｔｗ）、読み出し（ｔｒ）
を繰り返す例を示している。ここでは、読み出し時に、
Ｄ４の電位変化を読み取り、センスアンプにより駆動さ
せる例を示している。Ｄ４はｔｒステップの前に一度中
間電位を与え、そこからの変化で読み出す例を示してい
る。

【００９４】この構造では、書き込み部と読み出し部
が、動作上分離されているため、集積化しても、読み出
し動作が他のセルの情報を破壊する問題は生じてこな
い。図３１に示した等価回路図では、Ｄ１とＤ２、Ｄ３
とＤ４とが各組毎に幾何学的に平行になるように配置さ
れている。しかし、実際の半導体装置の構造では、少な
くともＤ１とＤ４、Ｄ２とＤ３が幾何学的に直交するよ
うに配置されていればよい。Ｄ１とＤ２、Ｄ３とＤ４と
は、必ずしも幾何学的に平行に配置する必要はない。そ
れは、読み出しと書き込みが分離されているためであ
る。

【００９５】図３２は、書き込みと読み出しのワード線
をＤ４に兼用させたものである。動作を説明するため
に、容量素子９１０を積極的に加えている。しかし、実
際の構造においては、電極３５０とゲート５００にはオ
ーバーラップが存在するため、特別なプロセスを追加す
ることなく形成することができる。いわゆる寄生容量を
設定し、これをもってこの容量となすことが可能であ
る。

【００９６】Ｄ１、Ｄ３は読み出しデータ線、Ｄ２は書
き込みデータ線、Ｄ４はワード線である。書き込み素子
と、読み出し素子を反対導電型によって形成すると、相
補的に動作させることができる。例えば、書き込み素子
をＰ型、読み出し素子をＮ型としたとき、書き込み素子
はワード線Ｄ４に負電位を加えることでオン状態とな
り、電位が書き込まれる。一方、読み出し素子において
は、正電位を加えることで、チャネルはオン状態とな
る。すなわち、Ｄ４に正電位を加えることで、容量カッ
プリングにより読み出し素子のゲートに正電位を与える
ことができる。このとき、書き込み素子においては、よ
りオフ状態が強まるため、電荷リークを抑えることがで
きる。従来のゲインセルでは、相補的動作ができなかっ
たため、書き込み（消去）時に、最も高いゲート電圧を
与え、その情報を破壊しないように、それより、低い電
圧で読み出す必要があった。そのため、情報として使え
る電位範囲が狭く、多値情報を持たせることが困難であ
った。相補的動作においては、読み出し時のワード線電
位には、こうした制約がないため、多値の情報（多段階
の電位状態）を用いることができる。

【００９７】図６０は、相補型メモリセルの基本動作の
タイムチャートを示している。ここで、Ｄ２が書き込み
（ｔｗ）時と読み出し（ｔｒ）時に反対方向にバイアス
されるのが特徴である。図６０において、４値の電位を
記憶ノードに順次書き込み、それぞれ読み出し動作を繰
り返す例を示している。ここで、Ｄ４ｈａ電流センスを
与え、一定電位で動作させる例を示している。尚、Ｄ
１、Ｄ３は読み出しデータ線、Ｄ２は書き込みデータ
線、Ｄ４はワード線に対する電圧を示している。Ｄ３の
電圧状態に見られるように、例えば実質的に４値の情報
を用いることが可能となる。

【００９８】また、読み出し時のゲート電位にデータ破
壊による制約がないことから、自由に印加電位を与える
ことができるため、デジタル化したものではなく、保持
電荷状態を連続した状態として読み出すこともできる。
また、ゲート印加電圧と保持電荷状態により読み出し結
果が与えられることから、これを用いて演算処理を行う
ことができる。

【００９９】図３３は図３１のメモリセルのアレイ状に
配置した例を示したものである。Ｃ０は書き込みワード
線のドライバ部、Ｃ１は書き込みデータ線のドライバ
部、Ｃ２は読み出しワード線のドライバ部、Ｃ３は読み
出しデータ線のセンス部である。図３３で各メモリセル
部は前述したところであるので、ここでは詳細は省略す
る。本例は通例のメモリ装置の駆動方法を取ることが出
来る。

【０１００】本願発明の半導体装置の構造におけるリー
ク電流の抑制は、電極とチャネル部に挟まれた絶縁膜の
トンネル現象をゲート電極により有効に制御することで
成り立っている。すなわち、書き込み素子ゲートと記憶
保持部であるドレイン電極の電位関係を保持すること
が、リーク電流低減において重要である。そこで、本メ
モリ素子応用において、書き込みワード線をある電位状
態で安定化することができる装置Ｒをおくことが有効で
ある。この手段については、前述した通り、例えば装置
Ｒとして抵抗を接続することで十分である。この手段Ｒ
によって、書き込みワード線の電位を通常、接地電位と
なるようにすることができる。

【０１０１】すなわち、この記憶装置が電源から切り離
されても、ワード線は接地電位に固定されリーク電流は
抑制できるため、長時間、情報を保持し続けることがで
きる。装置Ｒとして抵抗を用いた場合、動作状態、すな
わちワード線が選択された状態では、消費電力を増大さ
せることになるが、選択されるワード線は最大でもアレ
イ中一本であり、適当な大きさの抵抗を選ぶことでそれ
ほど消費電力を増大させることなく良好な情報保持特性
を得ることができる。

【０１０２】図３２に示したメモリセルを用いても、図
３３と同様にメモリセルアレイを形成することができ
る。他方、図３４に示すように多段のメモリセルを積み
重ねる、いわゆるＮＡＮＤ型のアレイを組むことが有効
である。相補的に働かせることができるため、同一の読
み出しデータ線であるＢ０、Ｂ１、Ｂ２に連なるセル
を、Ａ０からＡ７に順次電圧を加えることでオンさせる
ことができるためである。そのため、データ線が、拡散
層とチャネルによって形成されるため、配線およびコン
タクトの形成を減らすことができる。そのためメモリセ
ルの微細化が容易になり、高集積化することが可能にな
る。

【０１０３】図３５から図４０を用いて、代表的メモリ
セルの形成プロセスを説明する。これらの図は、半導体
記憶装置の断面構造を示している。また、図には、中央
のギャップを挟んで左右でそれぞれ別の断面での様子を
示している。図の左側の断面図ではゲート電極５００が
紙面に垂直に延在するような断面、右側の断面図では紙
面の面内にゲート電極５００を含む断面である。

【０１０４】シリコン基板１００上に通常のＭＯＳＬＳ
Ｉの形成に用いられる浅溝素子分離法により、素子分離
絶縁膜９００を形成する。次に、露出したシリコン表面
を熱酸化することで、読み出し素子用ゲート絶縁膜９０
５を形成する。その上に、記憶ノードとなる金属電極３
５０およびトンネル膜９３１、チャネル１５０を積層す
る。（図３５） チャネル領域となる半導体層１５０および電極３５０
を、通例のホトレジスト法により所望形状にパターニン
グする。こうして溝１０５が形成される。次いで、前記
の加工によって開口された領域にイオン打ち込みを行い
拡散層２２０を形成する。（図３６） こうして準備した基板上に酸化膜９２１を堆積し、その
表面をＣＭＰ法により平坦化し、多結晶シリコン１５０
が露出するまでエッチバックする。（図３７） 不純物拡散抑制のために薄い窒化膜を形成したのち、高
濃度不純物をドーピングした多結晶シリコン２５０を堆
積する。そして、この多結晶シリコン２５０を所望形状
に加工し、書き込み素子データ線２５０とする。尚、こ
こで、前記不純物拡散抑制のために薄い窒化膜は図示が
省略されている。（図３８） 書き込み素子用ゲート形成部の酸化膜をエッチングし溝
１０７を形成する。こうして、露出したチャネル領域１
５０の少なくとも側面等にゲート絶縁膜９８０を堆積す
る。拡散層上に形成した絶縁膜は、耐圧劣化が大きいこ
とが知られている。そのため、ここでは、スペーサとな
る絶縁層９３５をおいて耐圧向上を図っている。スペー
サおよび拡散層を除き、基板上にゲート絶縁膜を形成す
ることで、拡散層の代わりにゲートの電界効果による反
転層によりソース、ドレインを形成してもよい。（図３
９） ゲート層５００を形成し、次いで、この層５００を書き
込み素子ワード線としてパターニングする。図４０の右
側の断面図では所望形状とされたゲート５００が、左側
の断面図では溝部１０７に存在するゲート電極がしめさ
れている。本メモリセルは、シリコン基板上に形成され
ているので、従来のＭＯＳＦＥＴと整合性よく集積する
ことができる。（図４０） 次に、上記とは異なる別なメモリセル形成法を、図４１
から図４６を用いて説明する。これらの図においては、
前記と同じく、２つの断面構造を合わせてしめしてい
る。

【０１０５】素子分離領域９００を形成したシリコン基
板１００上に、読み出し素子のゲート絶縁膜９０５、記
憶ノードとなる電極２５０、トンネル膜９３１、チャネ
ル１５０、上部電極２５０、電極保護膜９５０を積層す
る。（図４１） 読み出しデータ方向に溝状２０１に積層膜を加工し、イ
オン打ち込み法により、電極２２０を形成する。（図４
２） データ線と直交するワード線方向にワード線パターンに
より積層膜を加工する。（図４３） ゲート絶縁膜９８０形成後、ゲート５００を堆積しエッ
チングすることで、柱状積層膜周囲にスペーサ状のゲー
トを形成する。この時、図中右に示したようにワード線
方向の柱間隔を、データ線方向（図中左）に比べ狭く
し、かつ、５００の堆積厚さをワード線方向間隔の１／
２以上、データ線方向間隔の１／２以下とすることで、
ワード線方向のみ、自己整合的にゲート電極を接続する
ことができる。（図４４） こうして準備した基体の上部に、層間膜９２１を堆積、
そして、これを平坦化し電極保護膜９５０を露出させ
る。（図４５） 電極保護膜９５０を除去し、金属配線６２５を堆積す
る。そして、この金属配線６２５を所望形状に加工する
ことで、書き込み素子データ線を形成することができ
る。（図４６） 尚、本メモリセルにおいて、ゲート５００形成前（図４
１の段階後）一旦酸化膜で平坦化しエッチバックするこ
とで、シールド層９３５を形成することができる。（図
４７）これにより、書き込み素子と読み出し素子の相互
干渉を減らし、また読み出し素子の耐圧を向上すること
ができる。

【０１０６】更に、その他のメモリセル形成方法を、図
４８から図５８を用いて説明する。図４８は図３１に示
したメモリセルをアレー状に配置した半導体記憶装置の
レイアウトである。ここでは、１２セルを用いて示して
いる。図４８でのＤ１、Ｄ２、Ｄ３、及びＤ４は各々図
３１におけるそれに対応する。即ち、Ｄ１は読み出しワ
ード線、Ｄ２は書き込みワード線、Ｄ３は書き込みデー
タ線、Ｄ４は読み出しデータ線を表している。図は各デ
ータ線及び各ワード線、コンタクトホール、基体での不
純物拡散領域が模式的に示されている。細い線で表され
た読み出しワード線Ｄ１及び読み出しデータ線Ｄ４は、
半導体積層体での下層に、太い線で表された書き込みワ
ード線Ｄ２は上層に配置されている。ハッチングを施さ
れた領域は不純物拡散領域である。又、細い線で示され
たコンタクトホール１００３は下層に配置されたＤ３と
Ｄ４、あるいはＤ３とＤ１とを接続する為の開口部であ
る。一方、太い線で表されたコンタクトホール１００２
はＤ３と上層に配置された書き込みワード線Ｄ２とを接
続する為の開口部である。より具体的には以下の図４９
から図５８の断面図によって明らかにされる。

【０１０７】また、図４９から図５８は図４８のＡ−
Ａ、Ｂ−Ｂ断面を、それぞれ左、右に分けて同時に示し
たものである。

【０１０８】図４９より図５８までは、ＳＯＩ（Ｓｉｌ
ｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いてメ
モリセルを形成する方法を示す。勿論、前記メモリセル
においても、読み出し素子をＳＯＩ基板に形成できるこ
とは明白である。

【０１０９】先ず、支持基板１２００に搭載された埋め
込み酸化膜９００上にシリコン層（ＳＯＩ）１００、お
よび、保護層９１０としての酸化膜を持ったウエハを準
備する。支持基板１２００は通例シリコンである。支持
基板は構造、動作の基本に直接関係ないので、以下の図
面ではこの支持基板は図示を省略する。（図４９） 前記のウエハに、通例の浅溝分離法により素子分離領域
９６０および保護膜９１０を再び形成する。また熱処理
を加えることで、必要な拡散層２２０を形成する。（図
５０） 保護膜９１０にコンタクト形成部に対応した開口９０１
する。そして、この開口部９０１を通して高濃度ドープ
した多結晶シリコン３６０を堆積し、読み出しワード線
および引き出し層を形成する。そして、この上部に絶縁
膜９９００および９９０１を形成し、これらを所望形状
にパターニングする。（図５１） こうして準備した半導体基体の引き出し層上部にコンタ
クトを開口９０２する。そして、再び、この上部に高濃
度ドープした多結晶シリコン膜６６０、及び層間絶縁膜
９９０２を堆積する。そして、層間絶縁膜９９０２を通
例の方法で所望形状になし、この層間絶縁膜９９０２を
マスク領域として、前記多結晶シリコン膜６６０を読み
出しデータ線の所望形状に形成する。（図５２） 次いで、層間絶縁膜９２２および層間絶縁膜層９２３を
堆積した後、表面をＣＭＰ法により平坦化する。ここ
で、絶縁膜９２２は例えばシリコン窒化膜、絶縁膜９２
３は例えばシリコン酸化膜である。（図５３） 次いで、書き込み素子形成部の層間膜を除去し開口９０
３を形成する。この開口内にシリコン１００の表面が露
出する。（図５４） 更に、ゲート酸化膜９０５形成後、メタル電極３５０、
トンネル膜９３１、多結晶シリコン１５０を積層する。
（図５５） この積層膜、３５０、９３１、１５０を食刻し、絶縁膜
９２３の表面まで柱状に加工する。この上部に層間絶縁
膜９２１を堆積し、エッチバックすることで、多結晶シ
リコン膜１５０を露出せしめる。（図５６） 前記多結晶シリコン膜１５０上に、書き込みデータ線２
５０を形成する。更に、この書き込みデータ線２５０を
覆って層間絶縁膜９２６を形成し、この層により、積層
体の表面を平坦化する。（図５７） 層間絶縁膜９２６、９２１にゲートパターンに応ずる溝
９０４を形成する。少なくとも露出した半導体層１５０
の側壁にゲート絶縁膜９８０を形成する。そして、この
ゲート絶縁膜９８０を覆って書き込みワード線５００を
形成する。この構造では、ゲート電極と前記書き込みワ
ード線が同一の層で形成されてれいる。（図５８） 上述したこれらの方法により、すぐれた書き込み、記憶
保持性能を有する半導体記憶装置を形成することができ
る。

【０１１０】電界効果型トランジスタにおいて、ショッ
トキー接合に絶縁膜を挟み、トンネル現象を制御するこ
とで、ソース、ドレインとなる電極のリーク電流を極め
て低く抑制することができた。また、この低リーク特性
を応用することで、優れた情報保持特性をもった半導体
記憶装置を形成することができる。

【０１１１】以上、本願発明によれば、リーク電流の極
めて低い電界効果型トランジスタを提供することが出来
る。

【０１１２】本願発明の別な形態によれば、優れた情報
保持特性をもった半導体記憶装置を提供することが出来
る。

【０１１３】本願発明の製造方法によれば、新規な装置
をリーク電流の極めて低い電界効果型トランジスタ、あ
るいは半導体記憶装置を簡便に製造することが出来る。

【０１１４】

【発明の効果】本願発明によれば、リーク電流の極めて
低い電界効果型トランジスタを提供することが出来る。

【０１１５】本願発明の別な形態によれば、優れた情報
保持特性をもった半導体記憶装置を提供することが出来
る。

【０１１６】本願発明の製造方法によれば、新規な装置
をリーク電流の極めて低い電界効果型トランジスタ、あ
るいは半導体記憶装置を簡便に製造することが出来る。

【図面の簡単な説明】

【図１】図１は従来の素子構造を表わした代表的素子断
面図である。

【図２】図２はその他の従来の素子構造を模式的に示し
た断面構造図である。

【図３】図３は従来のショットキー接合を説明するバン
ド図である。

【図４】図４は本発明で用いる接合を説明するバンド図
である。

【図５】図５は素子製造工程を説明する断面構造図であ
る。

【図６】図６は素子製造工程を説明する断面構造図であ
る。

【図７】図７は素子製造工程を説明する断面構造図であ
る。

【図８】図８は素子製造工程を説明する断面構造図であ
る。

【図９】図９は素子製造工程を説明する断面構造図であ
る。

【図１０】図１０は素子製造工程を説明する断面構造図
である。

【図１１】図１１は素子製造工程を説明する断面構造図
である。

【図１２】図１２は素子平面配置を説明する平面レイア
ウト図である。

【図１３】図１３はその他の形態の素子製造工程を説明
する断面構造図である。

【図１４】図１４はその他の形態の素子製造工程を説明
する断面構造図である。

【図１５】図１５はその他の形態の素子製造工程を説明
する断面構造図である。

【図１６】図１６はその他の形態の素子製造工程を説明
する断面構造図である。

【図１７】図１７はその他の形態の素子製造工程を説明
する断面構造図である。

【図１８】図１８はＯＲゲートを説明する等価回路図で
ある。

【図１９】図１９はＯＲゲートの平面配置を説明する平
面レイアウト図である。

【図２０】図２０はＡＮＤゲートを説明する等価回路図
である。

【図２１】図２１はＡＮＤゲートの平面配置を説明する
平面レイアウト図である。

【図２２】図２２はインバータゲートの平面配置を説明
する平面レイアウト図である。

【図２３】図２３は多段インバータゲートの平面配置を
説明する平面レイアウト図である。

【図２４】図２４はその他の素子製造工程を説明する断
面構造図である。

【図２５】図２５はその他の素子製造工程を説明する断
面構造図である。

【図２６】図２６はその他の素子製造工程を説明する断
面構造図である。

【図２７】図２７はその他の素子製造工程を説明する断
面構造図である。

【図２８】図２８はその他の素子製造工程を説明する断
面構造図である。

【図２９】図２９はその他の素子製造工程を説明する断
面構造図である。

【図３０】図３０はメモリセル素子構造を模式的に示し
た断面構造図である。

【図３１】図３１はメモリセルを説明する等価回路図で
ある。

【図３２】図３２はその他のメモリセルを説明する等価
回路図である。

【図３３】図３３はメモリセルアレイを説明する等価回
路図である。

【図３４】図３４はメモリセルアレイを説明する等価回
路図である。

【図３５】図３５はメモリセルの素子製造工程を説明す
る断面構造図である。

【図３６】図３６はメモリセルの素子製造工程を説明す
る断面構造図である。

【図３７】図３７はメモリセルの素子製造工程を説明す
る断面構造図である。

【図３８】図３８はメモリセルの素子製造工程を説明す
る断面構造図である。

【図３９】図３９はメモリセルの素子製造工程を説明す
る断面構造図である。

【図４０】図４０はメモリセルの素子製造工程を説明す
る断面構造図である。

【図４１】図４１はその他のメモリセルの素子製造工程
を説明する断面構造図である。

【図４２】図４２はその他のメモリセルの素子製造工程
を説明する断面構造図である。

【図４３】図４３はその他のメモリセルの素子製造工程
を説明する断面構造図である。

【図４４】図４４はその他のメモリセルの素子製造工程
を説明する断面構造図である。

【図４５】図４５はその他のメモリセルの素子製造工程
を説明する断面構造図である。

【図４６】図４６はその他のメモリセルの素子製造工程
を説明する断面構造図である。

【図４７】図４７はその他のメモリセルの素子製造工程
を説明する断面構造図である。

【図４８】図４８はメモリセルアレイの平面配置を説明
する平面レイアウト図である。

【図４９】図４９は多段インバータゲートの平面配置を
説明する平面レイアウト図である。

【図５０】図５０は多段インバータゲートの平面配置を
説明する平面レイアウト図である。

【図５１】図５１は多段インバータゲートの平面配置を
説明する平面レイアウト図である。

【図５２】図５２は多段インバータゲートの平面配置を
説明する平面レイアウト図である。

【図５３】図５３は多段インバータゲートの平面配置を
説明する平面レイアウト図である。

【図５４】図５４は多段インバータゲートの平面配置を
説明する平面レイアウト図である。

【図５５】図５５は多段インバータゲートの平面配置を
説明する平面レイアウト図である。

【図５６】図５６は多段インバータゲートの平面配置を
説明する平面レイアウト図である。

【図５７】図５７は多段インバータゲートの平面配置を
説明する平面レイアウト図である。

【図５８】図５８は多段インバータゲートの平面配置を
説明する平面レイアウト図である。

【図５９】図５９は半導体メモリの基本動作に対するタ
イムチャートを示す図である。

【図６０】図６０は多値情報を取り扱う半導体記憶装置
の基本動作に対するタイムチャートを示す図である。

【符号の説明】

１００、１１０：シリコン基板、１５０：多結晶シリコ
ン、３２０：不純物拡散層電極、５００、５１０：ゲー
ト電極、２５０、３５０：電極、６００、６２５、６６
０：金属配線、７１０、７２０、７３０：コンタクト、
９００、９０１、９０５、９１０、９２０、９２１、９
２２、９２３、９２４、９２５、９２６、９３１、９３
２、９５５、９５６、９６０、９８０：絶縁膜層。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 第１の導電領域、第１の絶縁膜、第１の
   半導体領域、および第２の導電領域とを有する半導体領
   域と、前記第１の半導体領域に設けた第２の絶縁膜と、
   前記第２の絶縁膜の膜面に設けられた第３の導電領域
   と、を有することを特徴とする半導体装置。
2. 【請求項２】 第１の導電領域、第１の絶縁膜、第１の
   半導体領域、および第２の導電領域とが積層された半導
   体積層領域と、少なくとも前記第１の半導体領域の前記
   半導体積層領域の積層方向とは交差する側面に設けた第
   ２の絶縁膜と、前記第２の絶縁膜の膜面に設けられた第
   ３の導電領域と、を有する半導体装置。
3. 【請求項３】 ソースとドレインとゲート電極およびチ
   ャネル領域を有する絶縁ゲート型電界効果トランジスタ
   であって、ソースまたはドレイン電極となる第１の導電
   領域上に第１の絶縁物層を有し、前記第１の絶縁膜の上
   部にチャネル領域となる半導体材料層を有し、前記半導
   体材料層上にドレインまたはソース電極となる第２の導
   電領域を有し、前記チャネル領域側面に第２の絶縁膜層
   を有し、前記第２の絶縁膜層を介して電界効果を前記チ
   ャネル領域におよぼすゲート電極を有することを特徴と
   する半導体装置。
4. 【請求項４】 前記第１の導電領域が金属材料なること
   を特徴とする請求項１より請求項３に記載の半導体装
   置。
5. 【請求項５】 前記第１の導電領域が高濃度に不純物を
   ドーピングすることで金属化された半導体材料なること
   を特徴とする請求項１より請求項３に記載の半導体装
   置。
6. 【請求項６】 前記第１の導電領域が金属材料あるいは
   高濃度に不純物をドーピングすることで金属化された半
   導体材料により形成され、前記第２の導電領域が高濃度
   に不純物をドーピングすることで金属化された半導体材
   料により形成されていることを特徴とする請求項１より
   請求項３に記載の半導体装置。
7. 【請求項７】 第１の導電領域、第１の絶縁膜、第１の
   半導体領域、および第２の導電領域とを積層した半導体
   積層領域と、前記第２の半導体領域の前記半導体積層領
   域の積層方向とは交差する側面に設けた第２の絶縁膜
   と、前記第２の絶縁膜の膜面に設けられた第３の導電領
   域と、を有し、且つ前記第１あるいは第２の導電領域の
   内のいずれかが高濃度に不純物をドーピングした多結晶
   シリコンにより形成され、前記第１あるいは第２の導電
   領域の内の他方のいずれかが金属により形成され、前記
   第１の導電領域から第２の導電領域に流れる電流経路に
   シリコン及びトンネル絶縁膜が配置されていることを特
   徴とする半導体装置。
8. 【請求項８】 請求項１より請求項７に記載された半導
   体装置のいずれかを情報書き込み装置とし、前記第１の
   導電領域を電荷保持部とし、この電荷保持部に電気的に
   接続された情報読み出し素子を有する半導体記憶装置。
9. 【請求項９】 半導体基板と、当該半導体基板に相対し
   て設けられた第１不純物領域及び第２の不純物領域と、
   少なくとも前記第１不純物領域及び第２の不純物領域に
   挟まれた第１の半導体領域を覆う第１の絶縁膜と、当該
   第１の絶縁膜の上部に設けられた第１の導電領域、第２
   の絶縁膜、第２の半導体領域、および第２の導電領域と
   を有する半導体領域と、前記第２の半導体領域の前記半
   導体領域の積層方向とは交差する側面に設けた第３の絶
   縁膜と、前記第３の絶縁膜の膜面に設けられた第３の導
   電領域と、を有することを特徴とする半導体記憶装置。
10. 【請求項１０】 半導体基板の上部に第１の絶縁膜を形
    成する工程と、この第１の絶縁膜上に金属層もしくは高
    濃度に不純物をドーピングすることで金属化された半導
    体材料層を形成する工程と、前記金属材層もしくは金属
    化された半導体材料層の上部に第２の絶縁膜を形成する
    工程と、半導体材料層をアモルファス状態で形成する工
    程と、このアモルファス状態の半導体材料層に所定の金
    属層を形成する工程と、加熱によって当該金属によって
    前記アモルファス状態の半導体材料層を結晶化する工程
    を有する半導体装置の製造方法。