JP2001168043A - 半導体層の積層方法及び該積層装置 - Google Patents

Abstract

(57)【要約】 【課題】 特にハイブリッド太陽電池の半導体層の製造
において、製膜装置のラインの長さを抑えることが可能
な半導体層の積層方法及び積層装置を提供することにあ
る。 【解決手段】 複数の製膜室が直列的に接続されている
製膜装置を使用して基板上に所定構造の半導体層を積層
する半導体層の積層方法において、少なくとも１つの製
膜室において複数種の半導体層を所定順序で積層する工
程と、該基板が該少なくとも１つの製膜室内に無い状態
で反応ガスを充填して、該反応ガスを反応させる工程を
含んだ半導体層の積層方法を構成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体層の積層方
法及び積層装置に関し、より詳しくは、太陽電池の半導
体層の積層方法及び積層装置に関する。

【０００２】

【従来の技術】アモルファスシリコン太陽電池及びハイ
ブリッド太陽電池の半導体層の積層装置（製膜装置）
は、複数の製膜室（反応室）が直列的に接続され、且
つ、各製膜室で同時に製膜進行するインライン方式の積
層装置が使用されている。この製膜装置は量産性に富む
だけでなく、不純物の混入が少ない。しかも、製膜途中
の基板が大気接触するのを防止することにより高品質膜
が製膜でき、且つ、半導体層を積層するための基板の搬
送の自動化が可能である。その概念図を図５に示す。先
ず、アモルファスシリコン半導体層の積層方法について
説明する。

【０００３】図５に示す製膜装置５２は複数の製膜室を
それぞれ仕切扉（図示していない）等を介して直列に接
続し、各室で個々の製膜を行なうことを基本としてい
る。図５で入口室１４に入った基板１２は、ここで急速
に減圧され、クリーニングがなされても良い。又、必要
に応じて基板１２を予備加熱して所定温度にまで昇温す
ることが可能である。次に、入口室１４と第１製膜室１
８の圧力を測定して、仕切扉を開いても良い状態である
ことを確認後、仕切扉を開き、基板１２は第１製膜室１
８に入れられる。そして、仕切扉を閉じ第１製膜室１８
でプラズマＣＶＤ法によって基板１２上にｐｉｎ型アモ
ルファスシリコン半導体層のｐ層が製膜される。この間
に、次の基板１２は入口室１４に入り、同様のことが行
なわれる。基板１２は次々に第２製膜室２０以降の製膜
室で連続的にｉ層とｎ層が製膜され（第２製膜室２０か
ら第７製膜室３２はｉ層の製膜、第８製膜室３４ではｎ
層の製膜）、減圧された出口室１６に出され、仕切扉を
閉じ、大気圧に戻し外部の大気圧空間へ取り出される。
なお、図５では８室の製膜室で製膜を行なったが、製膜
する半導体層の層厚及び製膜速度によって、製膜室数は
任意に変更が可能である。

【０００４】この方式にあっては、各室での工程はほぼ
同時間に行なわれることが必須条件である。なぜなら、
ｐ層及びｎ層と比較して充分な厚さを必要とするｉ層の
積層を１つの製膜室で行なうと、ｐ層又はｎ層を製膜し
ている製膜室はｐ層又はｎ層の製膜後、ｉ層の製膜完了
まで製膜室の機能を停止させなくてはならないからであ
る。よって、ｉ層の厚みを厚くするにはｉ層を製膜する
製膜室を図５に示すように複数室にするか、ｉ層の製膜
速度を速める方法がとられる。

【０００５】次に、アモルファスシリコン半導体層を積
層してからポリシリコン半導体層を積層するハイブリッ
ド太陽電池の半導体層を製造する場合を検討してみる。
アモルファスシリコン半導体層を積層する工程とポリシ
リコン半導体層を積層する工程との２工程が必要なの
で、図５に示す製膜室以外に、ポリシリコン半導体層を
積層するための製膜室を追加することが考えられる。即
ち、図６に示すように、図５のアモルファスシリコン半
導体層のｎ層を積層する第８製膜室３４の次にポリシリ
コン半導体層のｐ層を積層する第９製膜室３６を設置す
る。そして、ポリシリコン半導体層のｉ層、ｎ層の順で
積層できるように製膜室を設置すれば（第１０製膜室３
８から第１５製膜室４０はｉ層、第１６製膜室４２はｎ
層の製膜）、ハイブリッド太陽電池の半導体層を製造す
ることが可能である。

【０００６】しかし、図６のように製膜装置５４の長さ
を長くするのが望ましくない場合がある。例えば、工場
の敷地面積等の関係で図５に示したアモルファスシリコ
ン半導体層の積層装置５２よりも長い積層装置が設置で
きない場合などがこれにあたる。又、製膜室は排気系の
設備を含み１基当たり数億円の費用が掛かるので、積層
装置の製膜室数が少なければ少ないほど、製膜装置を設
置する時の費用がかなり削減できる。その上、装置が短
くなるので、メンテナンスに掛かる費用が抑えられ、且
つ、メンテナンス時間が短時間ですむメリットがある。

【０００７】以上の理由より、図５と同じ製膜室数でハ
イブリッド太陽電池の半導体層を積層するのであれば、
図７に示すような製膜装置５６が考えられる。しかし、
太陽光に対する光電変換層の光感度特性から、ポリシリ
コン半導体層の厚みはアモルファスシリコン半導体層の
約１０倍の厚みが必要である。その結果、３室でポリシ
リコン半導体層のｉ層の製膜を行なうには、１室で製膜
を行なっているアモルファスシリコン半導体層の製膜速
度と比べて３倍以上の速度を必要とする。製膜速度が速
過ぎると、半導体の結合が乱れて所望の半導体層が積層
できない恐れがある。

【０００８】

【発明が解決しようとする課題】そこで、製膜時間を長
くして、製膜速度を遅くするために、第８製膜室３４で
ｉ層の積層をした後にｎ層の積層をする方法が考えられ
る。これは、ｎ層がｉ層に比べて層厚がかなり薄く、短
時間で製膜できるので可能な方法である。しかし、最初
の基板１２にｉ層を積層した後にｎ層を積層する場合は
何の問題も発生しないが、次の基板を製膜するときに、
前の基板１２にｎ層を製膜するときに充填したドーパン
ト（リン（Ｐ）等）が製膜室に残留しているので、ドー
パントを必要としないｉ層の製膜に影響を与える。即
ち、ｉ層を製膜する時にｎ層を製膜するためのドーパン
トが有るので、ｉ層を製膜しようとしてもｉ層に不純物
が混入することになってしまう。従って、実際に製膜さ
れた半導体層は図８に示すように、ポリシリコン半導体
層８０のｉ層に不純物が混入した層８２を含む半導体層
となる。

【０００９】そこで、本発明者は複数の製膜室が直列的
に接続された製膜装置を使用した太陽電池等の製作にお
ける半導体層の積層において、上記に述べた課題を解決
するために鋭意研究を重ねた結果、本発明をするに至っ
たのである。

【００１０】

【課題を解決するための手段】本発明に係る半導体層の
積層方法の要旨とするところは、基板を複数の製膜室を
順に移動させて、該基板上に所定構造の半導体層を積層
する工程を有する半導体層の積層方法において、該複数
の製膜室の内の少なくとも１つの製膜室において複数種
の半導体層を所定順序で積層する工程と、該基板が該少
なくとも１つの製膜室内に無い状態で反応ガスを充填さ
せて、該反応ガスを反応させる工程とを含むことにあ
る。なお、基板が少なくとも１つの製膜室内に無い状態
で反応ガスを充填させて反応させる工程によって、該少
なくとも１つの製膜室内に残ったドーパントを取り除い
ている。

【００１１】更に、上記の反応ガスは、シランガス、水
素ガス及び／又はアルゴンガス等の不活性ガスである。

【００１２】又、上記複数種の半導体層を所定順序で積
層する工程は、ｐｉｎ型ポリシリコン半導体層のｉ層、
ｎ層の順で積層することである。更に、ポリシリコン半
導体層のｉ層の製膜速度が時速１μｍ以上である。

【００１３】上記複数種の半導体層を所定順序で積層す
る工程は、ｎｉｐ型ポリシリコン半導体層のｎ層を積層
してから、上記基板が少なくとも１つの製膜室内に無い
状態で反応ガスを充填させて、該反応ガスを反応させる
工程を行なった後に、ポリシリコン半導体層のｉ層を積
層する工程を含む。

【００１４】そして、上記基板が少なくとも１つの製膜
室内に無い状態で反応ガスを充填させて反応させる工程
によって、該少なくとも１つの製膜室内に残ったドーパ
ントを取り除いているのは、ポリシリコン半導体層のｎ
層を製膜するときに該少なくとも１つの製膜室内に充填
したドーパントの残留分を製膜室内壁等に析出すること
である。又、この時に製膜には関係のない別の基板を上
記少なくとも１つの製膜室に入れて該別の基板に製膜す
ることも可能である。この時の、半導体の製膜速度は時
速１μｍ以上である。

【００１５】更に、上記少なくとも１つの製膜室で複数
種の半導体層を所定順序で積層する工程後に、基板を該
少なくとも１つの製膜室から取り出して、続けて上記基
板が少なくとも１つの製膜室内に無い状態で反応ガスを
充填させて反応させる工程を行なう。

【００１６】次に、本発明に係る半導体層の積層装置の
要旨とするところは、基板を複数の製膜室を順に移動さ
せて、該基板上に所定構造の半導体層を積層した半導体
層を含む半導体層の積層装置において、該複数の製膜室
の内の少なくとも１つの製膜室において、該基板上に複
数種の半導体層を所定順序で積層し、且つ、該基板が該
少なくとも１つの製膜室内に無い状態で反応ガスを充填
させて、該反応ガスを反応させる製膜室を含むことを特
徴とする半導体層の積層装置を提供することにある。

【００１７】

【発明の実施の形態】本発明に係る半導体層の積層方法
及び積層装置の実施の形態について、図面に基づいて詳
しく説明する。なお、本明細書に添付する図面における
製膜室等の装置の詳細な図は省略している。又、各図面
における製膜室数は製膜する半導体層の層厚及び製膜速
度によって任意に変更することが可能である。更に、各
製膜室の製膜条件を任意に変更して、製膜できる半導体
の種類を変更することができる。

【００１８】図１に本発明の半導体層の積層装置１０を
示す。なお、図示していないが、各製膜室は開閉可能な
扉（仕切扉）で接続されていて、基板１２が各製膜室を
移動する時に開閉するようになっている。又、各製膜室
には、高周波プラズマ放電を行なう装置、シラン（Ｓｉ
Ｈ₄ ）ガス、ジボラン（Ｂ₂ Ｈ₆ ）ガス、フォスフィン
（ＰＨ₃ ）ガス、水素（Ｈ₂ ）ガス、メタン（ＣＨ₄ ）
ガスあるいは、それ以外のガスを供給する装置、製膜室
内を真空又は減圧する装置が必要に応じて設置されてい
る。そして、基板１２は台車に載置されるなどして、自
動的に各室に移送される。

【００１９】先ず、入口室１４に入った基板１２は、こ
こで急速に減圧される。又、入口室１４内でクリーニン
グされても良い。そして、必要に応じて基板１２を予備
加熱して所定温度にまで昇温することが可能である。次
に、入口室１４と第１製膜室１８の圧力を測定して、仕
切扉を開いてもよい状態であることを確認の後、仕切扉
を開き、基板１２は第１製膜室１８に入る。基板１２が
第１製膜室１８に搬入後に、仕切扉を閉じて第１製膜室
１８でプラズマＣＶＤ法を用いてアモルファスシリコン
半導体層のｐ層が製膜される。この間に、次の基板は入
口室１４に入り、同様のことが行なわれる。第１製膜室
１８での製膜が完了すると、基板１２は第２製膜室２０
に送られる。このようにして、第２製膜室２０以降、次
々と製膜が行なわる。

【００２０】そして、第８製膜室３４において、ポリシ
リコン半導体層のｉ層、ｎ層の積層をこの順で行なった
後、基板１２を第８製膜室３４から出口室１６に移動さ
せて、第８製膜室３４に基板１２が無い状態で反応ガス
を充填し、反応させる。なお、製膜室に基板１２が無い
状態で反応ガスを充填し、反応させることを空デポと称
する。この時、使用する反応ガスはシランガス、水素ガ
ス又は／及びアルゴンガス等の不活性ガスが用いられ
る。このように空デポで前記反応ガスを反応させること
によって、ｎ層を製膜するときに製膜室に充填したフォ
スフィンガスの残留分を反応させて、製膜室内壁等に析
出させる。このことによって、製膜室に残留していたフ
ォスフィンガスが無くなる。従って、次の基板が第８製
膜室３４に入って製膜される時に、フォスフィンガスが
無い状態で、即ち、シランガスだけを製膜室に充填して
製膜をすることができる。このことは、第８製膜室３４
でポリシリコン半導体層のｉ層の製膜ができる分だけ、
製膜時間を長くすることができて、このことにより、製
膜速度を遅くすることができる。

【００２１】例えば、各製膜室での製膜時間を４分とす
ると、第５製膜室２８から第７製膜室３２までで、ポリ
シリコン半導体層のｉ層の製膜時間は１２分である。更
に、第８製膜室３４でポリシリコン半導体層のｉ層の製
膜時間を２分、ｎ層の製膜時間を１分、空デポ時間を１
分とすると、ポリシリコン半導体層のｉ層を製膜する時
間は合計１４分になる。これは、第８製膜室でポリシリ
コンのｉ層の製膜を行なわない場合と比較して、２分長
く製膜できることになる。又、上記の第８製膜室３４で
のポリシリコン半導体層のｉ層の製膜時間を２分とした
が、ｎ層の製膜時間及び空デポを行なう時間を短くする
ことが可能なら、更にポリシリコン半導体層のｉ層の製
膜時間を長くすることが可能である。

【００２２】なお、上記の実施形態では、各製膜室での
製膜時間を４分としたが、これに限定されるのではな
い。各製膜室での製膜時間は、所望半導体層の層厚、製
膜速度及び製膜室数で決まるものである。

【００２３】更に、製膜速度を速くすることが可能であ
れば、図６の積層方法と比較して、ポリシリコン半導体
層のｉ層の製膜時間が長くできる分だけ、製膜室数を減
数し易いのはの当然である。従って、製造設備の設置費
用及びメンテナンス費用の削減、及び、メンテナンス時
間の短縮につながる。

【００２４】又、製膜室内壁等に半導体層が析出した事
によって、メンテナンスサイクルを短くしなければなら
ない等の影響が出れば、図２に示すように、製膜とは関
係のない別の基板（ダミー基板）４４が入ったダミー基
板室４６を設けることも可能である。このダミー基板４
４の入ったダミー基板室４６は、第８製膜室３４と同じ
ように減圧されており、基板１２がポリシリコン半導体
層のｎ層の製膜が終了して出口室１６に入った時に、ダ
ミー基板室４６と第８製膜室３４との間の仕切扉が開
く。次に、ダミー基板４４が第８製膜室３４に入り、空
デポによってダミー基板３４上に製膜が行なわれる。そ
して、空デポが終了すると、ダミー基板室４６と第８製
膜室３４との仕切扉が開いて、ダミー基板３４はダミー
基板室４６に戻されて、第７製膜室３２にある基板１２
が第８製膜室３４に入れられる。このことによって、ダ
ミー基板４４上に製膜が行なわれる分だけ、製膜室内壁
等に析出する半導体は少なくなり、他の製膜室と同周期
でメンテナンスを行なうことができる。

【００２５】又、空デポにおける製膜速度は、ポリシリ
コン半導体層のｎ層を製膜する時に充填したドーパント
の残留分が全て反応して析出するのなら、どのような製
膜速度でも良い。

【００２６】以上、本発明における実施形態を示した
が、上述の実施形態に限定されるものではない。例え
ば、図３に示すように、ｐｉｎ型ポリシリコン半導体層
の製膜においても同様である。先ず、第１製膜室１８で
ポリシリコン半導体層のｐ層を積層し、第２製膜室２０
から第７製膜室３２でｉ層を製膜する。そして、第８製
膜室３４に入った基板１２はポリシリコン半導体層のｉ
層、ｎ層の順で製膜後、出口室３４に送られる。その
後、次の基板が第８製膜室３４に入ってくるまでに、空
デポが行なわれ、ポリシリコン半導体のｎ層を製膜する
ときに充填したドーパントの残留分を析出させる。この
時、図２で示したように、第８製膜室３４の隣にダミー
基板４４を入れたダミー基板室４６を設置して、空デポ
の時だけ、ダミー基板４４を第８製膜室３４に入れるこ
とも可能である。

【００２７】又、ｎｉｐ型のアモルファスシリコン及び
ポリシリコンを積層したハイブリッド太陽電池の半導体
層やｎｉｐ型のポリシリコン半導体層の積層においても
同様である。しかし、ｎｉｐ型の場合は、ポリシリコン
半導体のｎ層を積層してから空デポを行い、更にｉ層の
積層を行なうことになるので、空デポを行なっている間
は、図４に示すように基板待機室６２に基板１２を入れ
ることが必要である。詳しく述べると、第１製膜室１８
でポリシリコン半導体層のｎ層の積層が完了すると、第
１製膜室１８と基板待機室６２との間の仕切扉（図示し
ていない）が開き、基板１２は基板待機室６２に移送さ
れる。この基板待機室６２は第１製膜室１８と同じよう
に減圧しておく。そして、仕切扉を閉めて空デポを行な
った後に、再び仕切扉を開けて、基板待機室６２にある
基板１２を第１製膜室１８に戻し、仕切扉を閉めてポリ
シリコン半導体層のｉ層の積層を行なう。ｉ層の製膜が
完了すると、基板１２は第２製膜室２０に移送される。

【００２８】更に、図２に示したようなダミー基板４４
及びダミー基板室４６を設けることによって、空デポを
行なっている間に製膜室内壁に析出する半導体を少なく
することができる。

【００２９】以上の説明で得られた半導体層の積層方法
及び該積層装置は、これに限定されるものではない。そ
の他、本発明はその趣旨を逸脱しない範囲内で、当業者
の知識に基づき種々なる改良、修正、変形を加えた態様
で実施し得るものである。

【００３０】

【発明の効果】本発明に係る半導体層の積層方法及び積
層装置は、複数の製膜室が直列的に接続されたインライ
ン方式の製膜装置において、１製膜室においてポリシリ
コン半導体層のｉ層、ｎ層の順に製膜した後に、基板を
取り出して空デポを行なうことによって、ｉ層に不純物
を混入させることなく製膜ができた。又、ポリシリコン
半導体層のｎ層を積層した後に、基板を製膜室以外の部
屋に移送して、その間に空デポを行い、空デポ完了後に
基板を製膜室に戻してｉ層の製膜を行なっても、ｉ層に
不純物が混入する事はない。このように、１製膜室にお
いてポリシリコン半導体層のｉ層及びｎ層の製膜を行な
うので、ｉ層の製膜時間を長く取ることができる。よっ
て、ポリシリコン半導体層のｉ層の製膜速度を遅くする
ことが可能である。更に、製膜速度を速くできれば、製
膜室数を減数することが容易になり、製膜装置の設置費
用及びメンテナンス費用の削減、及び、メンテナンス時
間の短縮に繋がる。

【図面の簡単な説明】

【図１】本発明に係る半導体層の積層装置の１実施形態
を示す図。

【図２】本発明に係る半導体層の積層装置で、ダミー基
板を使用した場合の実施形態を示す図。

【図３】本発明に係る半導体層の積層装置の他の実施形
態を示す図。

【図４】ｎｉｐ型の半導体層を積層する場合の半導体層
の積層装置で、基板待機室を設置した実施形態を示す
図。

【図５】従来技術であるアモルファスシリコン半導体層
の積層装置を示す図。

【図６】従来技術であるハイブリッド太陽電池の半導体
層の積層装置を示す図。

【図７】従来技術であるハイブリッド太陽電池の半導体
層の積層装置の他の実施形態を示す図。

【図８】（ａ）は従来技術の積層装置で製作した太陽電
池パネルの図であり、（ｂ）はポリシリコン半導体層の
ｉ層に不純物が混入した図である。

【符号の説明】

１０，５０，５１，５２，５４，５６：半導体層の積層
装置 １２：基板 １４：入口室 １６：出口室 １８：第１製膜室 ２０：第２製膜室 ２８：第５製膜室 ３２：第７製膜室 ３４：第８製膜室 ３６：第９製膜室 ３８：第１０製膜室 ４０：第１５製膜室 ４２：第１６製膜室 ４４：ダミー基板 ４６：ダミー基板室 ６２：基板待機室 ７１：太陽電池パネル ７２：透明絶縁基板 ７３：透明電極層 ７４：光半導体層 ７５：裏面電極層 ７７：カバーフィルム ７８：充填剤 ７９：アモルファスシリコン半導体層 ８０：ポリシリコン半導体層 ８２：不純物が混入した層

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4K030 AA06 AA17 AA20 BA30 BB12 CA00 DA06 FA01 KA08 LA16 5F045 AA08 AB03 AB04 AC01 AC16 AF19 BB08 BB10 BB14 CA13 DA52 DQ15 EB06 EB08 EN04 HA25 5F051 AA03 AA05 BA14 CA07 CA15 CA22 DA04 DA16

Claims (3)

【特許請求の範囲】
1. 【請求項１】 基板を複数の製膜室を順に移動させて、
   該基板上に所定構造の半導体層を積層する工程を有する
   半導体層の積層方法において、 該複数の製膜室の内の少なくとも１つの製膜室におい
   て、該基板上に複数種の半導体層を所定順序で積層する
   工程と、該基板が該少なくとも１つの製膜室内に無い状
   態で反応ガスを充填させて、該反応ガスを反応させる工
   程とを含むことを特徴とする半導体層の積層方法。
2. 【請求項２】 前記複数種の半導体層を所定順序で積層
   する工程が、ｐｉｎ型ポリシリコン半導体層のｉ層，ｎ
   層の順で積層する工程を含む請求項１記載の半導体層の
   積層方法。
3. 【請求項３】 基板を複数の製膜室を順に移動させて、
   該基板上に所定構造の半導体層を積層した半導体層を含
   む半導体層の積層装置において、 該複数の製膜室の内の少なくとも１つの製膜室におい
   て、該基板上に複数種の半導体層を所定順序で積層し、
   且つ、該基板が該少なくとも１つの製膜室内に無い状態
   で反応ガスを充填させて、該反応ガスを反応させる製膜
   室を含むことを特徴とする半導体層の積層装置。