JP2002197877A

JP2002197877A - 半導体記憶装置

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Publication number: JP2002197877A
Application number: JP2000392134A
Authority: JP
Inventors: Hiroaki Anami; 博昭穴見
Original assignee: Renesas Micro Systems Co Ltd
Current assignee: Renesas Micro Systems Co Ltd
Priority date: 2000-12-25
Filing date: 2000-12-25
Publication date: 2002-07-12
Anticipated expiration: 2020-12-25
Also published as: JP3636658B2

Abstract

(57)【要約】【課題】ユーザの使用用途等に応じて、ＤＵＡＬ機能
が最大限に生かせるバンクの切分けが可能な半導体記憶
装置を提供する。【解決手段】半導体記憶装置のメモリ部１３は、第１
〜第４ブロックで構成される。例えば、ユーザは、ＩＯ
端子４２から書込みコマンドを入力し、ＡＤ端子から第
１ブロック内の領域を示す書込みアドレスを入力する。
ブロックデコーダ１１は、書込みアドレスに基づいて、
スイッチ２０１、２０２、及び、２０５をオフし、２０
３、２０４、及び、２０６〜２１２をオンする。その後
ユーザは、ＡＤ端子から第２〜第４ブロック内の領域を
示す読出しアドレスを入力する。半導体記憶装置は、第
１ブロックがバンクＡとして書込み動作が行われ、第２
〜４ブロックがバンクＢとして読出し動作が行われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、より詳細には、２つのバンクが独立に動作する同
時実行動作機能（以下、ＤＵＡＬ機能と呼ぶ）を有する
半導体記憶装置に関するものである。

【０００２】

【従来の技術】現在、不揮発性の半導体記憶装置として
は、フラッシュメモリが採用されており、バンク構造を
有するＤＵＡＬ機能搭載品が主流になっている（例え
ば、特開平１１−８６５７６号公報）。ＤＵＡＬ機能搭
載品は、２つのバンクを有し、一方のバンクで書込み又
は消去を行い、他方のバンクで読出しを同時に行う。

【０００３】図８は、従来の不揮発性の半導体記憶装置
（以下、フラッシュメモリと呼ぶ）のブロック図であ
る。半導体記憶装置は、アドレスが入力されるアドレス
インターフェイス部１５、コマンドに基づいて制御を行
う動作制御部１６、４つのブロックから成るメモリ部１
４、及び、データが入出力されるデータインターフェイ
ス部１７で構成される。

【０００４】メモリ部１４の切替え回路２１、デコーダ
２３、メモリセル群２４、及び、メモリ制御回路２７
は、第１ブロックを構成する。同様に各切替え回路、各
デコーダ、各メモリセル群、及び、各メモリ制御回路の
組合せによって、第２〜４ブロックが形成される。メモ
リ部１４は、第１及び第２ブロックがバンクＡとして割
り当てられ、第３及び第４ブロックがバンクＢとして割
り当てられる。

【０００５】データインターフェイス部１７のコマンド
監視回路１０は、入力端子４３〜４５の各レベルが所定
の状態になると、コマンド許可信号１２０を入出力制御
回路８に入力する。入出力制御回路８は、コマンド許可
信号１２０が入力されると、ＩＯバッファ９を経由し
て、ＩＯ端子４２から入力したＩＯデータ１１９を動作
コマンド１１８として動作制御部１６の内部制御回路３
に入力する。

【０００６】動作制御部１６の内部制御回路３は、動作
コマンド１１８の内容が書込み又は消去であれば、書込
み活性化信号１０４を入力し書込み電源発生回路４を活
性化し、又は、消去活性化信号１０７を入力し消去電源
発生回路７を活性化して、オートプログラムを実行す
る。その後、内部制御回路３は、読出し活性化信号１０
６を入力し読出し電源発生回路６を活性化する。

【０００７】メモリ部１４の切替え回路２１、２２、３
１、及び、３２には、活性化された電源が入力される。
切替え回路２１及び２２には、動作制御部１６の内部制
御回路３からバンクＡ電源信号１１２が入力され、切替
え回路３１及び３２には、内部制御回路３からバンクＢ
電源信号１１３が入力される。

【０００８】ユーザは、書込みコマンドをＩＯ端子４２
に入力し、バンクＡ内の例えば第１ブロック内の領域を
示す書込みアドレスをＡＤ端子４１に入力して、ＩＯ端
子４２に書込みデータを入力する。その後、バンクＢ内
の例えば第３ブロック内の領域を示す読出しアドレスを
ＡＤ端子４１に入力する。

【０００９】アドレスインターフェイス部１５のＡＤバ
ッファ１は、書込みアドレスをラッチし、入力アドレス
１０１としてバンクデコーダ２に入力する。バンクデコ
ーダ２は、書込みアドレスに基づいて、バンクＡ選択信
号１０２をＡＤバッファ１、動作制御部１６の内部制御
回路３、及び、データインターフェイス部１７の入出力
制御回路８に入力する。

【００１０】ＡＤバッファ１は、バンクＡ選択信号１０
２が入力されると、オートプログラムが終了するまで、
書込みアドレスをバンクＡアドレス１１４としてメモリ
部１４のデコーダ２３及び２６に入力する。デコーダ２
３は、書込みアドレスに基づいて、メモリ部１４のメモ
リセル群２４内の指定領域を選択する。

【００１１】データインターフェイス部１７の入出力制
御回路８は、書込みデータをラッチし、バンクＡデータ
１１６として、書込みオートプログラムが終了するまで
メモリ制御回路２７及び２８に入力する。メモリ制御回
路２７は、書込みデータをメモリセル群２４内の指定領
域に書き込む。

【００１２】ＡＤバッファ１は、書込みアドレスをラッ
チしているので無条件に、第３ブロック内の領域を示す
読出しアドレスを入力アドレス１０１としてバンクデコ
ーダ２に入力する。バンクデコーダ２は、バンクＢ選択
信号１０３をＡＤバッファ１、動作制御部１６の内部制
御回路３、及び、データインターフェイス部１７の入出
力制御回路１０に入力する。ＡＤバッファ１は、読出し
アドレスをバンクＢアドレス１１５としてメモリ部１４
のデコーダ３３及び３６に入力する。

【００１３】メモリ部１４のデコーダ３３は、読出しア
ドレスに基づくメモリセル群３４内の領域を指定する。
メモリ制御回路３７は、センスアンプを用いてレベル判
定し、指定されたメモリセル群３４内の領域を読み出
す。メモリ制御回路３７は、読出しデータをバンクＢデ
ータ１１７として、データインターフェイス部１７の入
出力制御回路８に入力する。

【００１４】入出力制御回路８は、書込みデータをラッ
チしているので、無条件にバンクＢデータ１１７をＩＯ
データ１１９として、ＩＯバッファ９を経由しＩＯ端子
４２から出力する。

【００１５】半導体記憶装置は、バンクＡに対する書込
み動作、及び、バンクＢに対する読出し動作を同時に実
行し、ＤＵＡＬ機能を実現する。

【００１６】

【発明が解決しようとする課題】上記従来のフラッシュ
メモリでは、バンクＡ及びＢを構成するブロック数が常
に固定された状態のまま、ＤＵＡＬ機能が実現される。

【００１７】ところで、フラッシュメモリは、使用用途
等に応じて、必要とする各バンクのメモリ容量が異な
る。バンクＡに対して第１ブロック内の領域を示す書込
みアドレスを指定しても、第２ブロックがバンクＡとし
て固定的に割り当てられているので、バンクＢに対する
読出しアドレスは、第３及び第４ブロック内の領域しか
指定できない。

【００１８】ユーザは、ＤＵＡＬ動作を行う各バンクの
読出し動作が行われるメモリ容量、又は、書込み動作が
行われるメモリ容量の一方が必要とするメモリ容量より
小さい場合には容量の大きなフラッシュメモリを使用し
なければならない。

【００１９】本発明は、上記したような従来の技術が有
する問題点を解決するためになされたものであり、ユー
ザの使用用途等に応じて、ＤＵＡＬ機能が最大限に生か
せるバンクの切分けが可能な半導体記憶装置を提供する
ことを目的とする。

【００２０】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体記憶装置は、順次に配列された３以
上のブロックから成るメモリ領域がブロック単位に２つ
のバンクに切り分けられ、順次に入力する第１アドレス
及び第２アドレスに基づいて、双方のバンクが独立に動
作するＤＵＡＬ機能を有する半導体記憶装置において、
前記第１アドレスに基づいて、バンクの切分け位置を決
定するブロックデコーダを備えることを特徴とする。

【００２１】本発明の半導体記憶装置は、ブロックデコ
ーダが、最初に入力される第１アドレスに基づいて、バ
ンクの切分け位置を決定することにより、引き続き第１
アドレスが指定するブロック以外のブロックを指定する
第２アドレスを入力することによって、ＤＵＡＬ機能が
有効に働く。この場合、第２アドレスとして広い範囲の
ブロックの指定が可能となる。

【００２２】本発明の半導体記憶装置では、前記ブロッ
クデコーダは、前記第２アドレスが最も広いアドレス空
間を指定できるようにバンクの切分け位置を決定するこ
とが好ましい。この場合、ユーザの使用用途等に応じ
て、ＤＵＡＬ機能が最大限に生かせるバンクの切分けが
可能になる。

【００２３】また、本発明の半導体記憶装置は、順次に
配列された３以上のブロックから成るメモリ領域がブロ
ック単位に２つのバンクに切り分けられ、順次に入力す
る第１アドレス及び第２アドレスに基づいて、双方のバ
ンクが独立に動作するＤＵＡＬ機能を有する半導体記憶
装置において、ユーザが入力する切分けコマンドに基づ
いて、バンクの切分け位置を決定するバンク切分け制御
回路を備えることを特徴とする。

【００２４】本発明の半導体記憶装置は、バンク切分け
制御回路がユーザが入力する切分けコマンド及び切分け
情報に基づいて、切分け位置を決定するので、ユーザの
使用用途等に応じたバンクの切分けが可能になる。

【００２５】書込みアドレス又は消去アドレスが示す照
合データと書込みデータ又は消去データとを照合し、該
照合の結果が一致すると前記書込み又は消去が動作しな
いことも本発明の好ましい態様である。この場合、メモ
リに対する不必要な書込み又は消去の動作が抑えられる
ので、メモリの劣化を防ぐ効果がある。

【００２６】本発明の半導体記憶装置では、前記第１ア
ドレスに基づいて書込み又は消去を行い、前記第２アド
レスに基づいて読出しを行うこと、又は、前記メモリ領
域は、フラッシュメモリで構成されることもできる。

【００２７】

【発明の実施の形態】以下、本発明の実施形態例に基づ
いて、本発明の半導体記憶装置について図面を参照して
説明する。図１は、本発明の第１実施形態例のフラッシ
ュメモリのブロック図である。説明を容易にするため、
４ブロックから成る２バンク構成のメモリについて説明
する。

【００２８】フラッシュメモリは、アドレスインターフ
ェイス部１５、動作制御部１６、メモリ部１３、データ
インターフェイス部１７、及び、ブロックデコーダ１１
で構成される。アドレスインターフェイス部１５は、Ａ
Ｄバッファ１及びバンクデコーダ２で構成され、ＡＤ端
子４１を有する。動作制御部１６は、内部制御回路３、
書込み電源発生回路４、照合電源発生回路５、読出し電
源発生回路６、及び、消去電源発生回路７で構成され
る。

【００２９】メモリ部１３は、４つの切替え回路、４つ
のデコーダ、４つのメモリセル群、４つのメモリ制御回
路、及び、１２個のスイッチで構成される。各メモリセ
ル群は、フラッシュメモリセルで構成される。

【００３０】切替え回路２１、デコーダ２３、メモリセ
ル群２４、及び、メモリ制御回路２７は、第１ブロック
を構成する。同様に各切替え回路、各デコーダ、各メモ
リセル群、及び、各メモリ制御回路の組合せによって、
第２〜４ブロックが形成される。

【００３１】図２は、図１のスイッチ２０１〜２１２の
内の１つを示す回路図である。各スイッチ２０１〜２１
２は、ｐチャンネル型トランジスタＱp1、ｎチャンネル
型トランジスタＱn1、及び、インバータＩV1を有するト
ランスファーゲートとして構成される。

【００３２】各スイッチのａ端子とｂ端子との間は、ｃ
端子がＨレベルであればオンし、ｃ端子がＬレベルであ
ればオフする。

【００３３】スイッチ２０１、２０３、２０７、及び、
２０９は、順次に接続されており、その１つがオフする
と、その位置でバンクＡ電源信号１１２とバンクＢ電源
信号１１３とが切り分けられる。スイッチ２０２、２０
４、２０８、及び、２１０は、順次に接続されており、
その１つがオフすると、その位置でバンクＡアドレス１
１４とバンクＢアドレス１１５とが切り分けられる。ス
イッチ２０５、２０６、２１１、及び、２１２は、順次
に接続されており、その１つがオフすると、その位置で
バンクＡデータ１１６とバンクＢデータ１１７とが切り
分けられる。

【００３４】切替え回路２１及び２２の選択入力は、ス
イッチ２０１及び２０３のａ端子に夫々接続される。切
替え回路３１及び３２の選択入力は、スイッチ２０７及
び２０９のｂ端子に夫々接続される。

【００３５】デコーダ２３及び２６のアドレス入力は、
スイッチ２０２及び２０４のａ端子に夫々接続される。
デコーダ３３及び３６のアドレス入力は、スイッチ２０
８及び２１０のｂ端子に夫々接続される。

【００３６】メモリ制御回路２７及び２８のデータ入出
力は、スイッチ２０５及び２０６のａ端子に夫々接続さ
れる。メモリ制御回路３７及び３８のデータ入出力は、
スイッチ２１１及び２１２のｂ端子に夫々接続される。

【００３７】データインターフェイス部１７は、入出力
制御回路８、ＩＯバッファ９、及び、コマンド監視回路
１０で構成され、ＩＯ端子４２、ＣＥ端子４３、ＷＥ端
子４４、及び、ＯＥ端子４４を有する。

【００３８】ＡＤバッファ１は、特定の領域を指定する
アドレスがＡＤ端子４１から入力され、入力されたアド
レスを入力アドレス１０１としてバンクデコーダ２及び
ブロッデコーダ１１に入力する。ＡＤバッファ１は、書
込み動作又は消去動作の開始直後に、入力されたアドレ
スを書込みアドレス又は消去アドレスとしてラッチする
機能を有する。

【００３９】ブロックデコーダ１１は、入力アドレス１
０１として最初に入力される第１アドレスに基づいてバ
ンクの切分けを行う。メモリ部１３は、バンクの切分け
位置から、左側のブロック群がバンクＡとして割り当て
られ、右側のブロック群がバンクＢとして割り当てられ
る。

【００４０】ブロックデコーダ１１は、第１アドレスが
示す領域がどのブロックであるのかを調べ、指定された
ブロックが含まれる一方のバンクのブロック数がなるべ
く小さくなるようにバンクの切分け位置を決定する。こ
の場合、他方のバンクのブロック数がなるべく大きくな
るので、次に入力される第２アドレスが最も広いアドレ
ス空間を指定できる。

【００４１】ブロックデコーダ１１は、バンクの切分け
位置を示す切分け位置信号１２８をバンクデコーダ２に
入力する。ブロックデコーダ１１は、オンさせる各スイ
ッチのｃ端子にＨレベルの信号を入力し、オフさせる各
スイッチのｃ端子にＬレベルの信号を入力して、スイッ
チ２０１〜２１２を制御する。ブロックデコーダ１１
は、バンクの切分け位置に対応するスイッチをオフす
る。

【００４２】バンクデコーダ２は、切分け位置信号１２
８に基づいて、入力アドレス１０１により指定された領
域がバンクＡ又はバンクＢの何れであるのか判断する。
バンクＡであればバンクＡ選択信号１０２を発生し、バ
ンクＢであればバンクＢ選択信号１０３を発生し、バン
クＡ選択信号１０２又はバンクＢ選択信号１０３をＡＤ
バッファ１、内部制御回路３、及び、入出力制御回路８
に入力する。

【００４３】ＡＤバッファ１は、入力されたアドレスに
対して、バンクＡ選択信号１０２が入力されると、バン
クＡアドレス１１４としてスイッチ２０２のａ端子に入
力し、バンクＢ選択信号１０３が入力されると、バンク
Ｂアドレス１１５としてスイッチ２１０のｂ端子に入力
する。

【００４４】ＩＯバッファ９は、図示されないマイクロ
コンピュータとの間で、ＩＯ端子４２から転送データが
入出力され、転送データをＩＯデータ１１９として、入
出力制御回路８との間で入出力する。

【００４５】コマンド監視回路１０は、ＣＥ端子４３、
ＷＥ端子４４、及び、ＯＥ入力端子４５の各レベルの状
態を監視し、ＯＥ端子４５がＨレベル、且つ、ＣＥ端子
４３及びＷＥ端子４４がＬレベルになると、コマンド許
可信号１２０を入出力制御回路８に入力する。

【００４６】入出力制御回路８は、コマンド許可信号１
２０が入力されると、ＩＯデータ１１９を動作コマンド
１１８として内部制御回路３に入力する。

【００４７】内部制御回路３は、動作コマンド１１８の
内容を認識し、バンクＡ選択信号１０２又はバンクＢ選
択信号１０３に基づいて、バンクＡ及びバンクＢが書込
み、読出し、照合、又は、消去の何れの動作であるのか
夫々認識する。

【００４８】内部制御回路３は、バンクＡに対する動作
電源の種類を示すバンクＡ電源信号１１２をスイッチ２
０１のａ端子に入力し、バンクＢに対する動作電源の種
類を示すバンクＢ電源信号１１３をスイッチ２０９のｂ
端子に入力する。

【００４９】内部制御回路３は、バンクＡ電源信号１１
２又はバンクＢ電源信号１１３が示す動作の種類に応じ
て、各電源発生回路を活性化する。書込み動作であれ
ば、書込み活性化信号１０４を書込み電源発生回路４に
入力し、照合動作であれば、照合活性化信号１０５を照
合電源発生回路５に入力し、読出し動作であれば、読出
し活性化信号１０６を読出し電源発生回路６に入力し、
消去動作であれば、消去活性化信号１０７を消去電源発
生回路７に入力する。

【００５０】書込み電源発生回路４は、書込み活性化信
号１０４が入力されると活性化し、書込み電源１０８を
発生する。照合電源発生回路５は、照合活性化信号１０
５が入力されると活性化し、照合電源１０９を発生す
る。読出し電源発生回路６は、読出し活性化信号１０６
が入力されると活性化し、読出し電源１１０を発生す
る。消去電源発生回路７は、消去活性化信号１０７が入
力されると活性化し、消去電源１１１を発生する。

【００５１】切替え回路２１、２２、３１、及び、３２
は、選択入力からのバンクＡ電源信号１１２又はバンク
Ｂ電源信号１１３に基づいて、書込み電源１０８、照合
電源１０９、読出し電源１１０、又は、消去電源１１１
の何れか１つの動作電源を選択し、デコーダ２３、２
６、３３、及び、３６に夫々入力する。

【００５２】デコーダ２３、２６、３３、及び、３６の
何れか１つは、アドレス入力からのバンクＡアドレス１
１４又はバンクＢアドレス１１５に基づいて、メモリセ
ル群２４、２５、３４、及び、３５の領域から夫々参照
し、バンクＡ又はバンクＢに対応する２つの領域を夫々
選択する。デコーダ２３、２６、３３、及び、３６は、
選択された動作電源をメモリ制御回路２７、２８、３
７、及び、３８に夫々供給する。

【００５３】第１〜第４ブロックは、バンクＡアドレス
１１４又はバンクＢアドレス１１５に基づいて、書込み
電源１０８が供給されると書込みが行われ、照合電源１
０９が供給されると照合が行われ、読出し電源１１０が
供給されると読出しが行われ、消去電源１１１が供給さ
れると消去が行われる。

【００５４】メモリ制御回路２７、２８、３７、及び、
３８は、センスアンプ及び書込み回路を有する。書込み
回路は、書込み動作時に、選択領域内の各メモリセルの
ドレインに書込み電源１０８を供給し、書込みデータを
書き込む。センスアンプは、読出し動作時に、選択領域
内の各メモリセルの保持電圧をレベル判定して、読出し
データとして出力する。メモリ制御回路２７、２８、３
７、及び、３８は、書込みデータ又は読出しデータをバ
ンクＡデータ１１６又はバンクＢデータ１１７として入
出力する。

【００５５】入出力制御回路８は、バンクＡデータ１１
６をスイッチ２０５のａ端子に入出力し、バンクＢデー
タ１１７をスイッチ２１２のｂ端子に入出力する。

【００５６】入出力制御回路８は、バンクＡデータ１１
６又はバンクＢデータ１１７をＩＯデータ１１９として
ＩＯバッファ９との間で入出力する。ＩＯバッファ９
は、ＩＯ端子４２を介して、ＩＯデータ１１９の内容を
マイクロコンピュータとの間で入出力する。

【００５７】以下、バンクの切分け動作について説明す
る。例えば、ユーザは、マイクロコンピュータを用い
て、書込みコマンドをＩＯ端子４２に入力し、第１アド
レスとして第１ブロック内の領域を示す書込みアドレス
をＡＤ端子４１に入力する。その後、第２アドレスとし
て第３ブロック内の領域を示す読出しアドレスをＡＤ端
子４１に入力する。

【００５８】ブロックデコーダ１１は、スイッチ２０
１、２０２、及び、２０５をオフし、スイッチ２０３、
２０４、及び、２０６〜２１２をオンする。書込み動作
のバンクＡには、第１ブロックが割り当てられ、読出し
動作のバンクＢには、第２〜第４ブロックが割り当てら
れる。

【００５９】内部制御回路３は、ユーザからの動作コマ
ンド１１８の内容が書込みであることを認識すると、オ
ートプログラムを実行する。

【００６０】図３は、オートプログラムのフローチャー
トである。オートプログラムは、入力されたコマンドの
内容が書込み又は消去であると実行される。書込み動作
又は消去動作は、互いに電気的動作が異なるだけであ
り、コマンド入力直後に入力されたアドレスが示す領域
に対して実行される。また、ブロック単位の広い範囲の
領域に対して、消去動作を実行することもできる。

【００６１】ＡＤバッファ１及び入出力制御回路８は、
ラッチ内容をクリアし、ＡＤバッファ１は、書込みアド
レスをラッチし、入出力制御回路８は、書込みデータを
ラッチする（ステップＳ１１）。照合電源発生回路５を
活性化し、照合動作を示すバンクＡ電源信号１１２を発
生し、書込みアドレスをデコーダ２３に入力する。書込
みアドレスが示すメモリセル群２４内の領域から照合デ
ータを読み出し、照合データと書込みデータとを比較す
る照合動作を行う（ステップＳ１２）。

【００６２】メモリ部１３は、書込み動作や消去動作の
回数が増えると、メモリが劣化する。照合動作は、書込
みや消去の際に、同じ値を上書きする不必要な動作を抑
制することにより、メモリが劣化することを防ぐ効果が
ある。

【００６３】ステップＳ１２の照合結果が“一致”であ
ると、オートプログラムを終了する。照合結果が“不一
致”であると、書込み電源発生回路４を活性化し、書込
み動作を示すバンクＡ電源信号１１２を発生して、書込
みアドレスが示すメモリセル群２４内の領域に書込みデ
ータを書き込む（ステップＳ１３）。その後、ステップ
Ｓ１２から処理を継続する。

【００６４】バンクデコーダ２は、入力アドレス１０１
として書込みアドレスが入力されると、書込みアドレス
の内容に基づいて、第１ブロックを指定するバンクＡ選
択信号１０２を発生する。ＡＤバッファ１は、バンクＡ
選択信号１０２が入力されると、オートプログラムが終
了するまで、バンクＡアドレス１１４を発生する。

【００６５】入出力制御回路８は、バンクＡ選択信号１
０２が入力されると、書込みデータをバンクＡデータ１
１６として、オートプログラムが終了するまで第１ブロ
ックに入力する。

【００６６】バンクＡ電源信号１１２は、切替え回路２
１に入力され、バンクＢ電源信号１１３は、切替え回路
２２、３１、及び、３２に入力される。バンクＡアドレ
ス１１４は、デコーダ２３に入力され、バンクＢアドレ
ス１１５は、デコーダ２６、３３、及び、３６に入力さ
れる。バンクＡデータ１１６は、書込みデータを示し、
入出力制御回路８からメモリ制御回路２７に入力され
る。バンクＢデータ１１７は、読出しデータを示し、メ
モリ制御回路３７から入出力制御回路８に入力される。

【００６７】その後、オートプログラムの実行中に、第
２アドレスとして第３ブロックの領域を示すアドレス
が、ＡＤバッファ１に入力される。第２アドレスは、無
条件に読出しアドレスであると認識されるので、バンク
Ｂの第３ブロックの領域に対する読出しが行われる。

【００６８】第１ブロックは、バンクＡとしてオートプ
ログラムによる書込みが行われる。第２〜４ブロック
は、バンクＢとして読出しが行われる。

【００６９】上記実施形態例によれば、ブロックデコー
ダが、最初に入力される第１アドレスに基づいて、バン
クの切分け位置を決定することにより、引き続き第１ア
ドレスが指定するブロック以外のブロックを指定する第
２アドレスを入力することによって、ＤＵＡＬ機能が有
効に働く。この場合、第２アドレスとして広い範囲のブ
ロックの指定が可能となる。

【００７０】図４は、本発明の第２実施形態例のフラッ
シュメモリのブロック図である。本実施形態例は、先の
実施形態例が書込みアドレス（第１アドレス）に基づい
てバンクの切分けが実施されることに代えて、ユーザか
ら入力される切分けコマンド及び切分け位置情報に基づ
いてバンクの切分けが実施される。

【００７１】フラッシュメモリは、ブロックデコーダ１
１に代えて、バンク切分け制御回路１２を有する。バン
クの切分け動作以外の全ての動作は、先の実施形態例と
同様になるので、バンクの切分け動作のみについて説明
する。

【００７２】図５は、バンク切分け制御回路１２のブロ
ック図である。バンク切分け制御回路１２は、ラッチ回
路５１、バンクカット回路５２、メモリセル制御回路５
３、５４、メモリセル５５、５６、デコーダ５７、及
び、切替え回路５８で構成される。

【００７３】切替え回路５８は、入力される切分け電源
信号１２１に基づいて、書込み電源１０８、照合電源１
０９、読出し電源１１０、又は、消去電源１１１の何れ
か１つを選択し、デコーダ５７に供給する。

【００７４】メモリセル制御回路５３、５４、メモリセ
ル５５、５６、及び、デコーダ５７は、アドレスが固定
されたメモリブロックを構成する。メモリブロックは、
２ビットの情報が記憶できる。

【００７５】デコーダ５７は、選択された動作電源をメ
モリセル制御回路５３、５４、メモリセル５５、及び、
５６に供給する。デコーダ５７は、アドレスが固定され
ているので、メモリセル５５及び５６に対するアドレス
入力が不要である。

【００７６】メモリセル５５及び５６は、フラッシュメ
モリで構成される。メモリセル制御回路５３及び５４
は、センスアンプ及び書込み回路を有し、各動作をメモ
リセル５５及び５６に対して夫々行う。

【００７７】メモリセル制御回路５３は、切分けデータ
１２２の最下位ビットの情報をメモリセル５５に書き込
み、メモリセル５５の記憶情報をバンクカット回路５２
のｄ端子に入力する。メモリセル制御回路５４は、切分
けデータ１２２の最上位ビットの情報をメモリセル５６
に書き込み、メモリセル５６の記憶情報をバンクカット
回路５２のｅ端子に入力する。切分けデータ１２２は、
２ビットの情報である。信号線のレベルは、“１”がＨ
レベルに対応し、“０”がＬレベルに対応する。

【００７８】バンクカット回路５２のｆ端子、ｇ端子、
ｈ端子、及び、ｉ端子は、ラッチ回路５１のｊ端子、ｋ
端子、ｌ端子、及び、ｍ端子に夫々接続される。

【００７９】ラッチ回路５１は、スイッチ信号１２４を
ｑ端子からスイッチ２０１、２０２、及び、２０５に入
力し、スイッチ信号１２５をｐ端子からスイッチ２０
３、２０４、及び、２０６に入力し、スイッチ信号１２
６をｏ端子からスイッチ２０７、２０８、及び、２１１
に入力し、スイッチ信号１２７をｎ端子からスイッチ２
０９、２１０、及び、２１２に入力する。

【００８０】図６は、図５のバンクカット回路５２の回
路図である。バンクカット回路５２は、インバータＩV2
〜ＩV9、及び、２入力のＮＡＮＤゲートＮD1〜ＮD4で構
成される。ＮＡＮＤゲートＮD1の第１入力は、ｄ端子、
インバータＩV2の入力、ＮＡＮＤゲートＮD3の第１入
力、及び、インバータＩV4の入力に接続される。ＮＡＮ
ＤゲートＮD1の第２入力は、ｅ端子、ＮＡＮＤゲートＮ
D2の第２入力、インバータＩV3の入力、及び、インバー
タＩV5の入力に接続される。ＮＡＮＤゲートＮD2の第１
入力は、インバータＩV2の出力に接続される。ＮＡＮＤ
ゲートＮD3の第２入力は、インバータＩV3の出力に接続
される。ＮＡＮＤゲートＮD4の第１入力は、インバータ
ＩV4の出力に接続される。ＮＡＮＤゲートＮD4の第２入
力は、インバータＩV5の出力に接続される。

【００８１】ＮＡＮＤゲートＮD1の出力は、インバータ
ＩV6を介してｆ端子に接続される。ＮＡＮＤゲートＮD2
の出力は、インバータＩV7を介してｇ端子に接続され
る。ＮＡＮＤゲートＮD3の出力は、インバータＩV8を介
してｈ端子に接続される。ＮＡＮＤゲートＮD4の出力
は、インバータＩV9を介してｉ端子に接続される。

【００８２】バンクカット回路５２は、ｄ端子及びｅ端
子に入力される値に応じて、ｆ端子、ｇ端子、ｈ端子、
又は、ｉ端子の４つの中から１つをＨレベルにし、他の
３つをＬレベルにするデコーダである。

【００８３】図７は、図５のラッチ回路５１の回路図で
ある。ラッチ回路５１は、インバータＩV10、及び、４
つのラッチ部６１〜６４で構成される。ラッチ部６１〜
６４は、インバータＩV11、ＩV12、及び、ｎチャネル型
トランジスタＱn2、Ｑn3で構成される。

【００８４】ラッチ部６１〜６４のラッチ入力は、トラ
ンジスタＱn2を介してインバータＩV11の入力、及び、
インバータＩV12の出力に接続される。インバータＩV11
の入力は、トランジスタＱn3を介してグランドに接続さ
れる。インバータＩV11の出力、及び、インバータＩV12
の入力は、ラッチ部６１〜６４のラッチ出力に接続され
る。

【００８５】ラッチ部６１〜６４のトランジスタＱn2の
ゲートは、ｒ端子、及び、インバータＩV10の入力に全
て接続される。ラッチ部６１〜６４のトランジスタＱn3
のゲートは、インバータＩV10の出力に全て接続され
る。

【００８６】ラッチ部６１、６２、６３、及び、６４の
ラッチ入力は、ｊ端子、ｋ端子、ｌ端子、及び、ｍ端子
に夫々接続され、ラッチ部６１、６２、６３、及び、６
４のラッチ出力は、ｎ端子、ｏ端子、ｐ端子、及び、ｑ
端子に夫々接続される。

【００８７】ラッチ回路５１は、ｒ端子がＨレベルにな
ると、ｊ端子、ｋ端子、ｌ端子、及び、ｍ端子から入力
される信号を夫々ラッチし、ラッチした信号と反転する
信号をｎ端子、ｏ端子、ｐ端子、及び、ｑ端子から夫々
出力する。

【００８８】ラッチ回路５１は、図示されない内部信号
発生回路を有する。内部信号発生回路は、ラッチした内
容に応じた切分け位置信号１２８を内部制御回路３に入
力する。

【００８９】例えば、マイクロコンピュータは、バンク
の切分けを要求する切分けコマンドをＩＯ端子４２から
入力し、その後、切分け位置情報をＩＯ端子４２から入
力する。切分け位置情報の値には、“０”が指定され
る。

【００９０】切分け位置情報の値に“０”、“１”、
“２”、又は、“３”を指定すると、バンクＡが、第１
ブロック、第１と第２ブロック、第１と第２ブロック、
又は、第１〜第３ブロックとして夫々設定され、バンク
Ｂが、第２〜４ブロック、第３と第４ブロック、第３と
第４ブロック、又は、第４ブロックとして夫々設定され
る。

【００９１】内部制御回路３は、動作コマンド１１８と
して切分けコマンドが入力されると、書込み電源発生回
路４を活性化し、１番目の切分け電源信号１２１をバン
ク切分け制御回路１２に入力する。１番目の切分け電源
信号１２１は、書込み動作を示す。入出力制御回路８
は、入力された切分け情報を切分けデータ１２２として
バンク切分け制御回路１２に入力する。バンク切分け制
御回路１２は、書込み動作を行う。メモリ制御回路５３
及び５４は、切分け情報の“０”をメモリセル５５及び
５６に夫々書き込む。

【００９２】内部制御回路３は、読出し電源発生回路６
を活性化し、２番目の切分け電源信号１２１をバンク切
分け制御回路１２に入力する。２番目の切分け電源信号
１２１は、読出し動作を示す。バンク切分け制御回路１
２は、読出し動作を行う。メモリ制御回路５３は、メモ
リセル５５からの読出しデータをバンクカット回路５２
のｄ端子に入力し、メモリ制御回路５４は、メモリセル
５６からの読出しデータをバンクカット回路５２のｅ端
子に入力する。

【００９３】バンクカット回路５２は、“０”の読出し
データに基づいて、ｆ端子、ｇ端子、及び、ｈ端子がＬ
レベルになり、ｉ端子がＨレベルになる。切替え回路５
８は、切分け電源信号１２１に基づいて、読出し動作を
認識すると、Ｈレベルのラッチ信号１２３をラッチ回路
５１のｒ端子に入力する。ラッチ回路５１は、Ｌレベル
のスイッチ信号１２４を入力し、Ｈレベルのスイッチ信
号１２５〜１２７を入力する。

【００９４】先の実施形態例では、オートプログラムの
書込みアドレスによってバンクの切分け位置が決定する
ので、オートプログラムの実行毎にバンクの切分け位置
が変動することがある。本実施形態例では、ユーザから
入力される切分けコマンド及び切分け位置情報によりバ
ンクの切分け位置が決定するので、ユーザの意図しない
バンクの切分けは起こらない。

【００９５】上記実施形態例によれば、バンク切分け制
御回路がユーザが入力する切分けコマンド及び切分け情
報に基づいて、切分け位置を決定するので、ユーザの使
用用途等に応じたバンクの切分けが可能になる。

【００９６】なお、上記実施形態例では、メモリ部１３
が４つのブロックから構成される場合について説明した
が、ブロック数を増加させれば、より最適なバンクの切
分けが行える。

【００９７】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体記憶装置は、上記実
施形態例の構成にのみ限定されるものでなく、上記実施
形態例の構成から種々の修正及び変更を施した半導体記
憶装置も、本発明の範囲に含まれる。

【００９８】

【発明の効果】以上説明したように、本発明の半導体記
憶装置では、ユーザの使用用途等に応じて、ＤＵＡＬ機
能が最大限に生かせるバンクの切分けが可能になるの
で、製品が搭載される回路基板の設計が容易になり、回
路基板等の低コストや小型化になる。

【図面の簡単な説明】

【図１】本発明の第１実施形態例のフラッシュメモリの
ブロック図である。

【図２】図１のスイッチ２０１〜２１２の内の１つを示
す回路図である。

【図３】オートプログラムのフローチャートである。

【図４】本発明の第２実施形態例のフラッシュメモリの
ブロック図である。

【図５】バンク切分け制御回路１２のブロック図であ
る。

【図６】図５のバンクカット回路５２の回路図である。

【図７】図５のラッチ回路５１の回路図である。

【図８】従来のフラッシュメモリのブロック図である。

【符号の説明】

１ＡＤバッファ２バンクデコーダ３内部制御回路４書込み電源発生回路５照合電源発生回路６読出し電源発生回路７消去電源発生回路８入出力制御回路９ＩＯバッファ１０コマンド監視回路１１ブロックデコーダ１２バンク切分け制御回路１３、１４メモリ部１５アドレスインターフェイス部１６動作制御部１７データインターフェイス部２１、２２、３１、３２、５８切替え回路２３、２４、３３、３４、５７デコーダ２４、２５、３４、３５メモリセル群２７、２８、３７、３８メモリ制御回路４１ＡＤ端子４２ＩＯ端子４３ＣＥ端子４４ＷＥ端子４５ＯＥ端子５１ラッチ回路５２バンクカット回路５３、５４メモリセル制御回路５５、５６メモリセル６１〜６４ラッチ部１０１入力アドレス１０２バンクＡ選択信号１０３バンクＢ選択信号１０４書込み活性化信号１０５照合活性化信号１０６読出し活性化信号１０７消去活性化信号１０８書込み電源１０９照合電源１１０読出し電源１１１消去電源１１２バンクＡ電源信号１１３バンクＢ電源信号１１４バンクＡアドレス１１５バンクＢアドレス１１６バンクＡデータ１１７バンクＢデータ１１８動作コマンド１１９ＩＯデータ１２０コマンド許可信号１２１切分け電源信号１２２切分けデータ１２３ラッチ信号１２４〜１２７スイッチ信号１２８切分け位置信号Ｑp1 ｐチャネル型トランジスタＱn1、Ｑn2 ｎチャネル型トランジスタＩNV1〜ＩNV12 インバータＮD1〜ＮD4 ＮＡＮＤゲート

Claims

【特許請求の範囲】

【請求項１】順次に配列された３以上のブロックから
成るメモリ領域がブロック単位に２つのバンクに切り分
けられ、順次に入力する第１アドレス及び第２アドレス
に基づいて、双方のバンクが独立に動作するＤＵＡＬ機
能を有する半導体記憶装置において、前記第１アドレスに基づいて、バンクの切分け位置を決
定するブロックデコーダを備えることを特徴とする半導
体記憶装置。
【請求項２】前記ブロックデコーダは、前記第２アド
レスが最も広いアドレス空間を指定できるようにバンク
の切分け位置を決定する、請求項１に記載の半導体記憶
装置。
【請求項３】順次に配列された３以上のブロックから
成るメモリ領域がブロック単位に２つのバンクに切り分
けられ、順次に入力する第１アドレス及び第２アドレス
に基づいて、双方のバンクが独立に動作するＤＵＡＬ機
能を有する半導体記憶装置において、ユーザが入力する切分けコマンドに基づいて、バンクの
切分け位置を決定するバンク切分け制御回路を備えるこ
とを特徴とする半導体記憶装置。
【請求項４】前記第１アドレスに基づいて書込み又は
消去を行い、前記第２アドレスに基づいて読出しを行
う、請求項１〜３の何れかに記載の半導体記憶装置。
【請求項５】書込みアドレス又は消去アドレスが示す
照合データと書込みデータ又は消去データとを照合し、
該照合の結果が一致すると前記書込み又は消去が動作し
ない、請求項４に記載の半導体記憶装置。
【請求項６】前記メモリ領域は、フラッシュメモリで
構成される、請求項１〜５の何れかに記載の半導体記憶
装置。