JP2002246404A - バンプ付き半導体素子 - Google Patents
バンプ付き半導体素子Info
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
- H10W74/15—Encapsulations, e.g. protective coatings characterised by their shape or disposition on active surfaces of flip-chip devices, e.g. underfills
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- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 バンプ付き半導体素子の半導体実装用の基板
に押圧するときにバンプに加わる応力を均一にすること
により、半導体実装用の基板の接続端子との電気的な接
続の安定化が図られる極めて接続後の安定性が高いバン
プ付き半導体素子を提供する。 【解決手段】 一辺側のバンプＢｉの実装面の総面積Ｓ
と、対極側の内側バンプＢｏ１の実装面の総面積Ｔ１
と、外側バンプＢｏ２の実装面の総面積Ｔ２との関係が
Ｓ≧Ｔ１＞Ｔ２かつ、Ｓ≦Ｔ１＋Ｔ２である。
に押圧するときにバンプに加わる応力を均一にすること
により、半導体実装用の基板の接続端子との電気的な接
続の安定化が図られる極めて接続後の安定性が高いバン
プ付き半導体素子を提供する。 【解決手段】 一辺側のバンプＢｉの実装面の総面積Ｓ
と、対極側の内側バンプＢｏ１の実装面の総面積Ｔ１
と、外側バンプＢｏ２の実装面の総面積Ｔ２との関係が
Ｓ≧Ｔ１＞Ｔ２かつ、Ｓ≦Ｔ１＋Ｔ２である。
Description
【０００１】
【発明の属する技術分野】本発明は、突起状の電極であ
るバンプを有するバンプ付き半導体素子に関する。
るバンプを有するバンプ付き半導体素子に関する。
【０００２】
【従来の技術】ＩＣチップやＬＳＩチップなどの半導体
素子として、突起状の電極であるバンプを有するものが
半導体実装用の基板の小型化やモジュールの薄型化など
に有利なことから、各種コンピュータや液晶表示装置な
どの電子機器に多く用いられている。この突起状の電極
であるバンプは、その材質として、ハンダや、金（Ａ
ｕ）、銀（Ａｇ）、銅（Ｃｕ）、鉛（Ｐｄ）、ニッケル
（Ｕｉ）などが利用され、フォトリソグラフィとメッキ
法による方法、或いは、フォトリソグラフィとメッキ法
によって形成したバンプ上にクリーム状ハンダを印刷し
て形成する方法や、いわゆる転写バンプ法等で形成する
方法が従来からある。
素子として、突起状の電極であるバンプを有するものが
半導体実装用の基板の小型化やモジュールの薄型化など
に有利なことから、各種コンピュータや液晶表示装置な
どの電子機器に多く用いられている。この突起状の電極
であるバンプは、その材質として、ハンダや、金（Ａ
ｕ）、銀（Ａｇ）、銅（Ｃｕ）、鉛（Ｐｄ）、ニッケル
（Ｕｉ）などが利用され、フォトリソグラフィとメッキ
法による方法、或いは、フォトリソグラフィとメッキ法
によって形成したバンプ上にクリーム状ハンダを印刷し
て形成する方法や、いわゆる転写バンプ法等で形成する
方法が従来からある。
【０００３】このようなバンプ付き半導体素子を基板に
フェースダウンで実装する方法として種々の方法がある
が、小型で薄い液晶表示装置の普及等により、いわゆる
ハンダバンプに代わって、異方性導電膜（Anisotropic
Conductive Film：ACF）を接続端子間に介在させる
ことにより高密度実装を可能にするようになってきてい
る（ファインピッチ化）。異方性導電膜は、絶縁性を有
する接着剤中に導電粒子が分散され厚み方向（接続方
向）に導電性を有し、面方向（横方向）に絶縁性を有す
るペースト状又はフィルム状の接着剤である。
フェースダウンで実装する方法として種々の方法がある
が、小型で薄い液晶表示装置の普及等により、いわゆる
ハンダバンプに代わって、異方性導電膜（Anisotropic
Conductive Film：ACF）を接続端子間に介在させる
ことにより高密度実装を可能にするようになってきてい
る（ファインピッチ化）。異方性導電膜は、絶縁性を有
する接着剤中に導電粒子が分散され厚み方向（接続方
向）に導電性を有し、面方向（横方向）に絶縁性を有す
るペースト状又はフィルム状の接着剤である。
【０００４】ところで、近年の半導体素子の高密度化と
半導体実装用の基板の更なる小型化に伴って、バンプ配
列はピッチが狭くなる傾向にあり（バンプのファインピ
ッチ化）、このためバンプの配列をいわゆる千鳥構成の
複数配列とすることが多い。
半導体実装用の基板の更なる小型化に伴って、バンプ配
列はピッチが狭くなる傾向にあり（バンプのファインピ
ッチ化）、このためバンプの配列をいわゆる千鳥構成の
複数配列とすることが多い。
【０００５】一方、液晶表示装置における半導体素子の
実装では、ガラス基板上の電極端子に直接半導体素子を
接続するＣＯＧ（chip on glass）実装がある。ガラス
基板の代わりにプラスチック製のフレキシブル基板が用
いられることもあるが（これをＣＯＦ（chip on fil
ｍ）、ＣＯＰ（chip on plastic）と呼ぶこともあ
る。）、これらＣＯＧ実装等は、液晶パネルの小型化・
薄型化が著しい液晶表示装置の分野において今後主流と
なるものと予想されている。ＣＯＧ実装では、上記異方
性導電膜を使用して、上記形状のバンプを有する半導体
素子ＩＣを実装することが通常である。
実装では、ガラス基板上の電極端子に直接半導体素子を
接続するＣＯＧ（chip on glass）実装がある。ガラス
基板の代わりにプラスチック製のフレキシブル基板が用
いられることもあるが（これをＣＯＦ（chip on fil
ｍ）、ＣＯＰ（chip on plastic）と呼ぶこともあ
る。）、これらＣＯＧ実装等は、液晶パネルの小型化・
薄型化が著しい液晶表示装置の分野において今後主流と
なるものと予想されている。ＣＯＧ実装では、上記異方
性導電膜を使用して、上記形状のバンプを有する半導体
素子ＩＣを実装することが通常である。
【０００６】
【発明が解決しようとする課題】図６（ａ）に示す例
は、一方の入力側のバンプＢｉが一列で、他方の出力側
のバンプＢｏ１，Ｂｏ２が二列の千鳥構成のバンプ配列
であるが、従来のバンプ付き半導体素子ＩＣは、入力側
のバンプＢｉと内側の出力バンプＢｏ１と外側の出力バ
ンプＢｏ２が、いずれも同じ大きさのバンプとされてい
ることが通常である。すなわち、各々のバンプＢｉ，Ｂ
ｏ１，Ｂｏ２の幅も長さも同じであることが通常であ
る。そして、図５に示すように、ＣＯＧ実装では、異方
性導電膜を塗布した後、加熱及び加圧手段Ｕ１，Ｕ２を
施して硬化させると、異方性導電膜６を介して半導体素
子ＩＣのバンプＢｉ，Ｂｏ１，Ｂｏ２と液晶表示パネル
の半導体実装用の基板の接続端子（「端子電極」や「パ
ッド」とも言う）とが導通される。
は、一方の入力側のバンプＢｉが一列で、他方の出力側
のバンプＢｏ１，Ｂｏ２が二列の千鳥構成のバンプ配列
であるが、従来のバンプ付き半導体素子ＩＣは、入力側
のバンプＢｉと内側の出力バンプＢｏ１と外側の出力バ
ンプＢｏ２が、いずれも同じ大きさのバンプとされてい
ることが通常である。すなわち、各々のバンプＢｉ，Ｂ
ｏ１，Ｂｏ２の幅も長さも同じであることが通常であ
る。そして、図５に示すように、ＣＯＧ実装では、異方
性導電膜を塗布した後、加熱及び加圧手段Ｕ１，Ｕ２を
施して硬化させると、異方性導電膜６を介して半導体素
子ＩＣのバンプＢｉ，Ｂｏ１，Ｂｏ２と液晶表示パネル
の半導体実装用の基板の接続端子（「端子電極」や「パ
ッド」とも言う）とが導通される。
【０００７】しかしながら、従来のものでは、バンプ付
き半導体素子の実装の際の各バンプＢｉ，Ｂｏ１，Ｂｏ
２にかかる応力（或いは押圧力）を厳密な意味において
均一にすることができないという問題を有していた。す
なわち、入力側のバンプＢｉの実装面の総面積Ｓと、内
側の出力バンプＢｏ１の実装面の総面積Ｔ１と、外側の
出力バンプＢｏ２の実装面の総面積Ｔ２とは、それぞれ
相違するものであり、また、それぞれのバンプの密度
（半導体素子の実装面におけるバンプの散らばり具合）
は、半導体素子の実装面内において、偏りがある。その
ため、半導体実装用の基板に異方性導電膜を介して熱圧
着すると、図６（ｂ）に示すように、入力バンプＢｉ
と、内側の出力バンプＢｏ１と外側の出力バンプＢｏ２
にかかる応力が均一とならず、その結果、異方性導電膜
の導電粒子のつぶれ方に差異が生じたり、熱圧着による
バンプ変形に差異が生じて（元々バンプ表面には凹凸が
あり、熱圧着により高さで約１〜２μｍ程度変形す
る）、半導体実装用の基板の接続端子との電気的な接続
の安定化が図られなくなる。すなわち、外側の出力バン
プＢｏ２の実装面の総面積（図６（ａ）のＢｏ２の総数
の面積）は、内側の出力バンプＢｏ１の実装面の総面積
（図６（ａ）のＢｏ１の総数の面積）よりも大きいこと
から（図６（ａ）の例では、１個多い分大きい）、外側
の列における出力バンプＢｏ２にかかる上記応力は、内
側の列における出力バンプＢｏ１にかかる上記応力より
も小さくなり、異方性導電膜の導電粒子が十分に接触し
ない可能性が高くなったりバンプ変形に差異が生じて
（模式的には図６（ｂ）に示すように内側の出力バンプ
Ｂｏ１のみ接続し、外側の出力バンプＢｏ２が浮き上が
る事態）、その結果、外側の出力バンプＢｏ２と半導体
実装用の基板の接続端子との電気的な接続不良が生じ
る。また、一方の入力側のバンプＢｉと、他方の出力側
のバンプＢｏ１，Ｂｏ２との関係では、入力側バンプＢ
ｉの実装面の総面積（図６（ａ）のＢｉの総数の面積）
は、他方の出力バンプＢｏ１及びＢｏ２の実装面の総面
積（図６（ａ）のＢｏ１及びＢｏ２の総数の面積）より
も小さいことから、入力側バンプＢｉにかかる上記応力
は、出力側バンプＢｏ１及びＢｏ２にかかる上記応力よ
りも大きくなり、異方性導電膜の導電粒子が十分に接触
しない可能性が高くなったりバンプ変形に差異が生じ
て、その結果、半導体実装用の基板の接続端子との電気
的な接続不良が生じる。
き半導体素子の実装の際の各バンプＢｉ，Ｂｏ１，Ｂｏ
２にかかる応力（或いは押圧力）を厳密な意味において
均一にすることができないという問題を有していた。す
なわち、入力側のバンプＢｉの実装面の総面積Ｓと、内
側の出力バンプＢｏ１の実装面の総面積Ｔ１と、外側の
出力バンプＢｏ２の実装面の総面積Ｔ２とは、それぞれ
相違するものであり、また、それぞれのバンプの密度
（半導体素子の実装面におけるバンプの散らばり具合）
は、半導体素子の実装面内において、偏りがある。その
ため、半導体実装用の基板に異方性導電膜を介して熱圧
着すると、図６（ｂ）に示すように、入力バンプＢｉ
と、内側の出力バンプＢｏ１と外側の出力バンプＢｏ２
にかかる応力が均一とならず、その結果、異方性導電膜
の導電粒子のつぶれ方に差異が生じたり、熱圧着による
バンプ変形に差異が生じて（元々バンプ表面には凹凸が
あり、熱圧着により高さで約１〜２μｍ程度変形す
る）、半導体実装用の基板の接続端子との電気的な接続
の安定化が図られなくなる。すなわち、外側の出力バン
プＢｏ２の実装面の総面積（図６（ａ）のＢｏ２の総数
の面積）は、内側の出力バンプＢｏ１の実装面の総面積
（図６（ａ）のＢｏ１の総数の面積）よりも大きいこと
から（図６（ａ）の例では、１個多い分大きい）、外側
の列における出力バンプＢｏ２にかかる上記応力は、内
側の列における出力バンプＢｏ１にかかる上記応力より
も小さくなり、異方性導電膜の導電粒子が十分に接触し
ない可能性が高くなったりバンプ変形に差異が生じて
（模式的には図６（ｂ）に示すように内側の出力バンプ
Ｂｏ１のみ接続し、外側の出力バンプＢｏ２が浮き上が
る事態）、その結果、外側の出力バンプＢｏ２と半導体
実装用の基板の接続端子との電気的な接続不良が生じ
る。また、一方の入力側のバンプＢｉと、他方の出力側
のバンプＢｏ１，Ｂｏ２との関係では、入力側バンプＢ
ｉの実装面の総面積（図６（ａ）のＢｉの総数の面積）
は、他方の出力バンプＢｏ１及びＢｏ２の実装面の総面
積（図６（ａ）のＢｏ１及びＢｏ２の総数の面積）より
も小さいことから、入力側バンプＢｉにかかる上記応力
は、出力側バンプＢｏ１及びＢｏ２にかかる上記応力よ
りも大きくなり、異方性導電膜の導電粒子が十分に接触
しない可能性が高くなったりバンプ変形に差異が生じ
て、その結果、半導体実装用の基板の接続端子との電気
的な接続不良が生じる。
【０００８】そこで、本発明の目的は、バンプ付き半導
体素子の半導体実装用の基板に押圧するときにバンプ配
列の各列に加わる応力を均一にすることにより、半導体
実装用の基板の接続端子との電気的な接続の安定化が図
られる極めて接続後の安定性が高いバンプ付き半導体素
子を提供することにある。
体素子の半導体実装用の基板に押圧するときにバンプ配
列の各列に加わる応力を均一にすることにより、半導体
実装用の基板の接続端子との電気的な接続の安定化が図
られる極めて接続後の安定性が高いバンプ付き半導体素
子を提供することにある。
【０００９】
【課題を解決するための手段】本発明の請求項１記載の
バンプ付き半導体素子は、突起状の電極であるバンプが
半導体素子上に複数形成され、バンプの配列の少なくと
も一部が半導体素子の辺縁に沿って複数列で構成される
バンプ付き半導体素子において、上記複数列のバンプの
うち、内側の列におけるバンプの実装面の総面積Ｔ１と
外側の列におけるバンプの実装面の総面積Ｔ２との関係
がＴ１＞Ｔ２にあることを特徴とする。
バンプ付き半導体素子は、突起状の電極であるバンプが
半導体素子上に複数形成され、バンプの配列の少なくと
も一部が半導体素子の辺縁に沿って複数列で構成される
バンプ付き半導体素子において、上記複数列のバンプの
うち、内側の列におけるバンプの実装面の総面積Ｔ１と
外側の列におけるバンプの実装面の総面積Ｔ２との関係
がＴ１＞Ｔ２にあることを特徴とする。
【００１０】この発明によれば、内側の列におけるバン
プの実装面の総面積Ｔ１と外側の列におけるバンプの実
装面の総面積Ｔ２との関係がＴ１＞Ｔ２にあることか
ら、バンプ付き半導体素子を異方性導電膜を介して半導
体実装用の基板に押圧して接触させるとき、上記外側の
列におけるバンプに加わる応力が内側の列におけるバン
プに加わる応力よりも小さくなることがなくなり、上記
外側の列におけるバンプの導通が不安定になることがな
くなる。
プの実装面の総面積Ｔ１と外側の列におけるバンプの実
装面の総面積Ｔ２との関係がＴ１＞Ｔ２にあることか
ら、バンプ付き半導体素子を異方性導電膜を介して半導
体実装用の基板に押圧して接触させるとき、上記外側の
列におけるバンプに加わる応力が内側の列におけるバン
プに加わる応力よりも小さくなることがなくなり、上記
外側の列におけるバンプの導通が不安定になることがな
くなる。
【００１１】本発明の請求項２記載のバンプ付き半導体
素子は、請求項１記載の発明を前提として、前記バンプ
の実装面の形状が四角形であり、一つの方向の長さが各
バンプにおいて全て一定のとき、前記内側のバンプの他
方向の長さｂと、外側のバンプの他方向の長さｃとの関
係がｂ＞ｃであることを特徴とする。
素子は、請求項１記載の発明を前提として、前記バンプ
の実装面の形状が四角形であり、一つの方向の長さが各
バンプにおいて全て一定のとき、前記内側のバンプの他
方向の長さｂと、外側のバンプの他方向の長さｃとの関
係がｂ＞ｃであることを特徴とする。
【００１２】この発明によれば、前記バンプの実装面の
形状が四角形であり、一つの方向の長さが各バンプにお
いて全て一定のとき、前記内側のバンプの他方向の長さ
ｂと、外側のバンプの他方向の長さｃとの関係がｂ＞ｃ
であることから、バンプ付き半導体素子を異方性導電膜
を介して半導体実装用の基板に押圧して接触させると
き、上記外側の列におけるバンプに加わる応力が内側の
列におけるバンプに加わる応力よりも小さくなることが
なくなり、上記外側のバンプの導通が不安定になること
がなくなる。そして、同じ形状の四角形において他方の
長さを調節するだけで、請求項１記載の内側の列におけ
るバンプの実装面の総面積Ｔ１と外側の列におけるバン
プの実装面の総面積Ｔ２との関係がＴ１＞Ｔ２にあるこ
とを容易に満たすことができる。
形状が四角形であり、一つの方向の長さが各バンプにお
いて全て一定のとき、前記内側のバンプの他方向の長さ
ｂと、外側のバンプの他方向の長さｃとの関係がｂ＞ｃ
であることから、バンプ付き半導体素子を異方性導電膜
を介して半導体実装用の基板に押圧して接触させると
き、上記外側の列におけるバンプに加わる応力が内側の
列におけるバンプに加わる応力よりも小さくなることが
なくなり、上記外側のバンプの導通が不安定になること
がなくなる。そして、同じ形状の四角形において他方の
長さを調節するだけで、請求項１記載の内側の列におけ
るバンプの実装面の総面積Ｔ１と外側の列におけるバン
プの実装面の総面積Ｔ２との関係がＴ１＞Ｔ２にあるこ
とを容易に満たすことができる。
【００１３】本発明の請求項３記載のバンプ付き半導体
素子は、請求項１又は請求項２記載の発明を前提とし
て、前記バンプの配列は、半導体素子の一辺の辺縁に沿
って一列で配され、対極側の辺縁に沿って二列で配され
ており、一辺側のバンプの実装面の総面積Ｓと、対極側
の内側バンプの実装面の総面積Ｔ１と、外側バンプの実
装面の総面積Ｔ２との関係がＳ≧Ｔ１＞Ｔ２かつ、Ｓ≦
Ｔ１＋Ｔ２であることを特徴とする。
素子は、請求項１又は請求項２記載の発明を前提とし
て、前記バンプの配列は、半導体素子の一辺の辺縁に沿
って一列で配され、対極側の辺縁に沿って二列で配され
ており、一辺側のバンプの実装面の総面積Ｓと、対極側
の内側バンプの実装面の総面積Ｔ１と、外側バンプの実
装面の総面積Ｔ２との関係がＳ≧Ｔ１＞Ｔ２かつ、Ｓ≦
Ｔ１＋Ｔ２であることを特徴とする。
【００１４】この発明によれば、一辺側のバンプの実装
面の総面積Ｓと、前記対極側の内側バンプの実装面の総
面積Ｔ１と、外側バンプの実装面の総面積Ｔ２との関係
がＳ≧Ｔ１＞Ｔ２で、かつ、Ｓ≦Ｔ１＋Ｔ２であること
から、バンプ付き半導体素子のバンプを異方性導電膜を
介して半導体実装用の基板に押圧して接触させるとき、
いずれのバンプに加わる応力も均一になり、いずれのバ
ンプも導通が不安定になることがなくなる。すなわち、
一辺側のバンプの実装面の総面積Ｓは前記対極側の内側
バンプの実装面の総面積Ｔ１よりも通常大きいが（Ｓ≧
Ｔ１）、且つ、上記Ｓ≦Ｔ１＋Ｔ２の関係を満たすこと
により、通常数が少ない一辺側のバンプの実装面の総面
積Ｓを数が通常多くなる上記Ｔ１＋Ｔ２と同じかそれ以
上にすることにより、いずれの列のバンプに加わる応力
も均一になる。
面の総面積Ｓと、前記対極側の内側バンプの実装面の総
面積Ｔ１と、外側バンプの実装面の総面積Ｔ２との関係
がＳ≧Ｔ１＞Ｔ２で、かつ、Ｓ≦Ｔ１＋Ｔ２であること
から、バンプ付き半導体素子のバンプを異方性導電膜を
介して半導体実装用の基板に押圧して接触させるとき、
いずれのバンプに加わる応力も均一になり、いずれのバ
ンプも導通が不安定になることがなくなる。すなわち、
一辺側のバンプの実装面の総面積Ｓは前記対極側の内側
バンプの実装面の総面積Ｔ１よりも通常大きいが（Ｓ≧
Ｔ１）、且つ、上記Ｓ≦Ｔ１＋Ｔ２の関係を満たすこと
により、通常数が少ない一辺側のバンプの実装面の総面
積Ｓを数が通常多くなる上記Ｔ１＋Ｔ２と同じかそれ以
上にすることにより、いずれの列のバンプに加わる応力
も均一になる。
【００１５】
【発明の実施の形態】以下、本発明の一実施の形態を図
面に基づいて説明する。
面に基づいて説明する。
【００１６】（第１の実施の形態）半導体素子ＩＣに
は、複数のバンプＢ１が形成されている。バンプＢ１
は、金（Ａｕ）が使用され、図１に示すように、一方側
である入力バンプが一列で複数配され、他方側である出
力バンプが互いの列をずらして外側と内側の二列で各々
複数個が配されている。すなわち、出力側のバンプＢｏ
１，Ｂｏ２は千鳥状に配列されている。このような千鳥
状配列は、入力バンプＢｉでも同じように適用可能であ
る。
は、複数のバンプＢ１が形成されている。バンプＢ１
は、金（Ａｕ）が使用され、図１に示すように、一方側
である入力バンプが一列で複数配され、他方側である出
力バンプが互いの列をずらして外側と内側の二列で各々
複数個が配されている。すなわち、出力側のバンプＢｏ
１，Ｂｏ２は千鳥状に配列されている。このような千鳥
状配列は、入力バンプＢｉでも同じように適用可能であ
る。
【００１７】本実施の形態は、入力バンプＢｉの実装面
の総面積Ｓと、内側の出力バンプＢｏ１の実装面の総面
積Ｔ１と、外側の出力バンプＢｏ２の実装面の総面積Ｔ
２との関係は、Ｓ≧Ｔ１＞Ｔ２であり、かつ、Ｓ≦Ｔ１
＋Ｔ２にある。すなわち、入力側のバンプＢｉと出力側
のバンプＢｏの表面がいずれも断面が長方形状に形成さ
れ、半導体素子ＩＣの長手方向の各々のバンプＢｉ，Ｂ
ｏ１，Ｂｏ２の幅を符号ａ，ｂ，ｃとし、半導体素子Ｉ
Ｃの短辺方向の各々のバンプＢｉ，Ｂｏ１，Ｂｏ２の長
さを符号ｄ，ｅ，ｆとし、入力側のバンプＢｉの数をＮ
１、内側の出力バンプＢｏ１の数をＮ２、外側の出力バ
ンプＢｏ２の数をＮ３とするとき、ａ×ｄ×Ｎ１≧ｂ×
ｅ×Ｎ２＞ｃ×ｆ×Ｎ３であり、かつ、ａ×ｄ×Ｎ１≦
ｂ×ｅ×Ｎ２＋ｃ×ｆ×Ｎ３となっている。具体的に
は、本実施の形態では、入力バンプＢｉの幅ａは５０μ
ｍで、長さｄは１２８μｍで、その数Ｎ１は１１個であ
り、従って、入力バンプＢｉの実装面の総面積Ｓは７０
４００μｍ2である。他方、内側の出力バンプＢｏ１の
幅ａは５０μｍで、長さｄは１２８μｍで、その数Ｎ１
は１０個であり、従って、出力バンプＢｏ１の実装面の
総面積Ｔ１は６４０００μｍ2である。また、外側の出
力バンプＢｏ２の幅ａは４０μｍで、長さｄは１００μ
ｍで、その数Ｎ３は１０個であり、従って、出力バンプ
Ｂｏ２の実装面の総面積Ｔ２は４００００μｍ2であ
る。その結果、Ｓ（７０４００μｍ2）≧Ｔ１（６４０
００μｍ2）＞Ｔ２（４００００μｍ2）であり、かつ、
Ｓ（７０４００μｍ2）≦Ｔ１（６４０００μｍ2）＋Ｔ
２（４００００μｍ2）となっている。そして、上記関
係式（Ｓ≧Ｔ１＞Ｔ２であり、かつ、Ｓ≦Ｔ１＋Ｔ２で
ある）を満たすならば、個々のバンプＢｉ，Ｂｏ１，Ｂ
ｏ２の大きさや形状は問われない。
の総面積Ｓと、内側の出力バンプＢｏ１の実装面の総面
積Ｔ１と、外側の出力バンプＢｏ２の実装面の総面積Ｔ
２との関係は、Ｓ≧Ｔ１＞Ｔ２であり、かつ、Ｓ≦Ｔ１
＋Ｔ２にある。すなわち、入力側のバンプＢｉと出力側
のバンプＢｏの表面がいずれも断面が長方形状に形成さ
れ、半導体素子ＩＣの長手方向の各々のバンプＢｉ，Ｂ
ｏ１，Ｂｏ２の幅を符号ａ，ｂ，ｃとし、半導体素子Ｉ
Ｃの短辺方向の各々のバンプＢｉ，Ｂｏ１，Ｂｏ２の長
さを符号ｄ，ｅ，ｆとし、入力側のバンプＢｉの数をＮ
１、内側の出力バンプＢｏ１の数をＮ２、外側の出力バ
ンプＢｏ２の数をＮ３とするとき、ａ×ｄ×Ｎ１≧ｂ×
ｅ×Ｎ２＞ｃ×ｆ×Ｎ３であり、かつ、ａ×ｄ×Ｎ１≦
ｂ×ｅ×Ｎ２＋ｃ×ｆ×Ｎ３となっている。具体的に
は、本実施の形態では、入力バンプＢｉの幅ａは５０μ
ｍで、長さｄは１２８μｍで、その数Ｎ１は１１個であ
り、従って、入力バンプＢｉの実装面の総面積Ｓは７０
４００μｍ2である。他方、内側の出力バンプＢｏ１の
幅ａは５０μｍで、長さｄは１２８μｍで、その数Ｎ１
は１０個であり、従って、出力バンプＢｏ１の実装面の
総面積Ｔ１は６４０００μｍ2である。また、外側の出
力バンプＢｏ２の幅ａは４０μｍで、長さｄは１００μ
ｍで、その数Ｎ３は１０個であり、従って、出力バンプ
Ｂｏ２の実装面の総面積Ｔ２は４００００μｍ2であ
る。その結果、Ｓ（７０４００μｍ2）≧Ｔ１（６４０
００μｍ2）＞Ｔ２（４００００μｍ2）であり、かつ、
Ｓ（７０４００μｍ2）≦Ｔ１（６４０００μｍ2）＋Ｔ
２（４００００μｍ2）となっている。そして、上記関
係式（Ｓ≧Ｔ１＞Ｔ２であり、かつ、Ｓ≦Ｔ１＋Ｔ２で
ある）を満たすならば、個々のバンプＢｉ，Ｂｏ１，Ｂ
ｏ２の大きさや形状は問われない。
【００１８】したがって、内側の列におけるバンプ（内
側の出力バンプ）Ｂｏ１の実装面の総面積Ｔ１と外側の
列におけるバンプ（外側の出力バンプ）Ｂｏ２の実装面
の総面積Ｔ２との関係がＴ１＞Ｔ２にあることから、内
側の列におけるバンプ（内側の出力バンプ）Ｂｏ１に加
わる応力が外側の列におけるバンプ（外側の出力バン
プ）Ｂｏ２に加わる応力が大きくなることがなくなり、
従来例のように上記外側の列におけるバンプ（外側の出
力バンプ）Ｂｏ２の導通が不安定になることがなくなる
（図６参照）。また、一辺側のバンプ（入力バンプ）Ｂ
ｉの実装面の総面積Ｓが対極側の内側バンプ（内側の出
力バンプ）Ｂｏ１の実装面の総面積Ｔ１以上であるもの
の（Ｓ≧Ｔ１）、入力バンプＢｉの実装面の総面積Ｓが
対極側の二列の出力バンプＢｏ１とＢｏ２の実装面の総
面積Ｔ１とＴ２とを合わせた総面積以下であることから
（Ｓ≦Ｔ１＋Ｔ２）、一列の入力バンプＢｉと二列の出
力バンプＢｏ１，Ｂｏ２との両側（一辺側と対局側）に
加わる応力（或いは加圧力）の均衡が保たれ、バンプ付
き半導体素子ＩＣを異方性導電膜第１の基板（半導体実
装用の基板）１に押圧して接触させるとき、いずれの列
のバンプに加わる応力も均一になるようになっている。
すなわち、一辺側の入力バンプＢｉの実装面の総面積Ｓ
は前記対極側の内側の出力バンプＢｏの実装面の総面積
Ｔ１よりも通常大きいが（Ｓ≧Ｔ１）、且つ、上記Ｓ≦
Ｔ１＋Ｔ２の関係を満たすことにより、通常数が少ない
一辺側の入力バンプＢｉの実装面の総面積Ｓを数が通常
多くなる上記Ｔ１＋Ｔ２と同じかそれ以上にすることに
より、いずれの列のバンプに加わる応力も均一になる。
側の出力バンプ）Ｂｏ１の実装面の総面積Ｔ１と外側の
列におけるバンプ（外側の出力バンプ）Ｂｏ２の実装面
の総面積Ｔ２との関係がＴ１＞Ｔ２にあることから、内
側の列におけるバンプ（内側の出力バンプ）Ｂｏ１に加
わる応力が外側の列におけるバンプ（外側の出力バン
プ）Ｂｏ２に加わる応力が大きくなることがなくなり、
従来例のように上記外側の列におけるバンプ（外側の出
力バンプ）Ｂｏ２の導通が不安定になることがなくなる
（図６参照）。また、一辺側のバンプ（入力バンプ）Ｂ
ｉの実装面の総面積Ｓが対極側の内側バンプ（内側の出
力バンプ）Ｂｏ１の実装面の総面積Ｔ１以上であるもの
の（Ｓ≧Ｔ１）、入力バンプＢｉの実装面の総面積Ｓが
対極側の二列の出力バンプＢｏ１とＢｏ２の実装面の総
面積Ｔ１とＴ２とを合わせた総面積以下であることから
（Ｓ≦Ｔ１＋Ｔ２）、一列の入力バンプＢｉと二列の出
力バンプＢｏ１，Ｂｏ２との両側（一辺側と対局側）に
加わる応力（或いは加圧力）の均衡が保たれ、バンプ付
き半導体素子ＩＣを異方性導電膜第１の基板（半導体実
装用の基板）１に押圧して接触させるとき、いずれの列
のバンプに加わる応力も均一になるようになっている。
すなわち、一辺側の入力バンプＢｉの実装面の総面積Ｓ
は前記対極側の内側の出力バンプＢｏの実装面の総面積
Ｔ１よりも通常大きいが（Ｓ≧Ｔ１）、且つ、上記Ｓ≦
Ｔ１＋Ｔ２の関係を満たすことにより、通常数が少ない
一辺側の入力バンプＢｉの実装面の総面積Ｓを数が通常
多くなる上記Ｔ１＋Ｔ２と同じかそれ以上にすることに
より、いずれの列のバンプに加わる応力も均一になる。
【００１９】ここで、入力バンプＢｉの実装面の総面積
Ｓ、内側の出力バンプＢｏ１の実装面の総面積Ｔ１、外
側の出力バンプＢｏ２の実装面の総面積Ｔ２を、上記関
係式Ｓ≦Ｔ１＋Ｔ２を満たし、かつ、Ｓの値とＴ１＋Ｔ
２の値とを近づけるように設計することにより（Ｓ＝Ｔ
１＋Ｔ２である）、更に応力の均一化が図られる。ま
た、このような高精度な設計をするまでもなく、前記バ
ンプの実装面の形状をいずれも四角形として、各バンプ
Ｂｉ，Ｂｏ１，Ｂｏ２の一辺の長さがｄ＝ｅ＝ｆのとき
は、ｂ＞ｃと設定することだけでも、上記内側バンプＢ
ｏ１に加わる応力が外側バンプＢｏ２よりも大きくなる
ことがなくなり、これにより設計の容易化が図られる。
そして、本実施の形態において、入力バンプＢｉと出力
バンプＢｏ１，Ｂｏ２の表面の形状は問われず、上記断
面が長方形状の他、断面が多角形状でも円形状でも流線
形状でも良い。本実施の形態では、上記関係式（Ｓ≧Ｔ
１＞Ｔ２であり、かつ、Ｓ≦Ｔ１＋Ｔ２である）を満た
すようにするために、図面上は、上記長方形状のもので
各々のバンプＢｉ，Ｂｏ１，Ｂｏ２の長さと幅が異なる
ものとなっている。また、上記の関係式を満たすため
に、バンプＢｉ，Ｂｏ１，Ｂｏ２のいくつかはダミーバ
ンプ（信号等の入出力には実際に使用しないバンプ）と
するものでも良い。
Ｓ、内側の出力バンプＢｏ１の実装面の総面積Ｔ１、外
側の出力バンプＢｏ２の実装面の総面積Ｔ２を、上記関
係式Ｓ≦Ｔ１＋Ｔ２を満たし、かつ、Ｓの値とＴ１＋Ｔ
２の値とを近づけるように設計することにより（Ｓ＝Ｔ
１＋Ｔ２である）、更に応力の均一化が図られる。ま
た、このような高精度な設計をするまでもなく、前記バ
ンプの実装面の形状をいずれも四角形として、各バンプ
Ｂｉ，Ｂｏ１，Ｂｏ２の一辺の長さがｄ＝ｅ＝ｆのとき
は、ｂ＞ｃと設定することだけでも、上記内側バンプＢ
ｏ１に加わる応力が外側バンプＢｏ２よりも大きくなる
ことがなくなり、これにより設計の容易化が図られる。
そして、本実施の形態において、入力バンプＢｉと出力
バンプＢｏ１，Ｂｏ２の表面の形状は問われず、上記断
面が長方形状の他、断面が多角形状でも円形状でも流線
形状でも良い。本実施の形態では、上記関係式（Ｓ≧Ｔ
１＞Ｔ２であり、かつ、Ｓ≦Ｔ１＋Ｔ２である）を満た
すようにするために、図面上は、上記長方形状のもので
各々のバンプＢｉ，Ｂｏ１，Ｂｏ２の長さと幅が異なる
ものとなっている。また、上記の関係式を満たすため
に、バンプＢｉ，Ｂｏ１，Ｂｏ２のいくつかはダミーバ
ンプ（信号等の入出力には実際に使用しないバンプ）と
するものでも良い。
【００２０】（ＣＯＧ実装）次に、上記各実施の形態を
使用して液晶表示パネルに半導体素子ＩＣを直接実装す
るＣＯＧ実装を例に半導体素子の実装方法を説明する。
まず、液晶表示装置は、図２及び図３に示すように、液
晶パネルＬの周縁部の実装領域５に半導体素子ＩＣが実
装されている。液晶パネルＬは、現在使用されている代
表的なアクティブ素子であるＴＦＴを用いた反射型液晶
表示装置Ｌである。
使用して液晶表示パネルに半導体素子ＩＣを直接実装す
るＣＯＧ実装を例に半導体素子の実装方法を説明する。
まず、液晶表示装置は、図２及び図３に示すように、液
晶パネルＬの周縁部の実装領域５に半導体素子ＩＣが実
装されている。液晶パネルＬは、現在使用されている代
表的なアクティブ素子であるＴＦＴを用いた反射型液晶
表示装置Ｌである。
【００２１】液晶パネルＬの第１の基板（一方の基板：
ＡＭ基板ともアレイ基板とも呼ばれる）１は、他方の基
板１３よりも大きく、このため両基板１，１３を重ね合
わせると、ＡＭ基板１の周辺に一部張り出した半導体素
子ＩＣの実装領域２５が形成されている。この第１の基
板１の実装領域５には、半導体実装用の配線パターンＰ
１，Ｐ２が形成され、配線基板Ｆには配線パターンＰ３
が形成されている。ＡＭ基板１としては、合成樹脂製の
フレキシブル基板でも良い。
ＡＭ基板ともアレイ基板とも呼ばれる）１は、他方の基
板１３よりも大きく、このため両基板１，１３を重ね合
わせると、ＡＭ基板１の周辺に一部張り出した半導体素
子ＩＣの実装領域２５が形成されている。この第１の基
板１の実装領域５には、半導体実装用の配線パターンＰ
１，Ｐ２が形成され、配線基板Ｆには配線パターンＰ３
が形成されている。ＡＭ基板１としては、合成樹脂製の
フレキシブル基板でも良い。
【００２２】本実施の形態のハンダ付き半導体素子ＩＣ
は、半導体素子ＩＣの実装領域５に、導電性を有する接
着剤６を介して実装されている。
は、半導体素子ＩＣの実装領域５に、導電性を有する接
着剤６を介して実装されている。
【００２３】第１の基板１には、半導体素子ＩＣに接続
する電極１１，１２がパターン形成されている。電極１
１（図３中右側）は、入力電極であり、電極１２（図３
中左側）は、出力電極である。そして、導電性を有する
接着剤６を介して、液晶パネルＬを駆動させる半導体素
子ＩＣが実装されている。ここで、上記端子電極１１，
１２の表面を本実施の形態のバンプＢｉ，Ｂｏ１，Ｂｏ
２と同一形状にして、更に、その数を同一にして各々が
正確に対応させるようにしても良い。
する電極１１，１２がパターン形成されている。電極１
１（図３中右側）は、入力電極であり、電極１２（図３
中左側）は、出力電極である。そして、導電性を有する
接着剤６を介して、液晶パネルＬを駆動させる半導体素
子ＩＣが実装されている。ここで、上記端子電極１１，
１２の表面を本実施の形態のバンプＢｉ，Ｂｏ１，Ｂｏ
２と同一形状にして、更に、その数を同一にして各々が
正確に対応させるようにしても良い。
【００２４】異方性導電膜６は、絶縁性を有する接着剤
中に導電粒子６ｂが分散され厚み方向（接続方向）に導
電性を有し、面方向（横方向）に絶縁性を有するもの
で、導電粒子６ｂと接着剤６ｃから構成される。その接
続は基本的には加熱圧着であり、導電粒子６ｂが電気接
続の機能を担当し、接着剤６ｃが圧接状態を保持する機
能を担当する。絶縁皮膜としては、熱可塑性樹脂が使用
されている。異方性導電膜６の接着剤６ｃとしては、熱
可塑性樹脂又は熱硬化性樹脂が使用されている。異方性
導電膜６は、液晶パネルの貼り付ける前は両面テープの
ような構成で供給され、液晶パネルに接着剤層側を貼り
付けた後、加熱及び加圧手段を施して硬化される。
中に導電粒子６ｂが分散され厚み方向（接続方向）に導
電性を有し、面方向（横方向）に絶縁性を有するもの
で、導電粒子６ｂと接着剤６ｃから構成される。その接
続は基本的には加熱圧着であり、導電粒子６ｂが電気接
続の機能を担当し、接着剤６ｃが圧接状態を保持する機
能を担当する。絶縁皮膜としては、熱可塑性樹脂が使用
されている。異方性導電膜６の接着剤６ｃとしては、熱
可塑性樹脂又は熱硬化性樹脂が使用されている。異方性
導電膜６は、液晶パネルの貼り付ける前は両面テープの
ような構成で供給され、液晶パネルに接着剤層側を貼り
付けた後、加熱及び加圧手段を施して硬化される。
【００２５】したがって、半導体素子ＩＣを半導体実装
用の基板であるＡＭ基板１に実装する場合には、図５に
示すように、第１の基板（ＡＭ基板）１の実装領域５の
全域に亘って異方性導電膜６を供給する。次に、異方性
導電膜６を供給した上に、装着機で位置合わせし、金バ
ンプＢ１（Ｂ２を含む）付き半導体素子ＩＣを熱圧着さ
せて実装する。
用の基板であるＡＭ基板１に実装する場合には、図５に
示すように、第１の基板（ＡＭ基板）１の実装領域５の
全域に亘って異方性導電膜６を供給する。次に、異方性
導電膜６を供給した上に、装着機で位置合わせし、金バ
ンプＢ１（Ｂ２を含む）付き半導体素子ＩＣを熱圧着さ
せて実装する。
【００２６】すなわち、図５に示すように、加圧ツール
（加圧手段）Ｕ１と加熱ツール（加熱手段）Ｕ２とで、
第１の基板１上にハンダ付き半導体素子ＩＣを、異方性
導電膜６を介して熱圧着させて実装する。なお、熱圧着
後は加熱ツールＵ２を取り外す。
（加圧手段）Ｕ１と加熱ツール（加熱手段）Ｕ２とで、
第１の基板１上にハンダ付き半導体素子ＩＣを、異方性
導電膜６を介して熱圧着させて実装する。なお、熱圧着
後は加熱ツールＵ２を取り外す。
【００２７】本実施の形態では、バンプ付き半導体素子
ＩＣのバンプＢ１（Ｂ２を含む）を加圧手段等Ｕ１，Ｕ
２を介して第１の基板（半導体実装用の基板）１に押圧
して接触させるとき、上記内側バンプＢｏ１に加わる応
力が外側バンプＢｏ２よりも大きくなることがなくな
り、半導体素子の実装時における上記外側の出力バンプ
Ｂｏ１が半導体実装用の基板１に対して導通不良となる
事態（模式的には図６（ｂ）に示すように内側の出力バ
ンプＢｏ１のみ接続し、外側の出力バンプＢｏ２が浮き
上がる事態）が防止されることとなる。しかも、従来の
ように入力側の列におけるバンプＢｉにかかる応力が上
記内側及び外側の出力バンプＢｏ１，Ｂｏ２に加わる応
力よりも小さくなることがなくなり（入力側の列におけ
るバンプＢｉにかかる応力が大きくなる）、各バンプＢ
ｉ，Ｂｏ１，Ｂｏ２全体に均一な応力（加圧力）が加わ
る。したがって、本実施の形態によれば、従来のように
異方性導電膜６の導電粒子６ｂのつぶれ方に差異が生じ
たり、熱圧着によるバンプ変形に差異が生じることがな
くなり（元々バンプ表面には凹凸があり、熱圧着により
高さで約１〜２μｍ程度変形する）、半導体素子ＩＣの
各バンプＢｉ，Ｂｏ１，Ｂｏ２と第１の基板（半導体実
装用の基板）１の接続端１１，１２との電気的な導通状
態が良好になる。なお、液晶表示パネルでは、出力側バ
ンプＢｏ１，Ｂｏ２よりも入力側バンプＢｉの方が数が
少ないので、入力側バンプＢｉの方がピッチや形状を変
更しやすい。
ＩＣのバンプＢ１（Ｂ２を含む）を加圧手段等Ｕ１，Ｕ
２を介して第１の基板（半導体実装用の基板）１に押圧
して接触させるとき、上記内側バンプＢｏ１に加わる応
力が外側バンプＢｏ２よりも大きくなることがなくな
り、半導体素子の実装時における上記外側の出力バンプ
Ｂｏ１が半導体実装用の基板１に対して導通不良となる
事態（模式的には図６（ｂ）に示すように内側の出力バ
ンプＢｏ１のみ接続し、外側の出力バンプＢｏ２が浮き
上がる事態）が防止されることとなる。しかも、従来の
ように入力側の列におけるバンプＢｉにかかる応力が上
記内側及び外側の出力バンプＢｏ１，Ｂｏ２に加わる応
力よりも小さくなることがなくなり（入力側の列におけ
るバンプＢｉにかかる応力が大きくなる）、各バンプＢ
ｉ，Ｂｏ１，Ｂｏ２全体に均一な応力（加圧力）が加わ
る。したがって、本実施の形態によれば、従来のように
異方性導電膜６の導電粒子６ｂのつぶれ方に差異が生じ
たり、熱圧着によるバンプ変形に差異が生じることがな
くなり（元々バンプ表面には凹凸があり、熱圧着により
高さで約１〜２μｍ程度変形する）、半導体素子ＩＣの
各バンプＢｉ，Ｂｏ１，Ｂｏ２と第１の基板（半導体実
装用の基板）１の接続端１１，１２との電気的な導通状
態が良好になる。なお、液晶表示パネルでは、出力側バ
ンプＢｏ１，Ｂｏ２よりも入力側バンプＢｉの方が数が
少ないので、入力側バンプＢｉの方がピッチや形状を変
更しやすい。
【００２８】（第２の実施の形態）。本実施の形態は、
図４に示すように、四角形の各々のバンプＢｉ，Ｂｏ
１，Ｂｏ２の長さと幅が異なる第１の実施の形態とは異
なり、四角形の各々のバンプＢｉ，Ｂｏ１，Ｂｏ２の長
さと幅が同じものである。しかし、第１の実施の形態と
同様、入力バンプＢｉの実装面の総面積Ｓと、内側の出
力バンプＢｏ１の実装面の総面積Ｔ１と、外側の出力バ
ンプＢｏ２の実装面の総面積Ｔ２との関係は、Ｓ≧Ｔ１
＋Ｔ２であり、かつ、Ｔ１＞Ｔ２にある。すなわち、入
力側のバンプＢｉと出力側のバンプＢｏの表面がいずれ
も四角形状に形成され、半導体素子の長手方向Ｎの各々
のバンプＢｉ，バンプＢｏ１，Ｂｏ２の幅を符号ａ，
ｂ，ｃとし、半導体素子の短辺方向Ｙの各々のバンプＢ
ｉ，バンプＢｏ１，Ｂｏ２の長さ幅ｄ，ｅ，ｆとし、入
力側のバンプＢｉの数をＮ１、内側の出力バンプＢｏ１
の数をＮ２、外側の出力バンプＢｏ２の数をＮ３とする
とき、ａ×ｄ×Ｎ１≧ｂ×ｅ×Ｎ２＋ｃ×ｆ×Ｎ３であ
り、かつ、ｂ×ｅ×Ｎ２＞ｃ×ｆ×Ｎ３となっている。
図４に示すように、四角形の各々のバンプＢｉ，Ｂｏ
１，Ｂｏ２の長さと幅が異なる第１の実施の形態とは異
なり、四角形の各々のバンプＢｉ，Ｂｏ１，Ｂｏ２の長
さと幅が同じものである。しかし、第１の実施の形態と
同様、入力バンプＢｉの実装面の総面積Ｓと、内側の出
力バンプＢｏ１の実装面の総面積Ｔ１と、外側の出力バ
ンプＢｏ２の実装面の総面積Ｔ２との関係は、Ｓ≧Ｔ１
＋Ｔ２であり、かつ、Ｔ１＞Ｔ２にある。すなわち、入
力側のバンプＢｉと出力側のバンプＢｏの表面がいずれ
も四角形状に形成され、半導体素子の長手方向Ｎの各々
のバンプＢｉ，バンプＢｏ１，Ｂｏ２の幅を符号ａ，
ｂ，ｃとし、半導体素子の短辺方向Ｙの各々のバンプＢ
ｉ，バンプＢｏ１，Ｂｏ２の長さ幅ｄ，ｅ，ｆとし、入
力側のバンプＢｉの数をＮ１、内側の出力バンプＢｏ１
の数をＮ２、外側の出力バンプＢｏ２の数をＮ３とする
とき、ａ×ｄ×Ｎ１≧ｂ×ｅ×Ｎ２＋ｃ×ｆ×Ｎ３であ
り、かつ、ｂ×ｅ×Ｎ２＞ｃ×ｆ×Ｎ３となっている。
【００２９】また、各々のバンプＢｉ，Ｂｏ１，Ｂｏ２
の長さと幅が同じものであるから、ａ＝ｂ＝ｃであり、
ｄ＝ｅ＝ｆである。しかし、内側の出力バンプＢｏ１の
各々の間隔Ｈ１と外側の出力バンプＢｏ２の各々の間隔
Ｈ２とが第１の実施の形態よりも大きな間隔に設定され
ることにより、各々の数Ｎ２，Ｎ３が少なくなってい
る。すなわち、内側の出力バンプＢｏ１の各々の間隔Ｈ
１と外側の出力バンプＢｏ２の各々の間隔Ｈ２が、入力
側のバンプＢｉの各々の間隔Ｈ３よりも大きな間隔とな
るように設定して、上記関係式（Ｓ≧Ｔ１＞Ｔ２であ
り、かつ、Ｓ≦Ｔ１＋Ｔ２である）を満たすようになさ
れている。具体的には、本実施の形態では、入力バンプ
Ｂｉの幅ａは３０μｍで、長さｄは４０μｍで、その数
Ｎ１は２０個であり、従って、入力バンプＢｉの実装面
の総面積Ｓは２４０００μｍ2である。他方、内側の出
力バンプＢｏ１の幅ａは３０μｍで、長さｄは４０μｍ
で、その数Ｎ１は１５個であり、従って、出力バンプＢ
ｏ１の実装面の総面積Ｔ１は１８０００μｍ2である。
また、外側の出力バンプＢｏ２の幅ａは３０μｍで、長
さｄは４０μｍで、その数Ｎ３は５個であり、従って、
出力バンプＢｏ２の実装面の総面積Ｔ２は６０００μｍ
2である。その結果、Ｓ（２４０００μｍ2）≧Ｔ１（１
８０００μｍ2）＞Ｔ２（６０００μｍ2）かつ、Ｓ（２
４０００μｍ2）≦Ｔ１（１８０００μｍ2）＋Ｔ２（６
０００μｍ2）となっている。
の長さと幅が同じものであるから、ａ＝ｂ＝ｃであり、
ｄ＝ｅ＝ｆである。しかし、内側の出力バンプＢｏ１の
各々の間隔Ｈ１と外側の出力バンプＢｏ２の各々の間隔
Ｈ２とが第１の実施の形態よりも大きな間隔に設定され
ることにより、各々の数Ｎ２，Ｎ３が少なくなってい
る。すなわち、内側の出力バンプＢｏ１の各々の間隔Ｈ
１と外側の出力バンプＢｏ２の各々の間隔Ｈ２が、入力
側のバンプＢｉの各々の間隔Ｈ３よりも大きな間隔とな
るように設定して、上記関係式（Ｓ≧Ｔ１＞Ｔ２であ
り、かつ、Ｓ≦Ｔ１＋Ｔ２である）を満たすようになさ
れている。具体的には、本実施の形態では、入力バンプ
Ｂｉの幅ａは３０μｍで、長さｄは４０μｍで、その数
Ｎ１は２０個であり、従って、入力バンプＢｉの実装面
の総面積Ｓは２４０００μｍ2である。他方、内側の出
力バンプＢｏ１の幅ａは３０μｍで、長さｄは４０μｍ
で、その数Ｎ１は１５個であり、従って、出力バンプＢ
ｏ１の実装面の総面積Ｔ１は１８０００μｍ2である。
また、外側の出力バンプＢｏ２の幅ａは３０μｍで、長
さｄは４０μｍで、その数Ｎ３は５個であり、従って、
出力バンプＢｏ２の実装面の総面積Ｔ２は６０００μｍ
2である。その結果、Ｓ（２４０００μｍ2）≧Ｔ１（１
８０００μｍ2）＞Ｔ２（６０００μｍ2）かつ、Ｓ（２
４０００μｍ2）≦Ｔ１（１８０００μｍ2）＋Ｔ２（６
０００μｍ2）となっている。
【００３０】したがって、本実施の形態によれば、第１
の実施の形態と同様、バンプ付き半導体素子ＩＣのバン
プＢｉ，Ｂｏ１，Ｂｏ２を加圧ツールＵ１と加熱ツール
Ｕ２を介して半導体実装用の基板（第１の基板）１に押
圧して接触させるとき、上記内側の出力バンプＢｏ１に
加わる応力が外側のバンプＢｏ２よりも小さくなること
により接触不良がなくなるとともに、上記内側及び外側
の出力バンプＢｏ１，Ｂｏ２に加わる応力が入力バンプ
Ｂｉよりも大きくなることによる接触不良がなくなり、
半導体素子ＩＣのバンプＢｉ，Ｂｏ１，Ｂｏ２と第１の
基板（半導体実装用の基板）１の接続端子１１，１２と
の電気的な接続の安定化が図られる。また、本実施の形
態でも第１の実施の形態でも、上記の関係式を満たすた
めに、バンプＢｉ，Ｂｏ１，Ｂｏ２のいくつかはダミー
バンプ（信号等の入出力には実際に使用しないバンプ）
とするものでも良い。
の実施の形態と同様、バンプ付き半導体素子ＩＣのバン
プＢｉ，Ｂｏ１，Ｂｏ２を加圧ツールＵ１と加熱ツール
Ｕ２を介して半導体実装用の基板（第１の基板）１に押
圧して接触させるとき、上記内側の出力バンプＢｏ１に
加わる応力が外側のバンプＢｏ２よりも小さくなること
により接触不良がなくなるとともに、上記内側及び外側
の出力バンプＢｏ１，Ｂｏ２に加わる応力が入力バンプ
Ｂｉよりも大きくなることによる接触不良がなくなり、
半導体素子ＩＣのバンプＢｉ，Ｂｏ１，Ｂｏ２と第１の
基板（半導体実装用の基板）１の接続端子１１，１２と
の電気的な接続の安定化が図られる。また、本実施の形
態でも第１の実施の形態でも、上記の関係式を満たすた
めに、バンプＢｉ，Ｂｏ１，Ｂｏ２のいくつかはダミー
バンプ（信号等の入出力には実際に使用しないバンプ）
とするものでも良い。
【００３１】以上、本実施の形態では、ＣＯＧ実装を例
に説明したが、導電性を有する接着剤（異方性導電膜）
６を使用した半導体素子の実装方式であるＴＡＢ（tape
automated bonding）法や、回路基板一般への半導体素
子の実装方法にも適用可能である。また、本実施の形態
の各バンプＢｉ，Ｂｏ１，Ｂｏ２の大きさは一例であっ
て、本発明は本明細書中で説明した大きさに限られない
ことは言うまでもない。
に説明したが、導電性を有する接着剤（異方性導電膜）
６を使用した半導体素子の実装方式であるＴＡＢ（tape
automated bonding）法や、回路基板一般への半導体素
子の実装方法にも適用可能である。また、本実施の形態
の各バンプＢｉ，Ｂｏ１，Ｂｏ２の大きさは一例であっ
て、本発明は本明細書中で説明した大きさに限られない
ことは言うまでもない。
【００３２】
【発明の効果】本発明の請求項１記載のバンプ付き半導
体素子は、上記他方側の内側のバンプの実装面の総面積
Ｔ１と外側のバンプの実装面の総面積Ｔ２との関係がＴ
１＞Ｔ２にあることから、バンプを異方性導電膜を介し
て半導体実装用の基板に押圧して接触させるとき、上記
他方の外側のバンプに加わる応力が内側のバンプよりも
小さくなることがなくなるために、接続不良がなくな
り、半導体素子のバンプと半導体実装用の基板の接続端
子との電気的な接続の安定化が図られる。
体素子は、上記他方側の内側のバンプの実装面の総面積
Ｔ１と外側のバンプの実装面の総面積Ｔ２との関係がＴ
１＞Ｔ２にあることから、バンプを異方性導電膜を介し
て半導体実装用の基板に押圧して接触させるとき、上記
他方の外側のバンプに加わる応力が内側のバンプよりも
小さくなることがなくなるために、接続不良がなくな
り、半導体素子のバンプと半導体実装用の基板の接続端
子との電気的な接続の安定化が図られる。
【００３３】また、本発明の請求項２記載のバンプ付き
半導体素子によれば、前記バンプの実装面の形状が四角
形であり、一つの方向の長さが各バンプにおいて全て一
定のとき、前記内側のバンプの他方向の長さｂと、外側
のバンプの他方向の長さｃとの関係がｂ＞ｃであること
から、同じ形状の四角形において他方の長さを調節する
だけで、請求項１記載の内側の列におけるバンプの実装
面の総面積Ｔ１と外側の列におけるバンプの実装面の総
面積Ｔ２との関係がＴ１＞Ｔ２にあることを容易に満た
すことができる。
半導体素子によれば、前記バンプの実装面の形状が四角
形であり、一つの方向の長さが各バンプにおいて全て一
定のとき、前記内側のバンプの他方向の長さｂと、外側
のバンプの他方向の長さｃとの関係がｂ＞ｃであること
から、同じ形状の四角形において他方の長さを調節する
だけで、請求項１記載の内側の列におけるバンプの実装
面の総面積Ｔ１と外側の列におけるバンプの実装面の総
面積Ｔ２との関係がＴ１＞Ｔ２にあることを容易に満た
すことができる。
【００３４】本発明の請求項３記載のバンプ付き半導体
素子によれば、一辺側のバンプの実装面の総面積Ｓと、
前記対極側の内側バンプの実装面の総面積Ｔ１と、外側
バンプの実装面の総面積Ｔ２との関係がＳ＞Ｔ１≧Ｔ２
かつ、Ｓ≦Ｔ１＋Ｔ２であることから、いずれのバンプ
に加わる応力も均一になり、極めて接続後の安定性が高
いバンプ付き半導体素子を提供することが可能になる。
素子によれば、一辺側のバンプの実装面の総面積Ｓと、
前記対極側の内側バンプの実装面の総面積Ｔ１と、外側
バンプの実装面の総面積Ｔ２との関係がＳ＞Ｔ１≧Ｔ２
かつ、Ｓ≦Ｔ１＋Ｔ２であることから、いずれのバンプ
に加わる応力も均一になり、極めて接続後の安定性が高
いバンプ付き半導体素子を提供することが可能になる。
【００３５】
【図１】本発明の第１の実施の形態の半導体素子を示す
平面図
平面図
【図２】上記１の実施の形態の半導体素子の実装例を示
す斜視図
す斜視図
【図３】上記１の実施の形態のバンプ付き半導体素子の
実装例を示す断面図
実装例を示す断面図
【図４】本発明の第２の実施の形態のバンプ付き半導体
素子を示す平面図
素子を示す平面図
【図５】上記各実施の形態のバンプ付き半導体素子の実
装を説明する斜視図
装を説明する斜視図
【図６】従来のバンプ付き半導体素子を示す図であり、
（ａ）はその平面図であり、（ｂ）はその実装を説明す
る断面図
（ａ）はその平面図であり、（ｂ）はその実装を説明す
る断面図
１ 半導体実装用の基板（第１の基
板）、 １１，１２ 電極（端子電極）、 ２５ 実装領域、 ２６ 異方性導電膜、 ２６ｂ 導電粒子、 ２６ｃ 絶縁皮膜、 ２６ｄ 接着剤、 Ｂ，Ｂ１，Ｂ２ バンプ（突起状電極）、 Ｂｉ 入力バンプ（一方側のバン
プ）、 Ｂｏ１ 内側の出力バンプ（内側の列に
おけるバンプ）、 Ｂｏ２ 外側の出力バンプ（外側の列に
おけるバンプ）、 ＩＣ 半導体素子
板）、 １１，１２ 電極（端子電極）、 ２５ 実装領域、 ２６ 異方性導電膜、 ２６ｂ 導電粒子、 ２６ｃ 絶縁皮膜、 ２６ｄ 接着剤、 Ｂ，Ｂ１，Ｂ２ バンプ（突起状電極）、 Ｂｉ 入力バンプ（一方側のバン
プ）、 Ｂｏ１ 内側の出力バンプ（内側の列に
おけるバンプ）、 Ｂｏ２ 外側の出力バンプ（外側の列に
おけるバンプ）、 ＩＣ 半導体素子
Claims (3)
- 【請求項１】 突起状の電極であるバンプが半導体素子
上に複数形成され、バンプの配列の少なくとも一部が半
導体素子の辺縁に沿って複数列で構成されるバンプ付き
半導体素子において、上記複数列のバンプのうち、内側
の列におけるバンプの実装面の総面積Ｔ１と外側の列に
おけるバンプの実装面の総面積Ｔ２との関係がＴ１＞Ｔ
２にあることを特徴とするバンプ付き半導体素子。 - 【請求項２】 前記バンプの実装面の形状が四角形であ
り、一つの方向の長さが各バンプにおいて全て一定のと
き、前記内側のバンプの他方向の長さｂと、外側のバン
プの他方向の長さｃとの関係がｂ＞ｃであることを特徴
とする請求項１記載のバンプ付き半導体素子。 - 【請求項３】 前記バンプの配列は、半導体素子の一辺
の辺縁に沿って一列で配され、対極側の辺縁に沿って二
列で配されており、一辺側のバンプの実装面の総面積Ｓ
と、対極側の内側バンプの実装面の総面積Ｔ１と、外側
バンプの実装面の総面積Ｔ２との関係がＳ≧Ｔ１＞Ｔ２
で、かつ、Ｓ≦Ｔ１＋Ｔ２であることを特徴とする請求
項１又は請求項２記載のバンプ付き半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001039490A JP2002246404A (ja) | 2001-02-16 | 2001-02-16 | バンプ付き半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001039490A JP2002246404A (ja) | 2001-02-16 | 2001-02-16 | バンプ付き半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002246404A true JP2002246404A (ja) | 2002-08-30 |
Family
ID=18902267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001039490A Pending JP2002246404A (ja) | 2001-02-16 | 2001-02-16 | バンプ付き半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002246404A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006215516A (ja) * | 2005-02-07 | 2006-08-17 | Samsung Electronics Co Ltd | 表示装置 |
| WO2010146884A1 (ja) * | 2009-06-16 | 2010-12-23 | シャープ株式会社 | 半導体チップおよびその実装構造 |
| US8362610B2 (en) | 2007-03-09 | 2013-01-29 | Nec Corporation | Mounting configuration of electronic component |
| WO2014112458A1 (ja) * | 2013-01-16 | 2014-07-24 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置の製造方法 |
| US9740067B2 (en) | 2012-09-03 | 2017-08-22 | Sharp Kabushiki Kaisha | Display device and method for producing same |
| JP2019021947A (ja) * | 2018-11-08 | 2019-02-07 | デクセリアルズ株式会社 | 電子部品、接続体、接続体の製造方法及び電子部品の接続方法 |
-
2001
- 2001-02-16 JP JP2001039490A patent/JP2002246404A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7982727B2 (en) | 2005-02-07 | 2011-07-19 | Samsung Electronics Co., Ltd. | Display apparatus |
| US8362610B2 (en) | 2007-03-09 | 2013-01-29 | Nec Corporation | Mounting configuration of electronic component |
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| JP5539346B2 (ja) * | 2009-06-16 | 2014-07-02 | シャープ株式会社 | 半導体チップおよびその実装構造 |
| US9740067B2 (en) | 2012-09-03 | 2017-08-22 | Sharp Kabushiki Kaisha | Display device and method for producing same |
| WO2014112458A1 (ja) * | 2013-01-16 | 2014-07-24 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置の製造方法 |
| JP2019021947A (ja) * | 2018-11-08 | 2019-02-07 | デクセリアルズ株式会社 | 電子部品、接続体、接続体の製造方法及び電子部品の接続方法 |
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