JP2003197908A - 半導体素子及びその製造方法 - Google Patents
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 高耐圧な半導体素子のＮチャネルＭＯＳトラ
ンジスタは、低濃度で深い拡散のドレイン構造とする
が、ドレイン−ウエル−半導体基板間にできる寄生ＮＰ
Ｎトランジスタのため、思うような耐圧を得ることがで
きない。 【解決手段】 半導体基板と、半導体基板の上に半導体
基板と同じ電気極性をもつエピタキシャル層と、半導体
基板とエピタキシャル層の間に半導体基板と異なる電気
極性をもつ埋め込み拡散層と、埋め込み拡散層の上部に
形成された埋め込み拡散層と同じ電気極性をもつウエル
領域からなり、前記埋め込み拡散層と前記ウエル領域が
電気的につながっている構成のウエルにＭＯＳトランジ
スタを形成してあることを特徴とする半導体素子とその
製造方法。
ンジスタは、低濃度で深い拡散のドレイン構造とする
が、ドレイン−ウエル−半導体基板間にできる寄生ＮＰ
Ｎトランジスタのため、思うような耐圧を得ることがで
きない。 【解決手段】 半導体基板と、半導体基板の上に半導体
基板と同じ電気極性をもつエピタキシャル層と、半導体
基板とエピタキシャル層の間に半導体基板と異なる電気
極性をもつ埋め込み拡散層と、埋め込み拡散層の上部に
形成された埋め込み拡散層と同じ電気極性をもつウエル
領域からなり、前記埋め込み拡散層と前記ウエル領域が
電気的につながっている構成のウエルにＭＯＳトランジ
スタを形成してあることを特徴とする半導体素子とその
製造方法。
Description
【０００１】
【発明の属する技術分野】MOSトランジスタを集積した
半導体素子は、パソコン、携帯電話、家電装置等の電子
機器に広く使われている。これら電子機器に使われるLS
I、CPU等の信号処理系半導体素子の電源電圧は年々低下
しているが、その一方で電源電圧の制御、駆動系の制
御、周辺機器の制御等に使われる半導体素子の電源電圧
は低下していないため、高耐圧な半導体素子が必要とな
る。本発明は、これら高耐圧なMOSトランジスタを集積
した半導体素子に関する。
半導体素子は、パソコン、携帯電話、家電装置等の電子
機器に広く使われている。これら電子機器に使われるLS
I、CPU等の信号処理系半導体素子の電源電圧は年々低下
しているが、その一方で電源電圧の制御、駆動系の制
御、周辺機器の制御等に使われる半導体素子の電源電圧
は低下していないため、高耐圧な半導体素子が必要とな
る。本発明は、これら高耐圧なMOSトランジスタを集積
した半導体素子に関する。
【０００２】
【従来の技術】半導体素子に使われる高耐圧なＭＯＳト
ランジスタには、 LDD（Lightly Doped Drain）構造、D
DD（Double Doped Drain）構造、あるいはフィールドド
ープを利用した低濃度なドリフト領域を有するドレイン
構造等が使われている。これらはドレイン近傍の電界を
緩和することができるため、ドレインの耐圧を上げるこ
とができる。しかしながら、これらのMOSトランジスタ
はいずれも低濃度なドリフト領域を有しているため、寄
生抵抗が大きく大電流を流すことができない。また、静
電気などにより強制的に過大な電荷が流れるような場
合、低濃度なドレイン領域は熱の発生が大きく、電流が
一部に集中しやすいため、破壊しやすいという問題があ
る。特に、NチャネルMOSトランジスタにおいては、過大
な電荷がドレインに印可されると、ドレイン−ウエルー
ソース間に寄生的に作られるNPNバイポーラトランジス
タがONしてしまい、数100mÅ以上の電流が流れてしまう
ため、低濃度なドレイン領域が簡単に破壊してしまう。
ランジスタには、 LDD（Lightly Doped Drain）構造、D
DD（Double Doped Drain）構造、あるいはフィールドド
ープを利用した低濃度なドリフト領域を有するドレイン
構造等が使われている。これらはドレイン近傍の電界を
緩和することができるため、ドレインの耐圧を上げるこ
とができる。しかしながら、これらのMOSトランジスタ
はいずれも低濃度なドリフト領域を有しているため、寄
生抵抗が大きく大電流を流すことができない。また、静
電気などにより強制的に過大な電荷が流れるような場
合、低濃度なドレイン領域は熱の発生が大きく、電流が
一部に集中しやすいため、破壊しやすいという問題があ
る。特に、NチャネルMOSトランジスタにおいては、過大
な電荷がドレインに印可されると、ドレイン−ウエルー
ソース間に寄生的に作られるNPNバイポーラトランジス
タがONしてしまい、数100mÅ以上の電流が流れてしまう
ため、低濃度なドレイン領域が簡単に破壊してしまう。
【０００３】このため、例えば図４のように、ドレイン
領域を深い拡散でつくることにより、低濃度なドレイン
領域の体積を大きくすることで、ドレインに流れる電流
密度を低くして、過電流耐性を高めるような構造が使わ
れている。
領域を深い拡散でつくることにより、低濃度なドレイン
領域の体積を大きくすることで、ドレインに流れる電流
密度を低くして、過電流耐性を高めるような構造が使わ
れている。
【０００４】
【発明が解決しようとする課題】しかしながら、ドレイ
ン領域の体積を増やすために、ドレイン領域を深く拡散
した場合、ドレイン領域の拡散深さと、ウエル領域の拡
散深さの差異が少なくなり、ドレイン−ウエル−半導体
基板間の耐圧が低下する問題が発生する。NチャネルMOS
トランジスタの場合、半導体基板がP型の場合は、ウエ
ルと半導体基板が同じ電気極性のため、ドレイン−ウエ
ル−半導体基板間の耐圧低下の問題はない。しかし、半
導体基板がN型の場合は、ドレイン−ウエル−半導体基
板の間に寄生的にNPNバイポーラトランジスタができて
しまう。このとき、NPNバイポーラトランジスタのベー
スとして働くウエル領域は抵抗が高く、 NPNバイポーラ
トランジスタのベース幅に相当する、ドレイン領域下端
から半導体基板までの距離が短いため、比較的低い電圧
で寄生NPNバイポーラトランジスタが動作してしまい、
十分なドレイン耐圧を得ることができなくなる。
ン領域の体積を増やすために、ドレイン領域を深く拡散
した場合、ドレイン領域の拡散深さと、ウエル領域の拡
散深さの差異が少なくなり、ドレイン−ウエル−半導体
基板間の耐圧が低下する問題が発生する。NチャネルMOS
トランジスタの場合、半導体基板がP型の場合は、ウエ
ルと半導体基板が同じ電気極性のため、ドレイン−ウエ
ル−半導体基板間の耐圧低下の問題はない。しかし、半
導体基板がN型の場合は、ドレイン−ウエル−半導体基
板の間に寄生的にNPNバイポーラトランジスタができて
しまう。このとき、NPNバイポーラトランジスタのベー
スとして働くウエル領域は抵抗が高く、 NPNバイポーラ
トランジスタのベース幅に相当する、ドレイン領域下端
から半導体基板までの距離が短いため、比較的低い電圧
で寄生NPNバイポーラトランジスタが動作してしまい、
十分なドレイン耐圧を得ることができなくなる。
【０００５】また、半導体基板がN型の場合は、ドレイ
ン下部におけるドレイン−ウエル間に広がる空乏層と、
ウエル−半導体基板間に広がる空乏層により、いわゆる
パンチスルーによるリークが、ドレインの耐圧を下げる
要因になっている。ウエル下部の不純物濃度が低いた
め、ドレイン−ウエル間に広がる空乏層、ウエル−半導
体基板間に広がる空乏層とも数ミクロンと大きく広がる
ため、パンチスルーの問題は深刻である。
ン下部におけるドレイン−ウエル間に広がる空乏層と、
ウエル−半導体基板間に広がる空乏層により、いわゆる
パンチスルーによるリークが、ドレインの耐圧を下げる
要因になっている。ウエル下部の不純物濃度が低いた
め、ドレイン−ウエル間に広がる空乏層、ウエル−半導
体基板間に広がる空乏層とも数ミクロンと大きく広がる
ため、パンチスルーの問題は深刻である。
【０００６】上記問題解決には、ウエル領域の拡散深さ
が、ドレイン領域の拡散深さに対して十分深くなるよう
にウエル領域を形成することが考えられる。このために
は、ウエル形成のドライブイン工程を高温で、長時間行
う、または、ウエル領域形成のための不純物注入量を増
やす、あるいは、不純物注入を行うイオンインプラを高
エネルギで行う等の方法がある。しかし、これらの方法
は、工程時間増による生産性の低下、特殊な製造装置を
必要とするなど生産上の問題が発生する。また、MO Sト
ランジスタの特性を大きく左右するウエル表面の不純物
濃度が高くなり、制御性も悪くなるという問題もある。
が、ドレイン領域の拡散深さに対して十分深くなるよう
にウエル領域を形成することが考えられる。このために
は、ウエル形成のドライブイン工程を高温で、長時間行
う、または、ウエル領域形成のための不純物注入量を増
やす、あるいは、不純物注入を行うイオンインプラを高
エネルギで行う等の方法がある。しかし、これらの方法
は、工程時間増による生産性の低下、特殊な製造装置を
必要とするなど生産上の問題が発生する。また、MO Sト
ランジスタの特性を大きく左右するウエル表面の不純物
濃度が高くなり、制御性も悪くなるという問題もある。
【０００７】本発明は、上記問題を解決し、耐圧が高
く、静電気破壊にも強い半導体素子を提供することを目
的とする。
く、静電気破壊にも強い半導体素子を提供することを目
的とする。
【０００８】
【課題を解決するための手段】本発明は、半導体基板
と、半導体基板の上に半導体基板と同じ電気極性をもつ
エピタキシャル層と、半導体基板とエピタキシャル層の
間に半導体基板と異なる電気極性をもつ埋め込み拡散層
と、埋め込み拡散層の上部に形成された埋め込み拡散層
と同じ電気極性をもつウエル領域からなり、前記埋め込
み拡散層と前記ウエル領域が電気的につながっている構
成のウエルにMOSトランジスタを形成してあることを特
徴とする半導体素子とその製造方法である。
と、半導体基板の上に半導体基板と同じ電気極性をもつ
エピタキシャル層と、半導体基板とエピタキシャル層の
間に半導体基板と異なる電気極性をもつ埋め込み拡散層
と、埋め込み拡散層の上部に形成された埋め込み拡散層
と同じ電気極性をもつウエル領域からなり、前記埋め込
み拡散層と前記ウエル領域が電気的につながっている構
成のウエルにMOSトランジスタを形成してあることを特
徴とする半導体素子とその製造方法である。
【０００９】本発明によれば、通常のウエル領域の下に
ウエル領域と同じ電気極性の埋め込み拡散層があり、且
つウエル領域と埋め込み拡散層がつながっているため、
ウエル領域が深くなったことと実質的に同じである。
ウエル領域と同じ電気極性の埋め込み拡散層があり、且
つウエル領域と埋め込み拡散層がつながっているため、
ウエル領域が深くなったことと実質的に同じである。
【００１０】また本発明は、前記埋め込み拡散層の上部
にドレイン領域があること、ドレイン領域の下にドレイ
ン領域と同じ電気極性をもつ拡散領域が存在すること、
前記ドレイン下部の拡散領域の不純物濃度が前記ドレイ
ンの不純物濃度よりも低いことを特徴とするため、高耐
圧なＭＯＳトランジスタに必要な低濃度で深い拡散をし
たドレイン領域を形成しても、ドレイン領域の下に十分
な深さのウエル領域を残すことができる。
にドレイン領域があること、ドレイン領域の下にドレイ
ン領域と同じ電気極性をもつ拡散領域が存在すること、
前記ドレイン下部の拡散領域の不純物濃度が前記ドレイ
ンの不純物濃度よりも低いことを特徴とするため、高耐
圧なＭＯＳトランジスタに必要な低濃度で深い拡散をし
たドレイン領域を形成しても、ドレイン領域の下に十分
な深さのウエル領域を残すことができる。
【００１１】また本発明は、半導体基板及びエピタキシ
ャル層がN型で、前記埋め込み拡散層及び前記ウェル領
域がP型であることを特徴としているため、改善効果の
大きいNチャネルMOSトランジスタに対しての有効性が高
い。
ャル層がN型で、前記埋め込み拡散層及び前記ウェル領
域がP型であることを特徴としているため、改善効果の
大きいNチャネルMOSトランジスタに対しての有効性が高
い。
【００１２】また本発明は、前記ウエル領域に、半導体
素子の出力トランジスタを形成すること、前記ウエル領
域に、静電気から半導体素子を保護するための、ESD保
護トランジスタを形成することを特徴とするため、半導
体素子の入出力パッドからの静電気破壊耐性が強い。
素子の出力トランジスタを形成すること、前記ウエル領
域に、静電気から半導体素子を保護するための、ESD保
護トランジスタを形成することを特徴とするため、半導
体素子の入出力パッドからの静電気破壊耐性が強い。
【００１３】また本発明は、前記ドレイン下部の拡散層
が前記エピタキシャル層からなることを特徴とするた
め、前記ドレイン下部の拡散層を形成するのに特別な工
程を必要としない。
が前記エピタキシャル層からなることを特徴とするた
め、前記ドレイン下部の拡散層を形成するのに特別な工
程を必要としない。
【００１４】前記ドレイン下部の拡散層が前記エピタキ
シャル層からなる構成は、前記ウエルを形成するための
不純物を前記ドレイン下部の拡散層を除いたウエル領域
に注入することにより、前記ウエル及び前記ドレイン下
部の拡散層を形成することができる。
シャル層からなる構成は、前記ウエルを形成するための
不純物を前記ドレイン下部の拡散層を除いたウエル領域
に注入することにより、前記ウエル及び前記ドレイン下
部の拡散層を形成することができる。
【００１５】また本発明は、前記埋め込み層の不純物濃
度が前記ウエル領域よりも高いため、前記ウエルと半導
体基板間にできる空乏層がウエル側に広がらない構成で
あり、ドレインと半導体基板間のパンチスルーに対する
耐圧が高い。また、埋め込み層の低効率が低いのでウエ
ルの抵抗値が低くなるため、寄生バイポーラ動作も起こ
しにくい。更に、前記埋め込み拡散層の上部にソース領
域がある構成であるため、ソースと半導体基板間のパン
チスルーに対する耐圧も同様に高い。また、前記ソース
領域の下にソース領域と同じ電気極性をもつ拡散領域が
存在するため、ドレイン電流を流す方向をドレインから
ソースの方向、ソースからドレインの方向の両方向とも
可能である。
度が前記ウエル領域よりも高いため、前記ウエルと半導
体基板間にできる空乏層がウエル側に広がらない構成で
あり、ドレインと半導体基板間のパンチスルーに対する
耐圧が高い。また、埋め込み層の低効率が低いのでウエ
ルの抵抗値が低くなるため、寄生バイポーラ動作も起こ
しにくい。更に、前記埋め込み拡散層の上部にソース領
域がある構成であるため、ソースと半導体基板間のパン
チスルーに対する耐圧も同様に高い。また、前記ソース
領域の下にソース領域と同じ電気極性をもつ拡散領域が
存在するため、ドレイン電流を流す方向をドレインから
ソースの方向、ソースからドレインの方向の両方向とも
可能である。
【００１６】また、本発明は、電気的耐圧の高い第1のM
OSトランジスタと、第1のMOSトランジスタよりも電気的
耐圧の小さい第2のMOSトランジスタからなる。第2のMOS
トランジスタは耐圧が小さいため、第1のMOSトランジス
タに比べてゲート長等を小さくすることができる。この
ため、出力端子、入力端子に直接接続されるため、大き
な電気的耐圧が必要な回路に第1のMOSトランジスタを使
い、大きな耐圧を必要としない回路に第2のMOSトランジ
スタを使うことで、半導体装置のサイズをより小さくで
き、低コスト化が可能となる。
OSトランジスタと、第1のMOSトランジスタよりも電気的
耐圧の小さい第2のMOSトランジスタからなる。第2のMOS
トランジスタは耐圧が小さいため、第1のMOSトランジス
タに比べてゲート長等を小さくすることができる。この
ため、出力端子、入力端子に直接接続されるため、大き
な電気的耐圧が必要な回路に第1のMOSトランジスタを使
い、大きな耐圧を必要としない回路に第2のMOSトランジ
スタを使うことで、半導体装置のサイズをより小さくで
き、低コスト化が可能となる。
【００１７】本発明によれば、前記半導体基板に、前記
埋め込み層を形成するために必要な不純物を入れた後
に、前記エピタキシャル層を形成して、前記エピタキシ
ャル層に前記ウエル領域を形成することを特徴とするた
め、エピタキシャル層形成後は、通常のMOSトランジス
タ製造プロセスで生産が可能である。
埋め込み層を形成するために必要な不純物を入れた後
に、前記エピタキシャル層を形成して、前記エピタキシ
ャル層に前記ウエル領域を形成することを特徴とするた
め、エピタキシャル層形成後は、通常のMOSトランジス
タ製造プロセスで生産が可能である。
【００１８】従って、本発明によって、従来の問題を解
決し、耐圧が高く、静電気破壊にも強い半導体素子を提
供することが可能となる。
決し、耐圧が高く、静電気破壊にも強い半導体素子を提
供することが可能となる。
【００１９】
【発明の実施の形態】本発明の第１の実施例におけるMO
Sトランジスタの断面図が図１である。この実施例で
は、N型半導体基板を使用したNチャネルMOSトランジス
タで、MOSトランジスタは、フィールドドープを利用し
た低濃度なドリフト領域を有するドレイン構造としてい
る例について説明する。今回試作したMOSトランジスタ
の耐圧は30Vの仕様である。
Sトランジスタの断面図が図１である。この実施例で
は、N型半導体基板を使用したNチャネルMOSトランジス
タで、MOSトランジスタは、フィールドドープを利用し
た低濃度なドリフト領域を有するドレイン構造としてい
る例について説明する。今回試作したMOSトランジスタ
の耐圧は30Vの仕様である。
【００２０】半導体基板101は、N型基板である。半導体
基板101の上にN型のエピタキシャル層102を形成してい
る。エピタキシャル層102の厚さは12 mmである。 エピ
タキシャル層の中にP型ウエル領域を形成して、その中
にNチャネルMOSトランジスタを形成している。
基板101の上にN型のエピタキシャル層102を形成してい
る。エピタキシャル層102の厚さは12 mmである。 エピ
タキシャル層の中にP型ウエル領域を形成して、その中
にNチャネルMOSトランジスタを形成している。
【００２１】MOSトランジスタのゲート1は、燐を拡散し
た多結晶シリコン膜からなる。ドレイン2は、フィール
ドドープを利用した低濃度なドリフト領域を有する構造
としている。このため、ゲートの多結晶シリコン膜が、
フィールド酸化膜4に載りかかった構造となる。ドレイ
ン2のドリフト領域は、N領域12とN-領域13からなる。N
領域12とN-領域13は、N+領域11と接しており、N+領域11
からドレインのアルミ配線6と電気的コンタクトをとっ
ている。 ソース3は通常のMOSトランジスタと同じ構造
である。
た多結晶シリコン膜からなる。ドレイン2は、フィール
ドドープを利用した低濃度なドリフト領域を有する構造
としている。このため、ゲートの多結晶シリコン膜が、
フィールド酸化膜4に載りかかった構造となる。ドレイ
ン2のドリフト領域は、N領域12とN-領域13からなる。N
領域12とN-領域13は、N+領域11と接しており、N+領域11
からドレインのアルミ配線6と電気的コンタクトをとっ
ている。 ソース3は通常のMOSトランジスタと同じ構造
である。
【００２２】MOSトランジスタのゲート長は8 mmで、ド
レインの低濃度ドリフト部の長さは4.2 mmで設計してい
る。
レインの低濃度ドリフト部の長さは4.2 mmで設計してい
る。
【００２３】ドレイン2の下部には、埋め込み拡散層103
が形成している。埋め込み拡散層の厚さは約10 mmであ
る。ウエル領域104の深さは、8 mmあり、埋め込み拡散
層103と電気的につながるように設計している。 N-領域
13の深さは約7 mmであるので、ちょうど埋め込み拡散層
103と接するような設計である。
が形成している。埋め込み拡散層の厚さは約10 mmであ
る。ウエル領域104の深さは、8 mmあり、埋め込み拡散
層103と電気的につながるように設計している。 N-領域
13の深さは約7 mmであるので、ちょうど埋め込み拡散層
103と接するような設計である。
【００２４】この構造であれば、ドレインは静電耐性を
十分もつ体積を確保しており、ドレイン下部と半導体基
板の間も10 mmの間隔があるため、ドレイン−半導体基
板間の耐圧も十分である。
十分もつ体積を確保しており、ドレイン下部と半導体基
板の間も10 mmの間隔があるため、ドレイン−半導体基
板間の耐圧も十分である。
【００２５】次に、製造工程について簡単に説明する。
はじめに、埋め込み拡散層103を形成するため、硼素を1
1014 cm-2注入する。次に、燐をドープしながらエピタ
キシャル膜102を形成する。次に、ウエル領域104を形成
するため、硼素を51012 cm-2注入し、N-領域13を形成す
るため、砒素を11013 cm-2注入し、1250Cでドライブイ
ンをする。このときにウエル領域104、埋め込み拡散層1
03、N-領域13が拡散して形成される。
はじめに、埋め込み拡散層103を形成するため、硼素を1
1014 cm-2注入する。次に、燐をドープしながらエピタ
キシャル膜102を形成する。次に、ウエル領域104を形成
するため、硼素を51012 cm-2注入し、N-領域13を形成す
るため、砒素を11013 cm-2注入し、1250Cでドライブイ
ンをする。このときにウエル領域104、埋め込み拡散層1
03、N-領域13が拡散して形成される。
【００２６】次に、シリコン酸化膜とシリコン窒化膜を
パターニングする。次に、レジストをマスクにして、フ
ィールドドープ7を形成するため、硼素を81013 cm-2注
入する。またN領域12を形成するため、燐を21012 cm-2
注入する。次に、フィールド酸化膜4を1100Cで11300Å
形成する。
パターニングする。次に、レジストをマスクにして、フ
ィールドドープ7を形成するため、硼素を81013 cm-2注
入する。またN領域12を形成するため、燐を21012 cm-2
注入する。次に、フィールド酸化膜4を1100Cで11300Å
形成する。
【００２７】次に、950Åのゲート酸化膜を熱酸化によ
り形成して、4000Åの多結晶シリコン膜を成膜して、燐
をプレデポジションで多結晶シリコンに注入する。次
に、多結晶シリコン膜を加工して、ゲート1を形成す
る。次に、ドレイン2のN+領域11とソース3を形成するた
め、砒素を71015 cm-2注入して、950Cのアニールをす
る。
り形成して、4000Åの多結晶シリコン膜を成膜して、燐
をプレデポジションで多結晶シリコンに注入する。次
に、多結晶シリコン膜を加工して、ゲート1を形成す
る。次に、ドレイン2のN+領域11とソース3を形成するた
め、砒素を71015 cm-2注入して、950Cのアニールをす
る。
【００２８】次に、硼素燐ガラス8000Åを形成して中間
膜5とする。ドレイン、ソース、ゲートと電気的接触を
とるためのコンタクトホールを形成して、アルミ膜10,0
00Åを形成、加工して、アルミ配線として、図1のMOSト
ランジスタを試作した。試作したMOSトランジスタは、
ドレインの耐圧が40V以上であり、静電破壊耐圧も4000V
以上である。本発明により、目的の半導体素子を得るこ
とができることを確認できた。
膜5とする。ドレイン、ソース、ゲートと電気的接触を
とるためのコンタクトホールを形成して、アルミ膜10,0
00Åを形成、加工して、アルミ配線として、図1のMOSト
ランジスタを試作した。試作したMOSトランジスタは、
ドレインの耐圧が40V以上であり、静電破壊耐圧も4000V
以上である。本発明により、目的の半導体素子を得るこ
とができることを確認できた。
【００２９】本発明の２の実施例におけるMOSトランジ
スタの断面図が図２である。この実施例では、N型半導
体基板を使用したNチャネルMOSトランジスタで、MOSト
ランジスタは、ドレイン構造としてDDD(Double Doped D
rain)の構造をしている例について説明する。本実施例
のMOSトランジスタの耐圧は2 5Vの仕様である。
スタの断面図が図２である。この実施例では、N型半導
体基板を使用したNチャネルMOSトランジスタで、MOSト
ランジスタは、ドレイン構造としてDDD(Double Doped D
rain)の構造をしている例について説明する。本実施例
のMOSトランジスタの耐圧は2 5Vの仕様である。
【００３０】半導体基板101は、N型基板である。半導体
基板101の上にN型のエピタキシャル層102を形成してい
る。エピタキシャル層102の厚さは12 mmである。 エピ
タキシャル層の中にP型ウエル領域を形成して、その中
にNチャネルMOSトランジスタを形成している。
基板101の上にN型のエピタキシャル層102を形成してい
る。エピタキシャル層102の厚さは12 mmである。 エピ
タキシャル層の中にP型ウエル領域を形成して、その中
にNチャネルMOSトランジスタを形成している。
【００３１】MOSトランジスタのゲート1は、燐を拡散し
た多結晶シリコン膜からなる。ドレイン2は、N+領域11
とN-領域13からなる。 N+領域11からドレインのアルミ
配線6と電気的コンタクトをとっている。ゲート1側のド
レイン2の耐圧は、N-領域1 3の特性で決まる。ソース3
は通常のMOSトランジスタと同じ構造である。MOSトラン
ジスタのゲート長は12 mmで設計している。
た多結晶シリコン膜からなる。ドレイン2は、N+領域11
とN-領域13からなる。 N+領域11からドレインのアルミ
配線6と電気的コンタクトをとっている。ゲート1側のド
レイン2の耐圧は、N-領域1 3の特性で決まる。ソース3
は通常のMOSトランジスタと同じ構造である。MOSトラン
ジスタのゲート長は12 mmで設計している。
【００３２】この実施例では、埋め込み拡散層103をト
ランジスタ部の下部に形成している。埋め込み拡散層の
厚さは約10 mmである。ウエル領域104の深さは、8 mmあ
り、埋め込み拡散層103と電気的につながるように設計
している。 N-領域13の深さは約5 mmである。
ランジスタ部の下部に形成している。埋め込み拡散層の
厚さは約10 mmである。ウエル領域104の深さは、8 mmあ
り、埋め込み拡散層103と電気的につながるように設計
している。 N-領域13の深さは約5 mmである。
【００３３】次に、製造工程について簡単に説明する。
はじめに、埋め込み拡散層103を形成するため、硼素を1
1014 cm-2注入する。次に、燐をドープしながらエピタ
キシャル膜102を形成する。次に、ウエル領域104を形成
するため、硼素を51012 cm-2注入し、1250Cでドライブ
インをする。このときにウエル領域104、埋め込み拡散
層103、N-領域13が拡散して形成される。
はじめに、埋め込み拡散層103を形成するため、硼素を1
1014 cm-2注入する。次に、燐をドープしながらエピタ
キシャル膜102を形成する。次に、ウエル領域104を形成
するため、硼素を51012 cm-2注入し、1250Cでドライブ
インをする。このときにウエル領域104、埋め込み拡散
層103、N-領域13が拡散して形成される。
【００３４】次にシリコン酸化膜とシリコン窒化膜をパ
ターニングする。次に、レジストをマスクにして、フィ
ールドドープ7を形成するため、硼素を61013 cm-2注入
する。次に、フィールド酸化膜4を1100Cで11300Å形成
する。
ターニングする。次に、レジストをマスクにして、フィ
ールドドープ7を形成するため、硼素を61013 cm-2注入
する。次に、フィールド酸化膜4を1100Cで11300Å形成
する。
【００３５】次に、N-領域13を形成するため、砒素を51
014 cm-2注入し、1150Cで拡散をする。
014 cm-2注入し、1150Cで拡散をする。
【００３６】次に、950Åのゲート酸化膜を熱酸化によ
り形成して、4000Åの多結晶シリコン膜を成膜して、燐
をプレデポジションで多結晶シリコンに注入する。次
に、多結晶シリコン膜を加工して、ゲート1を形成す
る。次に、ドレイン2のN+領域11とソース3を形成するた
め、砒素を71015 cm-2注入して、950Cのアニールをす
る。
り形成して、4000Åの多結晶シリコン膜を成膜して、燐
をプレデポジションで多結晶シリコンに注入する。次
に、多結晶シリコン膜を加工して、ゲート1を形成す
る。次に、ドレイン2のN+領域11とソース3を形成するた
め、砒素を71015 cm-2注入して、950Cのアニールをす
る。
【００３７】次に、硼素燐ガラス8000Åを形成して中間
膜5とする。ドレイン、ソース、ゲートと電気的接触を
とるためのコンタクトホールを形成して、アルミ膜10,0
00Åを形成、加工して、アルミ配線として、図2のMOSト
ランジスタを試作した。試作したMOSトランジスタは、
ドレインの耐圧が30V以上であり、静電破壊耐圧も4000V
以上である。本発明により、目的の半導体素子を得るこ
とができることを確認できた。
膜5とする。ドレイン、ソース、ゲートと電気的接触を
とるためのコンタクトホールを形成して、アルミ膜10,0
00Åを形成、加工して、アルミ配線として、図2のMOSト
ランジスタを試作した。試作したMOSトランジスタは、
ドレインの耐圧が30V以上であり、静電破壊耐圧も4000V
以上である。本発明により、目的の半導体素子を得るこ
とができることを確認できた。
【００３８】本発明の第３の実施例におけるMOSトラン
ジスタの断面図が図３である。この実施例では、N型半
導体基板を使用したNチャネルMOSトランジスタで、MOS
トランジスタは、フィールドドープを利用した低濃度な
ドリフト領域を有するドレイン構造としている例につい
て説明する。今回試作したMOSトランジスタの耐圧は30V
の仕様である。
ジスタの断面図が図３である。この実施例では、N型半
導体基板を使用したNチャネルMOSトランジスタで、MOS
トランジスタは、フィールドドープを利用した低濃度な
ドリフト領域を有するドレイン構造としている例につい
て説明する。今回試作したMOSトランジスタの耐圧は30V
の仕様である。
【００３９】半導体基板101は、N型基板である。半導体
基板101の上にN型のエピタキシャル層102を形成してい
る。エピタキシャル層102の厚さは12 mmである。 エピ
タキシャル層の中にP型ウエル領域を形成して、その中
にNチャネルMOSトランジスタを形成している。
基板101の上にN型のエピタキシャル層102を形成してい
る。エピタキシャル層102の厚さは12 mmである。 エピ
タキシャル層の中にP型ウエル領域を形成して、その中
にNチャネルMOSトランジスタを形成している。
【００４０】MOSトランジスタのゲート1は、燐を拡散し
た多結晶シリコン膜からなる。ドレイン2は、フィール
ドドープを利用した低濃度なドリフト領域を有する構造
としている。このため、ゲートの多結晶シリコン膜が、
フィールド酸化膜4に載りかかった構造となる。ドレイ
ン2のドリフト領域は、N領域12とN-領域13からなる。N-
領域13はN型のエピタキシャル層102により形成してあ
る。N領域12とN-領域13は、N+領域11と接しており、N+
領域11からドレインのアルミ配線6と電気的コンタクト
をとっている。 ソース3は通常のMOSトランジスタと同
じ構造である。
た多結晶シリコン膜からなる。ドレイン2は、フィール
ドドープを利用した低濃度なドリフト領域を有する構造
としている。このため、ゲートの多結晶シリコン膜が、
フィールド酸化膜4に載りかかった構造となる。ドレイ
ン2のドリフト領域は、N領域12とN-領域13からなる。N-
領域13はN型のエピタキシャル層102により形成してあ
る。N領域12とN-領域13は、N+領域11と接しており、N+
領域11からドレインのアルミ配線6と電気的コンタクト
をとっている。 ソース3は通常のMOSトランジスタと同
じ構造である。
【００４１】M OSトランジスタのゲート長は8 mmで、ド
レインの低濃度ドリフト部の長さは4.2 mmで設計してい
る。ドレイン2の下部は、埋め込み拡散層103が形成して
いる。埋め込み拡散層の厚さは約10 mmである。ウエル
領域104の深さは、8 mmあり、埋め込み拡散層103と電気
的につながるように設計している。
レインの低濃度ドリフト部の長さは4.2 mmで設計してい
る。ドレイン2の下部は、埋め込み拡散層103が形成して
いる。埋め込み拡散層の厚さは約10 mmである。ウエル
領域104の深さは、8 mmあり、埋め込み拡散層103と電気
的につながるように設計している。
【００４２】この構造であれば、ドレインは静電耐性を
十分もつ体積を確保しており、ドレイン下部と半導体基
板の間も10 mmの間隔があるため、ドレイン−半導体基
板間の耐圧も十分である。
十分もつ体積を確保しており、ドレイン下部と半導体基
板の間も10 mmの間隔があるため、ドレイン−半導体基
板間の耐圧も十分である。
【００４３】次に、製造工程について簡単に説明する。
はじめに、埋め込み拡散層103を形成するため、硼素を1
1014 cm-2注入する。次に、燐をドープしながらエピタ
キシャル膜102を形成する。次に、ウエル領域104を形成
するため、硼素を51012 cm-2注入し、1250Cでドライブ
インをする。このとき、ウエル領域104を形成するため
の硼素はN-領域13となる領域には注入しないようにマス
クで覆う。これによりウエル領域104、埋め込み拡散層1
03、N-領域13が拡散して形成される。次にシリコン酸化
膜とシリコン窒化膜をパターニングする。次に、レジス
トをマスクにして、フィールドドープ7を形成するた
め、硼素を81013 cm-2注入する。またN領域12を形成す
るため、燐を21012 cm-2注入する。次に、フィールド酸
化膜4を1100Cで11300Å形成する。次に、950Åのゲート
酸化膜を熱酸化により形成して、4000Åの多結晶シリコ
ン膜を成膜して、燐をプレデポジションで多結晶シリコ
ンに注入する。次に、多結晶シリコン膜を加工して、ゲ
ート1を形成する。次に、ドレイン2のN+領域11とソース
3を形成するため、砒素を71015 cm-2注入して、950Cの
アニールをする。
はじめに、埋め込み拡散層103を形成するため、硼素を1
1014 cm-2注入する。次に、燐をドープしながらエピタ
キシャル膜102を形成する。次に、ウエル領域104を形成
するため、硼素を51012 cm-2注入し、1250Cでドライブ
インをする。このとき、ウエル領域104を形成するため
の硼素はN-領域13となる領域には注入しないようにマス
クで覆う。これによりウエル領域104、埋め込み拡散層1
03、N-領域13が拡散して形成される。次にシリコン酸化
膜とシリコン窒化膜をパターニングする。次に、レジス
トをマスクにして、フィールドドープ7を形成するた
め、硼素を81013 cm-2注入する。またN領域12を形成す
るため、燐を21012 cm-2注入する。次に、フィールド酸
化膜4を1100Cで11300Å形成する。次に、950Åのゲート
酸化膜を熱酸化により形成して、4000Åの多結晶シリコ
ン膜を成膜して、燐をプレデポジションで多結晶シリコ
ンに注入する。次に、多結晶シリコン膜を加工して、ゲ
ート1を形成する。次に、ドレイン2のN+領域11とソース
3を形成するため、砒素を71015 cm-2注入して、950Cの
アニールをする。
【００４４】次に、硼素燐ガラス8000Åを形成して中間
膜5とする。ドレイン、ソース、ゲートと電気的接触を
とるためのコンタクトホールを形成して、アルミ膜10,0
00Åを形成、加工して、アルミ配線として、図3のMOSト
ランジスタを試作した。試作したMOSトランジスタは、
ドレインの耐圧が40V以上であり、静電破壊耐圧も4000V
以上である。本発明により、目的の半導体素子を得るこ
とができることを確認できた。
膜5とする。ドレイン、ソース、ゲートと電気的接触を
とるためのコンタクトホールを形成して、アルミ膜10,0
00Åを形成、加工して、アルミ配線として、図3のMOSト
ランジスタを試作した。試作したMOSトランジスタは、
ドレインの耐圧が40V以上であり、静電破壊耐圧も4000V
以上である。本発明により、目的の半導体素子を得るこ
とができることを確認できた。
【００４５】本発明の第４の実施例におけるMOSトラン
ジスタの断面図が図５である。この実施例では、N型半
導体基板を使用したNチャネルMOSトランジスタで、MOS
トランジスタは、フィールドドープを利用した低濃度な
ドリフト領域を有するドレイン構造としている例につい
て説明する。今回試作した第１のMOSトランジスタの耐
圧は30V、第2のMOSトランジスタの耐圧は10Vの仕様であ
る。
ジスタの断面図が図５である。この実施例では、N型半
導体基板を使用したNチャネルMOSトランジスタで、MOS
トランジスタは、フィールドドープを利用した低濃度な
ドリフト領域を有するドレイン構造としている例につい
て説明する。今回試作した第１のMOSトランジスタの耐
圧は30V、第2のMOSトランジスタの耐圧は10Vの仕様であ
る。
【００４６】半導体基板101は、N型基板である。半導体
基板101の上にN型のエピタキシャル層102を形成してい
る。エピタキシャル層102の厚さは12 mmである。 エピ
タキシャル層の中にP型ウエル領域を形成して、その中
にNチャネルMOSトランジスタを形成している。
基板101の上にN型のエピタキシャル層102を形成してい
る。エピタキシャル層102の厚さは12 mmである。 エピ
タキシャル層の中にP型ウエル領域を形成して、その中
にNチャネルMOSトランジスタを形成している。
【００４７】第1のMOSトランジスタのゲート1は、燐を
拡散した多結晶シリコン膜からなる。ドレイン2は、フ
ィールドドープを利用した低濃度なドリフト領域を有す
る構造としている。このため、ゲートの多結晶シリコン
膜が、フィールド酸化膜4に載りかかった構造となる。
ドレイン2のドリフト領域は、N領域12とN-領域13からな
る。N領域12とN-領域13は、N+領域11と接しており、N+
領域11からドレインのアルミ配線6と電気的コンタクト
をとっている。 ソース3は通常のMOSトランジスタと同
じ構造である。
拡散した多結晶シリコン膜からなる。ドレイン2は、フ
ィールドドープを利用した低濃度なドリフト領域を有す
る構造としている。このため、ゲートの多結晶シリコン
膜が、フィールド酸化膜4に載りかかった構造となる。
ドレイン2のドリフト領域は、N領域12とN-領域13からな
る。N領域12とN-領域13は、N+領域11と接しており、N+
領域11からドレインのアルミ配線6と電気的コンタクト
をとっている。 ソース3は通常のMOSトランジスタと同
じ構造である。
【００４８】MOSトランジスタのゲート長は8 mmで、ド
レインの低濃度ドリフト部の長さは4.2 mmで設計してい
る。ドレイン2の下部には、埋め込み拡散層103が形成し
ている。埋め込み拡散層の厚さは約10 mmである。ウエ
ル領域104の深さは、8 mmあり、埋め込み拡散層103と電
気的につながるように設計している。 N-領域13の深さ
は約7 mmであるので、ちょうど埋め込み拡散層1 03と接
するような設計である。
レインの低濃度ドリフト部の長さは4.2 mmで設計してい
る。ドレイン2の下部には、埋め込み拡散層103が形成し
ている。埋め込み拡散層の厚さは約10 mmである。ウエ
ル領域104の深さは、8 mmあり、埋め込み拡散層103と電
気的につながるように設計している。 N-領域13の深さ
は約7 mmであるので、ちょうど埋め込み拡散層1 03と接
するような設計である。
【００４９】この構造であれば、ドレインは静電耐性を
十分もつ体積を確保しており、ドレイン下部と半導体基
板の間も10 mmの間隔があるため、ドレイン−半導体基
板間の耐圧も十分である。
十分もつ体積を確保しており、ドレイン下部と半導体基
板の間も10 mmの間隔があるため、ドレイン−半導体基
板間の耐圧も十分である。
【００５０】また、第2のMOSトランジスタのゲート201
は、燐を拡散した多結晶シリコン膜からなる。ドレイン
202、ソース203は通常のMOSトランジスタと同じ構造で
ある。 MOSトランジスタのゲート長は1.6mmであり、第1
のMOSトランジスタに比べて小さいMOSトランジスタの形
成ができる。
は、燐を拡散した多結晶シリコン膜からなる。ドレイン
202、ソース203は通常のMOSトランジスタと同じ構造で
ある。 MOSトランジスタのゲート長は1.6mmであり、第1
のMOSトランジスタに比べて小さいMOSトランジスタの形
成ができる。
【００５１】次に、製造工程について簡単に説明する。
はじめに、埋め込み拡散層103を形成するため、硼素を1
1014 cm-2注入する。次に、燐をドープしながらエピタ
キシャル膜102を形成する。次に、ウエル領域104、204
を形成するため、硼素を51012cm-2注入し、N-領域13を
形成するため、砒素を11013 cm-2注入し、1250Cでドラ
イブインをする。このときにウエル領域104、204、埋め
込み拡散層103、N-領域13が拡散して形成される。
はじめに、埋め込み拡散層103を形成するため、硼素を1
1014 cm-2注入する。次に、燐をドープしながらエピタ
キシャル膜102を形成する。次に、ウエル領域104、204
を形成するため、硼素を51012cm-2注入し、N-領域13を
形成するため、砒素を11013 cm-2注入し、1250Cでドラ
イブインをする。このときにウエル領域104、204、埋め
込み拡散層103、N-領域13が拡散して形成される。
【００５２】次に、シリコン酸化膜とシリコン窒化膜を
パターニングする。次に、レジストをマスクにして、フ
ィールドドープ7を形成するため、硼素を81013 cm-2注
入する。またN領域12を形成するため、燐を21012 cm-2
注入する。次に、フィールド酸化膜4を1100Cで11300Å
形成する。
パターニングする。次に、レジストをマスクにして、フ
ィールドドープ7を形成するため、硼素を81013 cm-2注
入する。またN領域12を形成するため、燐を21012 cm-2
注入する。次に、フィールド酸化膜4を1100Cで11300Å
形成する。
【００５３】次に、第1のMOSトランジスタとして950Å
及び第2のMOSトランジスタとして300Åのゲート酸化膜
を熱酸化により形成して、4000Åの多結晶シリコン膜を
成膜して、燐をプレデポジションで多結晶シリコンに注
入する。次に、多結晶シリコン膜を加工して、ゲート
1、201を形成する。次に、第1のMOSトランジスタのドレ
イン2のN+領域11とソース3、及び第2のMOSトランジスタ
のドレイン202、ソース203を形成するため、砒素を710
15 cm-2注入して、950Cのアニールをする。
及び第2のMOSトランジスタとして300Åのゲート酸化膜
を熱酸化により形成して、4000Åの多結晶シリコン膜を
成膜して、燐をプレデポジションで多結晶シリコンに注
入する。次に、多結晶シリコン膜を加工して、ゲート
1、201を形成する。次に、第1のMOSトランジスタのドレ
イン2のN+領域11とソース3、及び第2のMOSトランジスタ
のドレイン202、ソース203を形成するため、砒素を710
15 cm-2注入して、950Cのアニールをする。
【００５４】次に、硼素燐ガラス8000Åを形成して中間
膜5とする。ドレイン、ソース、ゲートと電気的接触を
とるためのコンタクトホールを形成して、アルミ膜10,0
00Åを形成、加工して、アルミ配線として、図4のMOSト
ランジスタを試作した。試作した第1のMOSトランジスタ
は、ドレインの耐圧が40V以上であり、静電破壊耐圧も4
000V以上である。第2のMOSトランジスタは、ドレインの
耐圧が15Vであり、静電破壊耐圧も4000V以上である。本
発明により、目的の半導体素子を得ることができること
を確認できた。
膜5とする。ドレイン、ソース、ゲートと電気的接触を
とるためのコンタクトホールを形成して、アルミ膜10,0
00Åを形成、加工して、アルミ配線として、図4のMOSト
ランジスタを試作した。試作した第1のMOSトランジスタ
は、ドレインの耐圧が40V以上であり、静電破壊耐圧も4
000V以上である。第2のMOSトランジスタは、ドレインの
耐圧が15Vであり、静電破壊耐圧も4000V以上である。本
発明により、目的の半導体素子を得ることができること
を確認できた。
【００５５】
【発明の効果】本発明により、通常のMOSトランジスタ
製造工程を使い、実質的に深いウエル領域の形成が可能
となる。これにより、低濃度で、体積の大きいドレイン
を形成することが可能となり、高耐圧で、静電耐性の強
いMOSトランジスタの形成が可能となる。
製造工程を使い、実質的に深いウエル領域の形成が可能
となる。これにより、低濃度で、体積の大きいドレイン
を形成することが可能となり、高耐圧で、静電耐性の強
いMOSトランジスタの形成が可能となる。
【００５６】従って、従来の問題を解決し、耐圧が高
く、静電気破壊にも強い半導体素子を提供することが可
能となる。
く、静電気破壊にも強い半導体素子を提供することが可
能となる。
【図１】図１は、本発明の第１実施例である半導体装置
の断面図である。
の断面図である。
【図２】図２は、本発明の第２実施例である半導体装置
の断面図である。
の断面図である。
【図３】図３は、本発明の第３実施例である半導体装置
の断面図である。
の断面図である。
【図４】図４は、従来の半導体装置の断面図である。
【図５】図５は、本発明の第４実施例である半導体装置
の断面図である。
の断面図である。
１ ゲート２ ドレイン３ ソース４ フィー
ルド酸化膜 ５ 中間膜 ６ アルミ配線 ７ フィールドドープ １２ N±領域 １３ N−領域 １０１ 半導体基板 １０２ エピタキシャル層 １０３ 埋め込み拡散層 １０４ ウエル領域
ルド酸化膜 ５ 中間膜 ６ アルミ配線 ７ フィールドドープ １２ N±領域 １３ N−領域 １０１ 半導体基板 １０２ エピタキシャル層 １０３ 埋め込み拡散層 １０４ ウエル領域
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(72)発明者 石井 和敏
千葉県千葉市美浜区中瀬１丁目８番地 セ
イコーインスツルメンツ株式会社内
(72)発明者 斎藤 直人
千葉県千葉市美浜区中瀬１丁目８番地 セ
イコーインスツルメンツ株式会社内
Ｆターム(参考） 5F048 AA05 AB03 AC01 BA02 BA06
BA12 BB05 BB16 BC03 BC05
BC06 BC07 BC18 BG12
5F140 AA17 AA18 AA25 AB01 BA01
BA16 BC06 BC09 BC12 BD18
BD19 BE07 BF01 BF04 BF44
BG37 BG51 BH14 BH17 BH30
BH34 BH40 BJ01 BJ05 BJ23
BK13 BK21 CB01 CB02 CB08
CC07 CD02
Claims (18)
- 【請求項１】 第１導電型の半導体基板と、半導体基板
の上に形成された第１導電型のエピタキシャル層と、前
記半導体基板と前記エピタキシャル層の間に形成された
第２導電型の埋め込み拡散層と、前記埋め込み拡散層の
上部に形成され、前記埋め込み拡散層と電気的につなが
っている第２導電型のウエル領域からなることを特徴と
する半導体素子。 - 【請求項２】 前記ウエル領域に、MOSトランジスタが
形成されている請求項１記載の半導体素子。 - 【請求項３】 前記埋め込み拡散層の上部にドレイン領
域が形成されている請求項１または２のいずれか１項記
載の半導体素子。 - 【請求項４】 前記埋め込み拡散層の上部にドレイン領
域が形成され、前記ドレイン領域の下にドレイン領域と
同じ電気極性をもつ拡散領域が存在している請求項１乃
至３のいずれか１項記載の半導体素子。 - 【請求項５】 前記拡散領域の不純物濃度が前記ドレイ
ンの不純物濃度よりも低い請求項４記載の半導体素子。 - 【請求項６】 前記半導体基板及び前記エピタキシャル
層がN型で、前記埋め込み拡散層及び前記ウェル領域がP
型である請求項１乃至５記載のいずれか１項の半導体素
子。 - 【請求項７】 前記ウエル領域に、半導体素子の出力ト
ランジスタが形成されている請求項１乃至６記載のいず
れか１項の半導体素子。 - 【請求項８】 前記ウエル領域に、静電気から半導体素
子を保護するための、ESD保護トランジスタが形成され
た請求項１乃至７のいずれか１項記載の半導体素子。 - 【請求項９】 半導体基板と、半導体基板の上に半導体
基板と同じ電気極性をもつエピタキシャル層と、半導体
基板とエピタキシャル層の間に半導体基板と異なる電気
極性をもつ埋め込み拡散層と、埋め込み拡散層の上部に
形成された埋め込み拡散層と同じ電気極性をもつウエル
領域からなり、前記埋め込み拡散層と前記ウエル領域が
電気的につながっている半導体素子の製造方法におい
て、 前記半導体基板に、前記埋め込み層を形成するために必
要な不純物を入れた後に、前記エピタキシャル層を形成
して、前記エピタキシャル層に前記ウエル領域を形成す
ることを特徴とする半導体装置の製造方法。 - 【請求項１０】 前記ドレイン下部の拡散層が前記エピ
タキシャル層からなる請求項４乃至8記載のいずれか１
項の半導体素子。 - 【請求項１１】 半導体基板と、半導体基板の上に半導
体基板と同じ電気極性をもつエピタキシャル層と、半導
体基板とエピタキシャル層の間に半導体基板と異なる電
気極性をもつ埋め込み拡散層と、埋め込み拡散層の上部
に形成された埋め込み拡散層と同じ電気極性をもつウエ
ル領域からなり、前記埋め込み拡散層と前記ウエル領域
が電気的につながっており、前記埋め込み拡散層の上部
にドレイン領域があり、ドレイン領域の下にドレイン領
域と同じ電気極性をもつ拡散領域が存在し、前記ドレイ
ン下部の拡散層が前記エピタキシャル層からなる半導体
装置の製造方法において、 前記ウエルを形成するための不純物を前記ドレイン下部
の拡散層を除いたウエル領域に注入することにより、前
記ウエル及び前記ドレイン下部の拡散層を形成すること
を特徴とする半導体装置の製造方法。 - 【請求項１２】 前記埋め込み層の不純物濃度が前記ウ
エル領域よりも高い請求項1乃至８又は10記載のいずれ
か１項の半導体素子。 - 【請求項１３】 前記埋め込み拡散層の上部に前記ソー
ス領域がある請求項１乃至８又は10又は12記載のいずれ
か１項の半導体素子。 - 【請求項１４】 前記ソース領域の下にソース領域と同
じ電気極性をもつ拡散領域が存在する請求13記載の半導
体素子。 - 【請求項１５】 半導体基板と、半導体基板の上に半導
体基板と同じ電気極性をもつエピタキシャル層と、半導
体基板とエピタキシャル層の間に半導体基板と異なる電
気極性をもつ埋め込み拡散層と、埋め込み拡散層の上部
に形成された埋め込み拡散層と同じ電気極性をもつウエ
ル領域からなり、前記埋め込み拡散層と前記ウエル領域
が電気的につながっており、前記埋め込み拡散層の上部
にドレイン領域があり、ドレイン領域が不純物濃度の低
い拡散領域と、不純物濃度が高い拡散領域からなる半導
体装置において、 前記不純物濃度が高い拡散領域がゲート電極から離れて
いることを特徴とする半導体素子。 - 【請求項１６】 半導体基板と、半導体基板の上に半導
体基板と同じ電気極性をもつエピタキシャル層と、半導
体基板とエピタキシャル層の間に半導体基板と異なる電
気極性をもつ埋め込み拡散層と、埋め込み拡散層の上部
に形成された埋め込み拡散層と同じ電気極性をもつウエ
ル領域からなり、前記埋め込み拡散層と前記ウエル領域
が電気的につながっており、前記埋め込み拡散層の上部
にドレイン領域があり、ドレイン領域が不純物濃度の低
い拡散領域と、不純物濃度が高い拡散領域からなる第1
のMOSトランジスタと、ドレイン領域が不純物濃度が高
い拡散領域からなる第２のMOSトランジスタとを有する
半導体装置において、 前記第1のMOSトランジスタの電気的耐圧が、前記第2のM
OSトランジスタの電気的耐圧よりも大きいことを特徴と
する半導体素子。 - 【請求項１７】 前記第1のMOSトランジスタの電気的耐
圧が、前記第2のMOSトランジスタの電気的耐圧よりも大
きい請求項１６記載の半導体素子。 - 【請求項１８】 前記半導体基板と異なる極性のウエル
領域に形成される前記第1及び第2MOSトランジスタのウ
エルの電位が異なる請求項１６乃至17記載のいずれか１
項の半導体素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002234680A JP2003197908A (ja) | 2001-09-12 | 2002-08-12 | 半導体素子及びその製造方法 |
| US10/236,413 US7161198B2 (en) | 2001-09-12 | 2002-09-06 | Semiconductor integrated circuit device having MOS transistor |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-276761 | 2001-09-12 | ||
| JP2001276761 | 2001-09-12 | ||
| JP2001321817 | 2001-10-19 | ||
| JP2001-321817 | 2001-10-19 | ||
| JP2002234680A JP2003197908A (ja) | 2001-09-12 | 2002-08-12 | 半導体素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003197908A true JP2003197908A (ja) | 2003-07-11 |
Family
ID=27347487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002234680A Pending JP2003197908A (ja) | 2001-09-12 | 2002-08-12 | 半導体素子及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7161198B2 (ja) |
| JP (1) | JP2003197908A (ja) |
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Also Published As
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|---|---|
| US20030049907A1 (en) | 2003-03-13 |
| US7161198B2 (en) | 2007-01-09 |
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