JP2003249653A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】オン電圧とターンオフ損失のトレードオフを良
好に確保しながら、素子間でのオン電圧のばらつきを小
さくすること。 【解決手段】ＩＧＢＴのｐコレクタ層８の活性化した不
純物ピーク濃度を２×１０17ｃｍ-3以上で、２×１０18
ｃｍ-3以下とすることで、オン電圧とターンオフ損失の
トレードオフを良好に確保しながら、素子間でオン電圧
のばらつきを小さくする。
好に確保しながら、素子間でのオン電圧のばらつきを小
さくすること。 【解決手段】ＩＧＢＴのｐコレクタ層８の活性化した不
純物ピーク濃度を２×１０17ｃｍ-3以上で、２×１０18
ｃｍ-3以下とすることで、オン電圧とターンオフ損失の
トレードオフを良好に確保しながら、素子間でオン電圧
のばらつきを小さくする。
Description
【０００１】
【発明の属する技術分野】この発明は、電力変換装置な
どに用いられる半導体装置に関する。
どに用いられる半導体装置に関する。
【０００２】
【従来の技術】近年、６００〜１２００Ｖ耐圧のＩＧＢ
Ｔ（Ｉｎｓｕｌａｔｅｄ ＧａｔｅＢｉｐｏｌａｒ Ｔ
ｒａｎｓｉｓｉｔｏｒ）などのＭＯＳ制御型の電力用半
導体デバイスでは、動作時のエネルギー損失の低減、ウ
ェハコストの削減のため、エピタキシャル基板よりも安
価なＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）基板を用い、
厚さを１２００Ｖ品では２００μｍ程度、６００Ｖ品で
は１００μｍ程度に加工してデバイスを作り込む技術が
発展してきている。
Ｔ（Ｉｎｓｕｌａｔｅｄ ＧａｔｅＢｉｐｏｌａｒ Ｔ
ｒａｎｓｉｓｉｔｏｒ）などのＭＯＳ制御型の電力用半
導体デバイスでは、動作時のエネルギー損失の低減、ウ
ェハコストの削減のため、エピタキシャル基板よりも安
価なＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）基板を用い、
厚さを１２００Ｖ品では２００μｍ程度、６００Ｖ品で
は１００μｍ程度に加工してデバイスを作り込む技術が
発展してきている。
【０００３】この耐圧クラスのＩＧＢＴでは、ＦＺウェ
ハの表面側にゲート部やエミッタ部を作り込んだ後、ウ
ェハの裏面側を機械的または化学的に除去して最適なウ
ェハ厚さにして、その裏面にボロンのイオン注入を行
い、その後３５０℃から４５０℃程度の活性化熱処理を
施して製造するＮＰＴ（Ｎｏｎ Ｐｕｎｃｈ−Ｔｈｒｏ
ｕｇｈ）型のＮＰＴ−ＩＧＢＴが注目されている。
ハの表面側にゲート部やエミッタ部を作り込んだ後、ウ
ェハの裏面側を機械的または化学的に除去して最適なウ
ェハ厚さにして、その裏面にボロンのイオン注入を行
い、その後３５０℃から４５０℃程度の活性化熱処理を
施して製造するＮＰＴ（Ｎｏｎ Ｐｕｎｃｈ−Ｔｈｒｏ
ｕｇｈ）型のＮＰＴ−ＩＧＢＴが注目されている。
【０００４】図６は、従来のＮＰＴ−ＩＧＢＴの要部断
面図である。ｎ半導体基板１００としてＦＺ基板を用
い、その厚みＷを１００μｍ程度とし、ターンオフ損失
とオン電圧（ＶCE(sat) のこと）のトレードオフを改善
するために、ｐコレクタ層８ａの不純物ピーク濃度を、
１×１０17ｃｍ-3としている。以下の説明で不純物ピー
ク濃度は、イオン注入後に活性化熱処理を行った後で
の、活性化した不純物濃度のピーク値のことをいう。
尚、図中の１はｎドリフト領域、２はｐウエル領域、３
はｎエミッタ領域、４はゲート絶縁膜、５はゲート電
極、６は層間絶縁膜、７はエミッタ電極、９はコレクタ
電極、１０はコンタクトホールである。
面図である。ｎ半導体基板１００としてＦＺ基板を用
い、その厚みＷを１００μｍ程度とし、ターンオフ損失
とオン電圧（ＶCE(sat) のこと）のトレードオフを改善
するために、ｐコレクタ層８ａの不純物ピーク濃度を、
１×１０17ｃｍ-3としている。以下の説明で不純物ピー
ク濃度は、イオン注入後に活性化熱処理を行った後で
の、活性化した不純物濃度のピーク値のことをいう。
尚、図中の１はｎドリフト領域、２はｐウエル領域、３
はｎエミッタ領域、４はゲート絶縁膜、５はゲート電
極、６は層間絶縁膜、７はエミッタ電極、９はコレクタ
電極、１０はコンタクトホールである。
【０００５】
【発明が解決しようとする課題】しかし、１×１０17ｃ
ｍ-3の不純物ピーク濃度では、ＮＰＴ−ＩＧＢＴのオン
電圧とターンオフ損失のトレードオフは改善できるが、
オン電圧のばらつきが素子間で大きくなるという問題が
ある。これは、ｐコレクタ層８ａの不純物濃度が低くな
ると、ｐコレクタ層８ａとコレクタ電極９の接触抵抗値
がばらつくためである。
ｍ-3の不純物ピーク濃度では、ＮＰＴ−ＩＧＢＴのオン
電圧とターンオフ損失のトレードオフは改善できるが、
オン電圧のばらつきが素子間で大きくなるという問題が
ある。これは、ｐコレクタ層８ａの不純物濃度が低くな
ると、ｐコレクタ層８ａとコレクタ電極９の接触抵抗値
がばらつくためである。
【０００６】この発明の目的は、前記の課題を解決し
て、オン電圧とターンオフ損失のトレードオフを良好に
確保しながら、素子間でのオン電圧のばらつきが小さい
半導体装置を提供することにある。
て、オン電圧とターンオフ損失のトレードオフを良好に
確保しながら、素子間でのオン電圧のばらつきが小さい
半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】前記の目的を達成するた
めに、第１導電型半導体基板の第１主面側の表面層に形
成される該半導体基板より不純物濃度が高い第１導電型
の第１領域と、該第１領域上に形成される第１電極と、
前記半導体基板の第２主面側の表面層に形成される第２
導電型の第２領域と、該第２領域上に形成される第２電
極とを具備する半導体装置において、前記第２領域の活
性化した不純物ピーク濃度が、２×１０ 17ｃｍ-3以上２
×１０18ｃｍ-3以下となるようにする。
めに、第１導電型半導体基板の第１主面側の表面層に形
成される該半導体基板より不純物濃度が高い第１導電型
の第１領域と、該第１領域上に形成される第１電極と、
前記半導体基板の第２主面側の表面層に形成される第２
導電型の第２領域と、該第２領域上に形成される第２電
極とを具備する半導体装置において、前記第２領域の活
性化した不純物ピーク濃度が、２×１０ 17ｃｍ-3以上２
×１０18ｃｍ-3以下となるようにする。
【０００８】また、第１導電型の半導体基板の第１主面
の表面層に選択的に形成される第２導電型のウエル領域
と、該ウエル領域の表面層に選択的に形成される第１導
電型のエミッタ領域と、該エミッタ領域と前記半導体基
板に挟まれた前記ウエル領域上にゲート絶縁膜を介して
形成されるゲート電極と、前記エミッタ領域上に形成さ
れるエミッタ電極と、前記半導体基板の第２主面の表面
層に形成される第２導電型のコレクタ領域と、該コレク
タ領域上に形成されるコレクタ電極とを具備する半導体
装置において、前記コレクタ領域の活性化した不純物ピ
ーク濃度が、２×１０17ｃｍ-3以上２×１０18ｃｍ-3以
下となるようにする。
の表面層に選択的に形成される第２導電型のウエル領域
と、該ウエル領域の表面層に選択的に形成される第１導
電型のエミッタ領域と、該エミッタ領域と前記半導体基
板に挟まれた前記ウエル領域上にゲート絶縁膜を介して
形成されるゲート電極と、前記エミッタ領域上に形成さ
れるエミッタ電極と、前記半導体基板の第２主面の表面
層に形成される第２導電型のコレクタ領域と、該コレク
タ領域上に形成されるコレクタ電極とを具備する半導体
装置において、前記コレクタ領域の活性化した不純物ピ
ーク濃度が、２×１０17ｃｍ-3以上２×１０18ｃｍ-3以
下となるようにする。
【０００９】また、第１導電型の半導体基板の第１主面
の表面層に選択的に形成される第２導電型のウエル領域
と、該ウエル領域を貫通し前記半導体基板に達するトレ
ンチ溝の側壁と底部を被覆して形成されるゲート絶縁膜
と、前記トレンチ溝を充填して形成されるゲート電極
と、前記ウエル領域の表面層に、前記トレンチ溝と接し
選択的に形成されるエミッタ領域と、該エミッタ領域上
に形成されるエミッタ電極と、前記半導体基板の第２主
面の表面層に形成される第２導電型のコレクタ領域と、
該コレクタ領域上に形成されるコレクタ電極とを具備す
る半導体装置において、前記コレクタ領域の活性化した
不純物ピーク濃度が、２×１０17ｃｍ-3以上２×１０18
ｃｍ-3以下となるようにする。
の表面層に選択的に形成される第２導電型のウエル領域
と、該ウエル領域を貫通し前記半導体基板に達するトレ
ンチ溝の側壁と底部を被覆して形成されるゲート絶縁膜
と、前記トレンチ溝を充填して形成されるゲート電極
と、前記ウエル領域の表面層に、前記トレンチ溝と接し
選択的に形成されるエミッタ領域と、該エミッタ領域上
に形成されるエミッタ電極と、前記半導体基板の第２主
面の表面層に形成される第２導電型のコレクタ領域と、
該コレクタ領域上に形成されるコレクタ電極とを具備す
る半導体装置において、前記コレクタ領域の活性化した
不純物ピーク濃度が、２×１０17ｃｍ-3以上２×１０18
ｃｍ-3以下となるようにする。
【００１０】また、前記コレクタ領域を形成するために
注入するイオン種が、ボロンイオンであるとよい。前記
のように、ｐ型コレクタ層の不純物ピーク濃度を２×１
０17ｃｍ-3以上、２×１０18ｃｍ-3以下にすることによ
り、オン電圧のばらつきを大幅に低減することができ
る。
注入するイオン種が、ボロンイオンであるとよい。前記
のように、ｐ型コレクタ層の不純物ピーク濃度を２×１
０17ｃｍ-3以上、２×１０18ｃｍ-3以下にすることによ
り、オン電圧のばらつきを大幅に低減することができ
る。
【００１１】
【発明の実施の形態】以下の説明で、ｎはｎ型、ｐはｐ
型であり、この導電型は逆にしても勿論構わない。ま
た、図６と同一部位には同一の符号を記した。図１は、
この発明の第１実施例の半導体装置の要部断面図であ
る。この半導体装置はプレーナ型のＮＰＴ−ＩＧＢＴで
ある。この図は図６に相当している。
型であり、この導電型は逆にしても勿論構わない。ま
た、図６と同一部位には同一の符号を記した。図１は、
この発明の第１実施例の半導体装置の要部断面図であ
る。この半導体装置はプレーナ型のＮＰＴ−ＩＧＢＴで
ある。この図は図６に相当している。
【００１２】ｎ半導体基板１００の一方の主面の表面層
にｐウエル領域２を形成し、このｐウエル領域２の表面
層にｎエミッタ領域３を形成し、このｎエミッタ領域３
とｎ半導体基板１００に挟まれたｐウエル領域２上にゲ
ート絶縁膜４を介してゲート電極５を形成する。この上
に層間絶縁膜６を被覆し、層間絶縁膜６にコンタクトホ
ール１０を開けてｎエミッタ領域３と接触するエミッタ
電極７を形成する。
にｐウエル領域２を形成し、このｐウエル領域２の表面
層にｎエミッタ領域３を形成し、このｎエミッタ領域３
とｎ半導体基板１００に挟まれたｐウエル領域２上にゲ
ート絶縁膜４を介してゲート電極５を形成する。この上
に層間絶縁膜６を被覆し、層間絶縁膜６にコンタクトホ
ール１０を開けてｎエミッタ領域３と接触するエミッタ
電極７を形成する。
【００１３】ｎ半導体基板１００の他方の主面の表面層
にｐコレクタ層８を形成し、ｐコレクタ層８上にコレク
タ電極９を形成する。尚、ｎ半導体基板１００で、ｐウ
エル領域２とｐコレクタ領域８で挟まれた箇所はｎドリ
フト領域１である。ｐコレクタ層８の不純物ピーク濃度
（活性化した不純物ピーク濃度のこと）を２×１０17ｃ
ｍ-3以上で、２×１０18ｃｍ-3以下とする。また、ｎ半
導体基板の厚さＷは耐圧クラスによって、５０μｍから
２００μｍ程度とする。
にｐコレクタ層８を形成し、ｐコレクタ層８上にコレク
タ電極９を形成する。尚、ｎ半導体基板１００で、ｐウ
エル領域２とｐコレクタ領域８で挟まれた箇所はｎドリ
フト領域１である。ｐコレクタ層８の不純物ピーク濃度
（活性化した不純物ピーク濃度のこと）を２×１０17ｃ
ｍ-3以上で、２×１０18ｃｍ-3以下とする。また、ｎ半
導体基板の厚さＷは耐圧クラスによって、５０μｍから
２００μｍ程度とする。
【００１４】また、ｐコレクタ層８は、ボロンのイオン
注入と熱処理をして形成し、熱処理温度を３５０℃から
４５０℃とする。ｐコレクタ層８の不純物ピーク濃度を
２×１０17ｃｍ-3以上で、２×１０18ｃｍ-3以下とする
ことで、オン電圧とターンオフ損失のトレードオフを良
好に確保しながら、図３（ｂ）に示すように、素子間で
オン電圧のばらつきを小さくすることができる。
注入と熱処理をして形成し、熱処理温度を３５０℃から
４５０℃とする。ｐコレクタ層８の不純物ピーク濃度を
２×１０17ｃｍ-3以上で、２×１０18ｃｍ-3以下とする
ことで、オン電圧とターンオフ損失のトレードオフを良
好に確保しながら、図３（ｂ）に示すように、素子間で
オン電圧のばらつきを小さくすることができる。
【００１５】図２は、この発明の第２実施例の半導体装
置の要部断面図である。この半導体装置はトレンチ型の
ＮＰＴ−ＩＧＢＴである。ｎ半導体基板１００の一方の
主面の表面層にｐウエル領域２を形成し、このｐウエル
領域２を貫通し、ｎ半導体基板１００に達するトレンチ
１１を形成し、このトレンチ１１の側壁と底面にゲート
絶縁膜４を形成し、さらにポリシリコンをこのトレンチ
１１に充填してゲート電極５を形成する。ｐウエル領域
２の表面層にトレンチ１１の側壁のゲート酸化膜４に接
触するｎエミッタ領域３を形成し、この上に層間絶縁膜
６を被覆し、層間絶縁膜６にコンタクトホール１０を開
けてｎエミッタ領域３と接触するエミッタ電極７を形成
する。
置の要部断面図である。この半導体装置はトレンチ型の
ＮＰＴ−ＩＧＢＴである。ｎ半導体基板１００の一方の
主面の表面層にｐウエル領域２を形成し、このｐウエル
領域２を貫通し、ｎ半導体基板１００に達するトレンチ
１１を形成し、このトレンチ１１の側壁と底面にゲート
絶縁膜４を形成し、さらにポリシリコンをこのトレンチ
１１に充填してゲート電極５を形成する。ｐウエル領域
２の表面層にトレンチ１１の側壁のゲート酸化膜４に接
触するｎエミッタ領域３を形成し、この上に層間絶縁膜
６を被覆し、層間絶縁膜６にコンタクトホール１０を開
けてｎエミッタ領域３と接触するエミッタ電極７を形成
する。
【００１６】ｎ半導体基板１００の他方の主面の表面層
にｐコレクタ層８を形成し、ｐコレクタ層８上にコレク
タ電極９を形成する。尚、ｎ半導体基板１００で、ｐウ
エル領域２とｐコレクタ領域８で挟まれた箇所はｎドリ
フト領域１である。図１と同様に、ｐコレクタ層８の不
純物ピーク濃度（活性化した不純物ピーク濃度のこと）
を２×１０17ｃｍ-3以上で、２×１０18ｃｍ-3以下とす
る。また、ｎ半導体基板の厚さＷは耐圧クラスによっ
て、５０μｍから２００μｍ程度とする。
にｐコレクタ層８を形成し、ｐコレクタ層８上にコレク
タ電極９を形成する。尚、ｎ半導体基板１００で、ｐウ
エル領域２とｐコレクタ領域８で挟まれた箇所はｎドリ
フト領域１である。図１と同様に、ｐコレクタ層８の不
純物ピーク濃度（活性化した不純物ピーク濃度のこと）
を２×１０17ｃｍ-3以上で、２×１０18ｃｍ-3以下とす
る。また、ｎ半導体基板の厚さＷは耐圧クラスによっ
て、５０μｍから２００μｍ程度とする。
【００１７】また、ｐコレクタ層８は、ボロンのイオン
注入と熱処理をして形成し、熱処理温度を３５０℃から
４５０℃とする。ｐコレクタ層８の不純物ピーク濃度を
２×１０17ｃｍ-3以上で、２×１０18ｃｍ-3以下とする
ことで、オン電圧とターンオフ損失のトレードオフを良
好に確保しながら、図３（ｂ）に示すように、素子間で
オン電圧のばらつきを小さくすることができる。
注入と熱処理をして形成し、熱処理温度を３５０℃から
４５０℃とする。ｐコレクタ層８の不純物ピーク濃度を
２×１０17ｃｍ-3以上で、２×１０18ｃｍ-3以下とする
ことで、オン電圧とターンオフ損失のトレードオフを良
好に確保しながら、図３（ｂ）に示すように、素子間で
オン電圧のばらつきを小さくすることができる。
【００１８】尚、本発明をダイオードのｐアノード層に
適用した場合にも、同様の効果が期待できる。図３は、
図１の半導体装置のＩ−Ｖカーブであり、同図（ａ）は
ｐコレクタ層の不純物ピーク濃度が１×１０17ｃｍ-3の
場合、同図（ｂ）は、ｐコレクタ層の不純物ピーク濃度
が２×１０17ｃｍ-3の場合である。縦軸は電流（ＩC ：
コレクタ電流のこと）で、横軸はオン電圧（ＶCE(sat)
：コレクタ・エミッタ間の飽和電圧のこと）である。
いずれも６００Ｖクラスの半導体装置を１０個測定した
Ｉ−Ｖカーブである。
適用した場合にも、同様の効果が期待できる。図３は、
図１の半導体装置のＩ−Ｖカーブであり、同図（ａ）は
ｐコレクタ層の不純物ピーク濃度が１×１０17ｃｍ-3の
場合、同図（ｂ）は、ｐコレクタ層の不純物ピーク濃度
が２×１０17ｃｍ-3の場合である。縦軸は電流（ＩC ：
コレクタ電流のこと）で、横軸はオン電圧（ＶCE(sat)
：コレクタ・エミッタ間の飽和電圧のこと）である。
いずれも６００Ｖクラスの半導体装置を１０個測定した
Ｉ−Ｖカーブである。
【００１９】同図（ａ）では、３０Ａでのオン電圧は、
１．９５Ｖから２．１８Ｖであり、ばらつき（最大値−
最小値）は０．２３Ｖである。このばらつきを標準偏差
（１σ）で表すと０．０４Ｖである。同図（ｂ）では、
同じく３０Ａでのオン電圧は、１．６６Ｖから１．７３
Ｖで、ばらつき（最大値−最小値）は０．０３Ｖであ
る。このばらつきを標準偏差で表すと０．０１５Ｖであ
る。
１．９５Ｖから２．１８Ｖであり、ばらつき（最大値−
最小値）は０．２３Ｖである。このばらつきを標準偏差
（１σ）で表すと０．０４Ｖである。同図（ｂ）では、
同じく３０Ａでのオン電圧は、１．６６Ｖから１．７３
Ｖで、ばらつき（最大値−最小値）は０．０３Ｖであ
る。このばらつきを標準偏差で表すと０．０１５Ｖであ
る。
【００２０】このことから、同図（ｂ）は、同図（ａ）
に比べて、ばらつきも標準偏差も小さくなることが分か
る。さらに、供試数を４０個に増やし、２０Ａでのオン
電圧（ＶCE(sat) ）を測定し、統計処理すると、表１に
なる。
に比べて、ばらつきも標準偏差も小さくなることが分か
る。さらに、供試数を４０個に増やし、２０Ａでのオン
電圧（ＶCE(sat) ）を測定し、統計処理すると、表１に
なる。
【００２１】
【表１】
この表から、不純物ピーク濃度を２×１０17ｃｍ-3にす
ることにより、１×１０17ｃｍ-3の場合のオン電圧を確
保しながら、ばらつきが０．０４０Ｖから０．０１７Ｖ
に向上したことがわかる。このことから、オン電圧とタ
ーンオフ損失のトレードオフを良好に保ちながら、オン
電圧のばらつきを小さくできることが分かる。
ることにより、１×１０17ｃｍ-3の場合のオン電圧を確
保しながら、ばらつきが０．０４０Ｖから０．０１７Ｖ
に向上したことがわかる。このことから、オン電圧とタ
ーンオフ損失のトレードオフを良好に保ちながら、オン
電圧のばらつきを小さくできることが分かる。
【００２２】尚、図２の半導体装置でも同じ効果が得ら
れる。これは、本発明は裏面のコレクタ層８に関するも
のであるため、表側のゲート構造がプレーナ型、トレン
チ型でことなることが影響しないためである。また、オ
ン電圧のばらつきは、前記したように、主にｐコレクタ
層８／コレクタ電極９間の接触抵抗のばらつきに起因す
るため、不純物ピーク濃度が大きいほど、ばらつきは低
減する。
れる。これは、本発明は裏面のコレクタ層８に関するも
のであるため、表側のゲート構造がプレーナ型、トレン
チ型でことなることが影響しないためである。また、オ
ン電圧のばらつきは、前記したように、主にｐコレクタ
層８／コレクタ電極９間の接触抵抗のばらつきに起因す
るため、不純物ピーク濃度が大きいほど、ばらつきは低
減する。
【００２３】また、このオン電圧のばらつき低減効果
は、接触抵抗のばらつきに起因するために、ｎ半導体基
板の厚さＷに関係なく得られる。図４は、ターンオフ損
失比、オン電圧の標準偏差の不純物ピーク濃度の依存性
を示す図である。測定した半導体装置は図１の場合であ
り、その個数は４０個である。図４において、ターンオ
フ損失比は平均値で、ばらつきは標準偏差で示した。ま
たターンオフ損失比は２×１０17ｃｍ-3を基準として規
格化した値である。
は、接触抵抗のばらつきに起因するために、ｎ半導体基
板の厚さＷに関係なく得られる。図４は、ターンオフ損
失比、オン電圧の標準偏差の不純物ピーク濃度の依存性
を示す図である。測定した半導体装置は図１の場合であ
り、その個数は４０個である。図４において、ターンオ
フ損失比は平均値で、ばらつきは標準偏差で示した。ま
たターンオフ損失比は２×１０17ｃｍ-3を基準として規
格化した値である。
【００２４】この図から、不純物ピーク濃度が２×１０
18ｃｍ-3を超えるとターンオフ損失が大きくなりすぎ、
実用に供し得ない。一方、不純物ピーク濃度が２×１０
17ｃｍ-3未満では、オン電圧の標準偏差が大きく成り過
ぎてしまう。そのために、不純物ピーク濃度は２×１０
17ｃｍ-3以上で、２×１０18ｃｍ-3以下が好ましい。勿
論、図２の半導体装置でも同様である。
18ｃｍ-3を超えるとターンオフ損失が大きくなりすぎ、
実用に供し得ない。一方、不純物ピーク濃度が２×１０
17ｃｍ-3未満では、オン電圧の標準偏差が大きく成り過
ぎてしまう。そのために、不純物ピーク濃度は２×１０
17ｃｍ-3以上で、２×１０18ｃｍ-3以下が好ましい。勿
論、図２の半導体装置でも同様である。
【００２５】図５は、不純物ピーク濃度とボロンイオン
注入量の関係を示す図である。この不純物ピーク濃度は
活性化した不純物ピーク濃度であることは勿論である。
不純物ピーク濃度は、ボロンイオン注入量（ドーズ量）
と活性化熱処理温度に依存する。不純物ピーク濃度を２
×１０17ｃｍ-3とするためには、活性化熱処理温度が３
５０℃の場合は、１×１０15ｃｍ-2以上のボロンイオン
注入量が必要であり、活性化熱処理温度を４５０℃に上
げると、７×１０13ｃｍ-2以上のボロンイオン注入量が
必要である。また、活性化熱処理温度が４５０℃の場
合、不純物ピーク濃度を２×１０18ｃｍ-3以下とするた
めには、１×１０15ｃｍ-2以下のボロンイオン注入量と
する必要である。つまり、活性化熱処理温度を３５０℃
から４５０℃の範囲で、不純物ピーク濃度を２×１０17
ｃｍ-3から２×１０18ｃｍ-3とするためには、ボロンイ
オン注入量は活性化熱処理温度に応じて、本図を用いて
決定するとよい。
注入量の関係を示す図である。この不純物ピーク濃度は
活性化した不純物ピーク濃度であることは勿論である。
不純物ピーク濃度は、ボロンイオン注入量（ドーズ量）
と活性化熱処理温度に依存する。不純物ピーク濃度を２
×１０17ｃｍ-3とするためには、活性化熱処理温度が３
５０℃の場合は、１×１０15ｃｍ-2以上のボロンイオン
注入量が必要であり、活性化熱処理温度を４５０℃に上
げると、７×１０13ｃｍ-2以上のボロンイオン注入量が
必要である。また、活性化熱処理温度が４５０℃の場
合、不純物ピーク濃度を２×１０18ｃｍ-3以下とするた
めには、１×１０15ｃｍ-2以下のボロンイオン注入量と
する必要である。つまり、活性化熱処理温度を３５０℃
から４５０℃の範囲で、不純物ピーク濃度を２×１０17
ｃｍ-3から２×１０18ｃｍ-3とするためには、ボロンイ
オン注入量は活性化熱処理温度に応じて、本図を用いて
決定するとよい。
【００２６】
【発明の効果】この発明によれば、コレクタ層の活性化
した不純物ピーク濃度を２×１０17ｃｍ-3から２×１０
18ｃｍ-3の範囲とすることで、ターンオフ損失とオン電
圧のトレードオフを良好に保ちながら、オン電圧のばら
つきを小さくすることができる。
した不純物ピーク濃度を２×１０17ｃｍ-3から２×１０
18ｃｍ-3の範囲とすることで、ターンオフ損失とオン電
圧のトレードオフを良好に保ちながら、オン電圧のばら
つきを小さくすることができる。
【図１】この発明の第１実施例の半導体装置の要部断面
図
図
【図２】この発明の第２実施例の半導体装置の要部断面
図
図
【図３】図１の半導体装置のＩ−Ｖカーブであり、
（ａ）はｐコレクタ層の不純物ピーク濃度が１×１０17
ｃｍ-3の場合、（ｂ）は、ｐコレクタ層の不純物ピーク
濃度が２×１０17ｃｍ-3の場合の図
（ａ）はｐコレクタ層の不純物ピーク濃度が１×１０17
ｃｍ-3の場合、（ｂ）は、ｐコレクタ層の不純物ピーク
濃度が２×１０17ｃｍ-3の場合の図
【図４】ターンオフ損失比とオン電圧の標準偏差の不純
物ピーク濃度依存性を示す図
物ピーク濃度依存性を示す図
【図５】不純物ピーク濃度とボロンイオン注入量の関係
を示す図
を示す図
【図６】従来のＮＰＴ−ＩＧＢＴの要部断面図
１ ｎドリフト領域
２ ｐウェル領域
３ ｎエミッタ領域
４ ゲート絶縁膜
５ ゲート電極
６ 層間絶縁膜
７ エミッタ電極
８、８ａ コレクタ層
９ コレクタ電極
１０ コンタクトホール
１１ トレンチ
１００ ｎ半導体基板
Ｗ ｎ半導体基板の厚み
Claims (4)
- 【請求項１】第１導電型半導体基板の第１主面側の表面
層に形成される該半導体基板より不純物濃度が高い第１
導電型の第１領域と、該第１領域上に形成される第１電
極と、前記半導体基板の第２主面側の表面層に形成され
る第２導電型の第２領域と、該第２領域上に形成される
第２電極とを具備する半導体装置において、 前記第２領域の活性化した不純物ピーク濃度が、２×１
０17ｃｍ-3以上２×１０18ｃｍ-3以下であることを特徴
とする半導体装置。 - 【請求項２】第１導電型の半導体基板の第１主面の表面
層に選択的に形成される第２導電型のウエル領域と、該
ウエル領域の表面層に選択的に形成される第１導電型の
エミッタ領域と、該エミッタ領域と前記半導体基板に挟
まれた前記ウエル領域上にゲート絶縁膜を介して形成さ
れるゲート電極と、前記エミッタ領域上に形成されるエ
ミッタ電極と、前記半導体基板の第２主面の表面層に形
成される第２導電型のコレクタ領域と、該コレクタ領域
上に形成されるコレクタ電極とを具備する半導体装置に
おいて、 前記コレクタ領域の活性化した不純物ピーク濃度が、２
×１０17ｃｍ-3以上２×１０18ｃｍ-3以下であることを
特徴とする半導体装置。 - 【請求項３】第１導電型の半導体基板の第１主面の表面
層に選択的に形成される第２導電型のウエル領域と、該
ウエル領域を貫通し前記半導体基板に達するトレンチ溝
の側壁と底部を被覆して形成されるゲート絶縁膜と、前
記トレンチ溝に充填して形成されるゲート電極と、前記
ウエル領域の表面層に、前記トレンチ溝と接し選択的に
形成されるエミッタ領域と、該エミッタ領域上に形成さ
れるエミッタ電極と、前記半導体基板の第２主面の表面
層に形成される第２導電型のコレクタ領域と、該コレク
タ領域上に形成されるコレクタ電極とを具備する半導体
装置において、 前記コレクタ領域の活性化した不純物ピーク濃度が、２
×１０17ｃｍ-3以上２×１０18ｃｍ-3以下であることを
特徴とする半導体装置。 - 【請求項４】前記第２領域もしくは前記コレクタ領域を
形成するために注入するイオン種が、ボロンイオンであ
ることを特徴とする請求項１〜３のいずれかに記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002049032A JP2003249653A (ja) | 2002-02-26 | 2002-02-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002049032A JP2003249653A (ja) | 2002-02-26 | 2002-02-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003249653A true JP2003249653A (ja) | 2003-09-05 |
Family
ID=28661652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002049032A Pending JP2003249653A (ja) | 2002-02-26 | 2002-02-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003249653A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012156207A (ja) * | 2011-01-24 | 2012-08-16 | Mitsubishi Electric Corp | 半導体装置と半導体装置の製造方法 |
-
2002
- 2002-02-26 JP JP2002049032A patent/JP2003249653A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012156207A (ja) * | 2011-01-24 | 2012-08-16 | Mitsubishi Electric Corp | 半導体装置と半導体装置の製造方法 |
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