JP2003297077A - 強誘電体メモリ装置 - Google Patents
強誘電体メモリ装置Info
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Abstract
(57)【要約】
【課題】 非選択セルのデータ劣化を抑制することを可
能とした強誘電体メモリ装置を提供する。 【解決手段】 ゲートがワード線ＷＬに接続されたトラ
ンジスタＴと、一端がプレート線ＰＬ，ＢＰＬに接続さ
れ、他端がトランジスタＴを介してビット線ＢＬ，ＢＢ
Ｌに接続される強誘電体キャパシタＣとからなるメモリ
セルＭＣがマトリクス配列されたメモリセルアレイ１
と、プレート線ＰＬ，ＢＰＬを駆動するプレート線駆動
回路３と、ワード線ＷＬを駆動するワード線駆動回路５
と、ビット線ＢＬ，ＢＢＬに接続されてメモリセルＭＣ
のデータを検知増幅するセンサアンプ２とを有する。プ
レート線駆動回路３及び／またはワード線駆動回路５の
少なくとも一方の駆動回路本体１０は、駆動能力が異な
るプルアップ用ＰＭＯＳトランジスタＱＰ１，ＱＰ２
と、駆動能力が異なるプルダウンダウン用ＮＭＯＳトラ
ンジスタＱＮ１，ＱＮ２とを有する。トランジスタＱＰ
１，ＱＰ２は２ステップでオン駆動され、トランジスタ
ＱＮ１，ＱＮ２も２ステップでオン駆動される。
能とした強誘電体メモリ装置を提供する。 【解決手段】 ゲートがワード線ＷＬに接続されたトラ
ンジスタＴと、一端がプレート線ＰＬ，ＢＰＬに接続さ
れ、他端がトランジスタＴを介してビット線ＢＬ，ＢＢ
Ｌに接続される強誘電体キャパシタＣとからなるメモリ
セルＭＣがマトリクス配列されたメモリセルアレイ１
と、プレート線ＰＬ，ＢＰＬを駆動するプレート線駆動
回路３と、ワード線ＷＬを駆動するワード線駆動回路５
と、ビット線ＢＬ，ＢＢＬに接続されてメモリセルＭＣ
のデータを検知増幅するセンサアンプ２とを有する。プ
レート線駆動回路３及び／またはワード線駆動回路５の
少なくとも一方の駆動回路本体１０は、駆動能力が異な
るプルアップ用ＰＭＯＳトランジスタＱＰ１，ＱＰ２
と、駆動能力が異なるプルダウンダウン用ＮＭＯＳトラ
ンジスタＱＮ１，ＱＮ２とを有する。トランジスタＱＰ
１，ＱＰ２は２ステップでオン駆動され、トランジスタ
ＱＮ１，ＱＮ２も２ステップでオン駆動される。
Description
【０００１】
【発明の属する技術分野】この発明は、強誘電体キャパ
シタを用いてデータを不揮発に記憶する強誘電体メモリ
装置に関する。
シタを用いてデータを不揮発に記憶する強誘電体メモリ
装置に関する。
【０００２】
【従来の技術】強誘電体メモリは、強誘電体キャパシタ
の残留分極の大きさによって二値データを不揮発に記憶
する。従来の強誘電体メモリのメモリセルは一般に、Ｄ
ＲＡＭと同様に強誘電体キャパシタとトランジスタを直
列接続して構成される。しかしＤＲＡＭと異なり、強誘
電体メモリでは残留分極量でデータを保持するため、信
号電荷をビット線に読み出すには、プレート線を駆動す
ることが必要になる。このため、従来型の強誘電体メモ
リでは、プレート線駆動回路が大きな面積を必要とす
る。
の残留分極の大きさによって二値データを不揮発に記憶
する。従来の強誘電体メモリのメモリセルは一般に、Ｄ
ＲＡＭと同様に強誘電体キャパシタとトランジスタを直
列接続して構成される。しかしＤＲＡＭと異なり、強誘
電体メモリでは残留分極量でデータを保持するため、信
号電荷をビット線に読み出すには、プレート線を駆動す
ることが必要になる。このため、従来型の強誘電体メモ
リでは、プレート線駆動回路が大きな面積を必要とす
る。
【０００３】これに対して、プレート線駆動回路の面積
を小さくできる強誘電体メモリのセルアレイ方式が高島
等によって提案されている。これは、セルトランジスタ
（Ｔ）のソース、ドレインに強誘電体キャパシタ（Ｃ）
の両端をそれぞれ接続してユニットセルを構成し、この
ユニットセルを複数個直列接続してセルブロックを構成
するものである（D.Takashima et al.,"High-density c
hain feroelectric random memory (CFRAM)" in Proc.
VSLI Symp. June 1997,pp.83-84）。このＴＣ並列ユニ
ット直列接続型強誘電体メモリでは、例えば８個のユニ
ットセルでプレート線駆動回路を共有できるため、セル
アレイを高集積化することができる。
を小さくできる強誘電体メモリのセルアレイ方式が高島
等によって提案されている。これは、セルトランジスタ
（Ｔ）のソース、ドレインに強誘電体キャパシタ（Ｃ）
の両端をそれぞれ接続してユニットセルを構成し、この
ユニットセルを複数個直列接続してセルブロックを構成
するものである（D.Takashima et al.,"High-density c
hain feroelectric random memory (CFRAM)" in Proc.
VSLI Symp. June 1997,pp.83-84）。このＴＣ並列ユニ
ット直列接続型強誘電体メモリでは、例えば８個のユニ
ットセルでプレート線駆動回路を共有できるため、セル
アレイを高集積化することができる。
【０００４】具体的に強誘電体メモリのデータは、例え
ば正の残留分極の状態をデータ“１”、負の残留分極の
状態をデータ“０”とする。このときデータ読み出しの
原理は、図１２に示すようになる。“１”データの読み
出しは、プレート線から強誘電体キャパシタに電圧を印
加して、分極を反転させる破壊読み出しとなる。“１”
データ読み出し後、一旦データは“０”となり、その後
ビット線に得られる読み出し電圧により強誘電体キャパ
シタには逆電圧がかかり、再度分極反転して“１”デー
タが再書き込みされる。“０”データ読み出しは、分極
反転しない非破壊読み出しであって、読み出し後も強誘
電体キャパシタには電圧がかからず、そのまま“０”が
再書き込みされる。
ば正の残留分極の状態をデータ“１”、負の残留分極の
状態をデータ“０”とする。このときデータ読み出しの
原理は、図１２に示すようになる。“１”データの読み
出しは、プレート線から強誘電体キャパシタに電圧を印
加して、分極を反転させる破壊読み出しとなる。“１”
データ読み出し後、一旦データは“０”となり、その後
ビット線に得られる読み出し電圧により強誘電体キャパ
シタには逆電圧がかかり、再度分極反転して“１”デー
タが再書き込みされる。“０”データ読み出しは、分極
反転しない非破壊読み出しであって、読み出し後も強誘
電体キャパシタには電圧がかからず、そのまま“０”が
再書き込みされる。
【０００５】ところでＴＣ並列ユニット直列接続型強誘
電体メモリでは、スタンバイ状態でセルブロック内の全
てのトランジスタはオンに保持され、強誘電体キャパシ
タの両端はトランジスタにより短絡されている。そして
データ読み出し時は、選択されたワード線を低レベルに
することで、セルブロック内の選択セルのトランジスタ
がオフになり、プレート線から非選択セルのオンしてい
るトランジスタを介して選択セルの強誘電体キャパシタ
に読み出し電圧が印加される。
電体メモリでは、スタンバイ状態でセルブロック内の全
てのトランジスタはオンに保持され、強誘電体キャパシ
タの両端はトランジスタにより短絡されている。そして
データ読み出し時は、選択されたワード線を低レベルに
することで、セルブロック内の選択セルのトランジスタ
がオフになり、プレート線から非選択セルのオンしてい
るトランジスタを介して選択セルの強誘電体キャパシタ
に読み出し電圧が印加される。
【０００６】この場合、強誘電体キャパシタと併設され
たトランジスタのオン抵抗はゼロではないため、上述し
た読み出し動作において、選択セルブロック内の非選択
セルでは、プレート線から強誘電体キャパシタに過渡的
な電圧がかかる。そのときの“１”データの非選択セル
での強誘電体キャパシタの振る舞いを、図１２に示して
いる。図１２に示すように、非選択“１”データセルの
強誘電体キャパシタにかかる過渡的な電圧は、“１”デ
ータを分極反転させるには至らないが、読み出し動作を
終了したときに完全には元の分極量状態まで復帰しな
い。このため、読み出し動作を繰り返すと、非選択セル
の残留分極量の減少分ΔＰｒが次第に大きくなり、デー
タの信頼性劣化、具体的には読み出し信号量の低下を生
じる。
たトランジスタのオン抵抗はゼロではないため、上述し
た読み出し動作において、選択セルブロック内の非選択
セルでは、プレート線から強誘電体キャパシタに過渡的
な電圧がかかる。そのときの“１”データの非選択セル
での強誘電体キャパシタの振る舞いを、図１２に示して
いる。図１２に示すように、非選択“１”データセルの
強誘電体キャパシタにかかる過渡的な電圧は、“１”デ
ータを分極反転させるには至らないが、読み出し動作を
終了したときに完全には元の分極量状態まで復帰しな
い。このため、読み出し動作を繰り返すと、非選択セル
の残留分極量の減少分ΔＰｒが次第に大きくなり、デー
タの信頼性劣化、具体的には読み出し信号量の低下を生
じる。
【０００７】同様の問題は、ワード線を駆動したときに
も生じる。選択ワード線に急峻な駆動電圧を与えると、
この選択ワード線に接続されたセルトランジスタの容量
を介して非選択セルの強誘電体キャパシタに過渡的な電
圧がかかるからである。
も生じる。選択ワード線に急峻な駆動電圧を与えると、
この選択ワード線に接続されたセルトランジスタの容量
を介して非選択セルの強誘電体キャパシタに過渡的な電
圧がかかるからである。
【０００８】
【発明が解決しようとする課題】以上のように、ＴＣ並
列ユニット直列接続型強誘電体メモリでは、データ読み
出し時、過渡的な電圧が非選択セルの誘電体キャパシタ
にかかり、保持データが劣化するという問題がある。
列ユニット直列接続型強誘電体メモリでは、データ読み
出し時、過渡的な電圧が非選択セルの誘電体キャパシタ
にかかり、保持データが劣化するという問題がある。
【０００９】この発明は、上記事情を考慮してなされた
もので、非選択セルのデータ劣化を抑制することを可能
とした強誘電体メモリ装置を提供することを目的として
いる。
もので、非選択セルのデータ劣化を抑制することを可能
とした強誘電体メモリ装置を提供することを目的として
いる。
【００１０】
【課題を解決するための手段】この発明に係る強誘電体
メモリ装置は、ゲートがワード線に接続されたトランジ
スタと、一端がプレート線に他端がビット線に接続され
る強誘電体キャパシタとからなるメモリセルがマトリク
ス配列されたメモリセルアレイと、前記プレート線を駆
動するプレート線駆動回路と、前記ワード線を駆動する
ワード線駆動回路と、前記ビット線に接続されて前記メ
モリセルのデータを検知増幅するセンスアンプとを備
え、前記プレート線駆動回路及びワード線駆動回路の少
なくとも一方は、出力端子を低レベルから高レベルに引
き上げるプルアップ回路と、前記出力端子を高レベルか
ら低レベルに引き下げるプルダウン回路とを有し、前記
プルアップ回路とプルダウン回路の少なくとも一方は、
駆動時に駆動能力が可変できるように構成されているこ
とを特徴とする。
メモリ装置は、ゲートがワード線に接続されたトランジ
スタと、一端がプレート線に他端がビット線に接続され
る強誘電体キャパシタとからなるメモリセルがマトリク
ス配列されたメモリセルアレイと、前記プレート線を駆
動するプレート線駆動回路と、前記ワード線を駆動する
ワード線駆動回路と、前記ビット線に接続されて前記メ
モリセルのデータを検知増幅するセンスアンプとを備
え、前記プレート線駆動回路及びワード線駆動回路の少
なくとも一方は、出力端子を低レベルから高レベルに引
き上げるプルアップ回路と、前記出力端子を高レベルか
ら低レベルに引き下げるプルダウン回路とを有し、前記
プルアップ回路とプルダウン回路の少なくとも一方は、
駆動時に駆動能力が可変できるように構成されているこ
とを特徴とする。
【００１１】この発明によると、プレート線或いはワー
ド線の駆動回路を構成するプルアップ回路とプルダウン
回路の少なくとも一方を、駆動タイミングを異ならせた
二つのトランジスタにより構成することで、駆動電圧波
形を鈍らせることができる。これにより、非選択セルの
強誘電体キャパシタにかかる過渡的電圧のレベルを抑え
て、保持データの劣化を抑制することができる。
ド線の駆動回路を構成するプルアップ回路とプルダウン
回路の少なくとも一方を、駆動タイミングを異ならせた
二つのトランジスタにより構成することで、駆動電圧波
形を鈍らせることができる。これにより、非選択セルの
強誘電体キャパシタにかかる過渡的電圧のレベルを抑え
て、保持データの劣化を抑制することができる。
【００１２】この発明において例えば、プルアップ回路
は、第１のＰＭＯＳトランジスタと、これと併設され
た、第１のＰＭＯＳトランジスタより駆動能力の大きい
第２のＰＭＯＳトランジスタとから構成され、プルダウ
ン回路は、第１のＰＭＯＳトランジスタとゲートが共通
接続された第１のＮＭＯＳトランジスタと、これと併設
された、第１のＮＭＯＳトランジスタより駆動能力の大
きい第２のＮＭＯＳトランジスタとから構成される。こ
の場合、タイミング回路は、出力端子を高レベルに設定
する際には、第１及び第２のＮＭＯＳトランジスタをオ
フ、第１のＰＭＯＳトランジスタをオンにした後、所定
時間遅れて第２のＰＭＯＳトランジスタをオンにすると
いうタイミング信号を発生する。また、出力端子を低レ
ベルに設定する際には、第１及び第２のＰＭＯＳトラン
ジスタをオフ、第１のＮＭＯＳトランジスタをオンにし
た後、所定時間遅れて第２のＮＭＯＳトランジスタをオ
ンにするというタイミング信号を発生する。
は、第１のＰＭＯＳトランジスタと、これと併設され
た、第１のＰＭＯＳトランジスタより駆動能力の大きい
第２のＰＭＯＳトランジスタとから構成され、プルダウ
ン回路は、第１のＰＭＯＳトランジスタとゲートが共通
接続された第１のＮＭＯＳトランジスタと、これと併設
された、第１のＮＭＯＳトランジスタより駆動能力の大
きい第２のＮＭＯＳトランジスタとから構成される。こ
の場合、タイミング回路は、出力端子を高レベルに設定
する際には、第１及び第２のＮＭＯＳトランジスタをオ
フ、第１のＰＭＯＳトランジスタをオンにした後、所定
時間遅れて第２のＰＭＯＳトランジスタをオンにすると
いうタイミング信号を発生する。また、出力端子を低レ
ベルに設定する際には、第１及び第２のＰＭＯＳトラン
ジスタをオフ、第１のＮＭＯＳトランジスタをオンにし
た後、所定時間遅れて第２のＮＭＯＳトランジスタをオ
ンにするというタイミング信号を発生する。
【００１３】或いは、プルアップ回路は、第１のＰＭＯ
Ｓトランジスタと、これと併設された、第１のＰＭＯＳ
トランジスタより駆動能力の大きい第２のＰＭＯＳトラ
ンジスタとから構成され、プルダウン回路は、第１のＰ
ＭＯＳトランジスタとゲートが共通接続された第２のＰ
ＭＯＳトランジスタより駆動能力の小さいＮＭＯＳトラ
ンジスタにより構成される。この場合、タイミング回路
は、出力端子を高レベルに設定する際には、ＮＭＯＳト
ランジスタをオフ、前記第１のＰＭＯＳトランジスタを
オンにした後、所定時間遅れて前記第２のＰＭＯＳトラ
ンジスタをオンにし、出力端子を低レベルに設定する際
には、第１及び第２のＰＭＯＳトランジスタをオフにす
ると同時にＮＭＯＳトランジスタをオンにする。
Ｓトランジスタと、これと併設された、第１のＰＭＯＳ
トランジスタより駆動能力の大きい第２のＰＭＯＳトラ
ンジスタとから構成され、プルダウン回路は、第１のＰ
ＭＯＳトランジスタとゲートが共通接続された第２のＰ
ＭＯＳトランジスタより駆動能力の小さいＮＭＯＳトラ
ンジスタにより構成される。この場合、タイミング回路
は、出力端子を高レベルに設定する際には、ＮＭＯＳト
ランジスタをオフ、前記第１のＰＭＯＳトランジスタを
オンにした後、所定時間遅れて前記第２のＰＭＯＳトラ
ンジスタをオンにし、出力端子を低レベルに設定する際
には、第１及び第２のＰＭＯＳトランジスタをオフにす
ると同時にＮＭＯＳトランジスタをオンにする。
【００１４】或いはまた、プルダウン回路は、第１のＮ
ＭＯＳトランジスタと、これと併設された、第１のＮＭ
ＯＳトランジスタより駆動能力の大きい第２のＮＭＯＳ
トランジスタとから構成され、プルアップ回路は、第１
のＮＭＯＳトランジスタとゲートが共通接続された第２
のＮＭＯＳトランジスタより駆動能力の小さいＰＭＯＳ
トランジスタにより構成される。この場合、タイミング
回路は、出力端子を高レベルに設定する際には、第１及
び第２のＮＭＯＳトランジスタをオフ、ＰＭＯＳトラン
ジスタをオンにし、出力端子を低レベルに設定する際に
は、ＰＭＯＳトランジスタをオフにすると同時に第１の
ＮＭＯＳトランジスタをオンにした後、所定時間遅れて
第２のＮＭＯＳトランジスタをオンにする。
ＭＯＳトランジスタと、これと併設された、第１のＮＭ
ＯＳトランジスタより駆動能力の大きい第２のＮＭＯＳ
トランジスタとから構成され、プルアップ回路は、第１
のＮＭＯＳトランジスタとゲートが共通接続された第２
のＮＭＯＳトランジスタより駆動能力の小さいＰＭＯＳ
トランジスタにより構成される。この場合、タイミング
回路は、出力端子を高レベルに設定する際には、第１及
び第２のＮＭＯＳトランジスタをオフ、ＰＭＯＳトラン
ジスタをオンにし、出力端子を低レベルに設定する際に
は、ＰＭＯＳトランジスタをオフにすると同時に第１の
ＮＭＯＳトランジスタをオンにした後、所定時間遅れて
第２のＮＭＯＳトランジスタをオンにする。
【００１５】この発明に係る強誘電体メモリ装置はま
た、ゲートがワード線に接続されたトランジスタと、一
端がプレート線に接続され、他端が前記トランジスタを
介してビット線に接続される強誘電体キャパシタとから
なるメモリセルがマトリクス配列されたメモリセルアレ
イと、前記プレート線を駆動するプレート線駆動回路
と、前記ワード線を駆動するワード線駆動回路と、前記
ビット線に接続されて前記メモリセルのデータを検知増
幅するセンスアンプとを備え、前記プレート線駆動回路
及びワード線駆動回路の少なくとも一方は、出力端子を
低レベルから高レベルに引き上げるプルアップ用ＰＭＯ
Ｓトランジスタと、前記出力端子を高レベルから低レベ
ルに引き下げるプルダウン用ＮＭＯＳトランジスタと、
タイミング信号に基づいて前記プルアップ用ＰＭＯＳト
ランジスタ及びプルダウン用ＮＭＯＳトランジスタの駆
動力を変化させながらゲートを相補的に駆動するための
遅延要素とを有することを特徴とする。
た、ゲートがワード線に接続されたトランジスタと、一
端がプレート線に接続され、他端が前記トランジスタを
介してビット線に接続される強誘電体キャパシタとから
なるメモリセルがマトリクス配列されたメモリセルアレ
イと、前記プレート線を駆動するプレート線駆動回路
と、前記ワード線を駆動するワード線駆動回路と、前記
ビット線に接続されて前記メモリセルのデータを検知増
幅するセンスアンプとを備え、前記プレート線駆動回路
及びワード線駆動回路の少なくとも一方は、出力端子を
低レベルから高レベルに引き上げるプルアップ用ＰＭＯ
Ｓトランジスタと、前記出力端子を高レベルから低レベ
ルに引き下げるプルダウン用ＮＭＯＳトランジスタと、
タイミング信号に基づいて前記プルアップ用ＰＭＯＳト
ランジスタ及びプルダウン用ＮＭＯＳトランジスタの駆
動力を変化させながらゲートを相補的に駆動するための
遅延要素とを有することを特徴とする。
【００１６】この発明によると、プレート線或いはワー
ド線の駆動回路を構成するプルアップ用ＰＭＯＳトラン
ジスタとプルダウン用ＮＭＯＳトランジスタが一つずつ
であっても、これらを遅延要素を介して駆動すること
で、駆動電圧波形を鈍らせることができる。これによ
り、非選択セルの強誘電体キャパシタにかかる過渡的電
圧のレベルを抑えて、保持データの劣化を抑制すること
ができる。
ド線の駆動回路を構成するプルアップ用ＰＭＯＳトラン
ジスタとプルダウン用ＮＭＯＳトランジスタが一つずつ
であっても、これらを遅延要素を介して駆動すること
で、駆動電圧波形を鈍らせることができる。これによ
り、非選択セルの強誘電体キャパシタにかかる過渡的電
圧のレベルを抑えて、保持データの劣化を抑制すること
ができる。
【００１７】具体的に遅延要素は、例えば、タイミング
信号が入力されてプルアップ用ＰＭＯＳトランジスタの
ゲートを駆動する第１のＣＭＯＳインバータと、タイミ
ング信号が入力されて前記プルダウン用ＮＭＯＳトラン
ジスタのゲートを駆動する第２のＣＭＯＳインバータと
を備えて構成される。この場合好ましくは、第１のＣＭ
ＯＳインバータは、チャネル幅／チャネル長比がプルア
ップ用ＰＭＯＳトランジスタのそれの１／１００以下で
ある第１のＰＭＯＳトランジスタと、チャネル幅／チャ
ネル長比が第１のＰＭＯＳトランジスタのそれの１／１
０以下である第１のＮＭＯＳトランジスタとから構成さ
れ、第２のＣＭＯＳインバータは、チャネル幅／チャネ
ル長比がプルダウン用ＮＭＯＳトランジスタのそれの１
／１００以下である第２のＮＭＯＳトランジスタと、チ
ャネル幅／チャネル長比が第２のＮＭＯＳトランジスタ
のそれの１／１０以下である第２のＰＭＯＳトランジス
タとから構成される。
信号が入力されてプルアップ用ＰＭＯＳトランジスタの
ゲートを駆動する第１のＣＭＯＳインバータと、タイミ
ング信号が入力されて前記プルダウン用ＮＭＯＳトラン
ジスタのゲートを駆動する第２のＣＭＯＳインバータと
を備えて構成される。この場合好ましくは、第１のＣＭ
ＯＳインバータは、チャネル幅／チャネル長比がプルア
ップ用ＰＭＯＳトランジスタのそれの１／１００以下で
ある第１のＰＭＯＳトランジスタと、チャネル幅／チャ
ネル長比が第１のＰＭＯＳトランジスタのそれの１／１
０以下である第１のＮＭＯＳトランジスタとから構成さ
れ、第２のＣＭＯＳインバータは、チャネル幅／チャネ
ル長比がプルダウン用ＮＭＯＳトランジスタのそれの１
／１００以下である第２のＮＭＯＳトランジスタと、チ
ャネル幅／チャネル長比が第２のＮＭＯＳトランジスタ
のそれの１／１０以下である第２のＰＭＯＳトランジス
タとから構成される。
【００１８】或いはまた、遅延要素は、タイミング信号
が入力されてプルアップ用ＰＭＯＳトランジスタとプル
ダウン用ＮＭＯＳトランジスタの共通ゲートを駆動する
ＣＭＯＳインバータにより構成することもできる。この
場合好ましくは、ＣＭＯＳインバータは、チャネル幅／
チャネル長比がプルアップ用ＰＭＯＳトランジスタのそ
れの１／１００以下であるＰＭＯＳトランジスタと、チ
ャネル幅／チャネル長比がプルダウン用ＮＭＯＳトラン
ジスタのそれの１／１００以下であるＮＭＯＳトランジ
スタとから構成される。
が入力されてプルアップ用ＰＭＯＳトランジスタとプル
ダウン用ＮＭＯＳトランジスタの共通ゲートを駆動する
ＣＭＯＳインバータにより構成することもできる。この
場合好ましくは、ＣＭＯＳインバータは、チャネル幅／
チャネル長比がプルアップ用ＰＭＯＳトランジスタのそ
れの１／１００以下であるＰＭＯＳトランジスタと、チ
ャネル幅／チャネル長比がプルダウン用ＮＭＯＳトラン
ジスタのそれの１／１００以下であるＮＭＯＳトランジ
スタとから構成される。
【００１９】この発明が適用される好ましいメモリセル
アレイは、トランジスタのソース、ドレインに強誘電体
キャパシタの両端を接続してメモリセルが構成され、複
数個のメモリセルを直列接続してセルブロックが構成さ
れ、セルブロックの一端がプレート線に接続され、他端
がブロック選択トランジスタを介してビット線に接続さ
れる。
アレイは、トランジスタのソース、ドレインに強誘電体
キャパシタの両端を接続してメモリセルが構成され、複
数個のメモリセルを直列接続してセルブロックが構成さ
れ、セルブロックの一端がプレート線に接続され、他端
がブロック選択トランジスタを介してビット線に接続さ
れる。
【００２０】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、この発明が適用され
るＴＣ並列ユニット直列接続型強誘電体メモリのメモリ
セルアレイ１の構成を示している。ユニットセル（メモ
リセル）ＭＣは、強誘電体キャパシタＣとセルトランジ
スタＴの並列接続により構成されている。この様なユニ
ットセルＭＣが図の例では８個直列接続されて、セルブ
ロックＭＣＢが構成される。図では、一対のビット線Ｂ
Ｌ，ＢＢＬに接続される二つのセルブロックＭＣＢ０，
ＭＣＢ１を示している。
の実施の形態を説明する。図１は、この発明が適用され
るＴＣ並列ユニット直列接続型強誘電体メモリのメモリ
セルアレイ１の構成を示している。ユニットセル（メモ
リセル）ＭＣは、強誘電体キャパシタＣとセルトランジ
スタＴの並列接続により構成されている。この様なユニ
ットセルＭＣが図の例では８個直列接続されて、セルブ
ロックＭＣＢが構成される。図では、一対のビット線Ｂ
Ｌ，ＢＢＬに接続される二つのセルブロックＭＣＢ０，
ＭＣＢ１を示している。
【００２１】セルブロックＭＣＢ０，ＭＣＢ１の各一端
Ｎ１は、ブロック選択トランジスタＱ１０，Ｑ１１を介
してそれぞれビット線ＢＬ，ＢＢＬに接続され、各他端
Ｎ２はそれぞれプレート線ＰＬ，ＢＰＬに接続される。
プレート線ＰＬ，ＢＰＬにはプレート線駆動回路３が接
続される。各セルブロックのセルトランジスタのゲート
は、ワード線ＷＬ（ＷＬ０〜ＷＬ７）に接続され、ワー
ド線ＷＬにはワード線駆動回路５が接続される。ビット
線ＢＬ，ＢＢＬには読み出しデータを検知増幅するセン
スアンプ（ＳＡ）２が接続される。
Ｎ１は、ブロック選択トランジスタＱ１０，Ｑ１１を介
してそれぞれビット線ＢＬ，ＢＢＬに接続され、各他端
Ｎ２はそれぞれプレート線ＰＬ，ＢＰＬに接続される。
プレート線ＰＬ，ＢＰＬにはプレート線駆動回路３が接
続される。各セルブロックのセルトランジスタのゲート
は、ワード線ＷＬ（ＷＬ０〜ＷＬ７）に接続され、ワー
ド線ＷＬにはワード線駆動回路５が接続される。ビット
線ＢＬ，ＢＢＬには読み出しデータを検知増幅するセン
スアンプ（ＳＡ）２が接続される。
【００２２】ビット線ＢＬ，ＢＢＬにはまた、その一方
にデータが読み出されるときに他方に参照電圧を与える
ための参照電圧発生回路４が設けられる。この例では参
照電圧発生回路４は、一端が駆動線ＤＰＬにより駆動さ
れるキャパシタＣｒを用いて構成される。キャパシタＣ
ｒの他端は、スタンバイ時はリセット用ＮＭＯＳトラン
ジスタＱ２２を介してＶＳＳに接続され、アクティブ時
にはＮＭＯＳトランジスタＱ２０，Ｑ２１により選択的
にビット線ＢＢＬ，ＢＬに接続される。
にデータが読み出されるときに他方に参照電圧を与える
ための参照電圧発生回路４が設けられる。この例では参
照電圧発生回路４は、一端が駆動線ＤＰＬにより駆動さ
れるキャパシタＣｒを用いて構成される。キャパシタＣ
ｒの他端は、スタンバイ時はリセット用ＮＭＯＳトラン
ジスタＱ２２を介してＶＳＳに接続され、アクティブ時
にはＮＭＯＳトランジスタＱ２０，Ｑ２１により選択的
にビット線ＢＢＬ，ＢＬに接続される。
【００２３】これにより、データ読み出し時、例えば一
方のビット線ＢＬにデータが読み出される時には、他方
のビット線ＢＢＬに対してキャパシタＣｒのノードを接
続する。そして、駆動線ＤＰＬに与えられる電圧をキャ
パシタＣｒにより容量カップリングさせることにより、
ビット線ＢＢＬに参照電圧Ｖｒｅｆが与えられる。参照
電圧Ｖｒｅｆを、データ“０”，“１”の読み出し電圧
の中間に設定することにより、センスアンプ２によりデ
ータ判別できることになる。
方のビット線ＢＬにデータが読み出される時には、他方
のビット線ＢＢＬに対してキャパシタＣｒのノードを接
続する。そして、駆動線ＤＰＬに与えられる電圧をキャ
パシタＣｒにより容量カップリングさせることにより、
ビット線ＢＢＬに参照電圧Ｖｒｅｆが与えられる。参照
電圧Ｖｒｅｆを、データ“０”，“１”の読み出し電圧
の中間に設定することにより、センスアンプ２によりデ
ータ判別できることになる。
【００２４】図２は、この様な強誘電体メモリの基本動
作のタイミング図である。ユニットセルＭＣは、強誘電
体キャパシタの残留分極が正の状態をデータ“１”、残
留分極が負の状態をデータ“０”として記憶するものと
する。スタンバイ時、全てのワード線ＷＬは“Ｈ”、ブ
ロック選択信号ＢＳ０，ＢＳ１は“Ｌ”、ビット線Ｂ
Ｌ，ＢＢＬ及びプレート線ＰＬ，ＢＰＬは低レベルＶＳ
Ｓに保たれる。このとき、強誘電体キャパシタＣはオン
状態のセルトランジスタＴにより端子間が短絡されてお
り、データを保持する。
作のタイミング図である。ユニットセルＭＣは、強誘電
体キャパシタの残留分極が正の状態をデータ“１”、残
留分極が負の状態をデータ“０”として記憶するものと
する。スタンバイ時、全てのワード線ＷＬは“Ｈ”、ブ
ロック選択信号ＢＳ０，ＢＳ１は“Ｌ”、ビット線Ｂ
Ｌ，ＢＢＬ及びプレート線ＰＬ，ＢＰＬは低レベルＶＳ
Ｓに保たれる。このとき、強誘電体キャパシタＣはオン
状態のセルトランジスタＴにより端子間が短絡されてお
り、データを保持する。
【００２５】アクティブ動作に入り、例えばワード線Ｗ
Ｌ２によりビット線ＢＬ側のユニットセルを選択する場
合には、ビット線ＢＬをフローティングとし、時刻ｔ０
でワード線ＷＬ２を“Ｌ”にした後、ブロック選択信号
ＢＳ０を“Ｈ”とし、プレート線ＰＬを低レベルＶｓｓ
（接地電圧）から高レベルＶａａ（正電圧）に上げる。
これにより、選択されたユニットセルＭＣの強誘電体キ
ャパシタＣに電圧が印加され、データ“０”，“１”に
応じて信号電圧がビット線ＢＬに読み出される。
Ｌ２によりビット線ＢＬ側のユニットセルを選択する場
合には、ビット線ＢＬをフローティングとし、時刻ｔ０
でワード線ＷＬ２を“Ｌ”にした後、ブロック選択信号
ＢＳ０を“Ｈ”とし、プレート線ＰＬを低レベルＶｓｓ
（接地電圧）から高レベルＶａａ（正電圧）に上げる。
これにより、選択されたユニットセルＭＣの強誘電体キ
ャパシタＣに電圧が印加され、データ“０”，“１”に
応じて信号電圧がビット線ＢＬに読み出される。
【００２６】ビット線ＢＬに読み出された信号電圧は、
対をなすビット線ＢＢＬに与えた参照電圧Ｖｒｅｆとの
比較により検出される。即ち、時刻ｔ１でセンタアンプ
活性化信号ＳＥを立ち上げることにより、センスアンプ
２によって、ビット線ＢＬは、データ“１”の場合、Ｖ
ａａに、データ“０”の場合にはＶｓｓになる。その
後、時刻ｔ２でプレート線ＰＬをＶｓｓに戻すことによ
り、センスアンプ２の読み出しデータに基づいて、読み
出されたデータは、再書き込みされる。この後、ブロッ
ク選択トランジスタをオフにした後、時刻ｔ３でセンス
アンプ２を非活性化し、選択ワード線ＷＬ２をＶａａに
戻す。
対をなすビット線ＢＢＬに与えた参照電圧Ｖｒｅｆとの
比較により検出される。即ち、時刻ｔ１でセンタアンプ
活性化信号ＳＥを立ち上げることにより、センスアンプ
２によって、ビット線ＢＬは、データ“１”の場合、Ｖ
ａａに、データ“０”の場合にはＶｓｓになる。その
後、時刻ｔ２でプレート線ＰＬをＶｓｓに戻すことによ
り、センスアンプ２の読み出しデータに基づいて、読み
出されたデータは、再書き込みされる。この後、ブロッ
ク選択トランジスタをオフにした後、時刻ｔ３でセンス
アンプ２を非活性化し、選択ワード線ＷＬ２をＶａａに
戻す。
【００２７】この読み出し／再書き込み動作において、
“１”データの場合には破壊読み出しとなり、“０”デ
ータの場合は非破壊読み出しとなる。即ち、図１２に示
したように、“１”データの場合には、プレート線ＰＬ
からの正電圧Ｖａａの印加により、強誘電体キャパシタ
の残留分極が大きく減少して分極反転を生じる。そして
読み出し後、プレート線ＰＬの電圧をＶｓｓに下げる
と、ビット線が読み出しデータにより高電圧Ｖａａとな
っているために、読み出し時とは逆電圧が強誘電体キャ
パシタにかかって、再度残留分極が正の“１”データ状
態に再書き込みされる。“０”データの場合には、プレ
ート線電圧による分極反転は生ぜず、また読み出し後に
逆電圧が掛かることもなく、元の負の残留分極状態に再
書き込みされる。
“１”データの場合には破壊読み出しとなり、“０”デ
ータの場合は非破壊読み出しとなる。即ち、図１２に示
したように、“１”データの場合には、プレート線ＰＬ
からの正電圧Ｖａａの印加により、強誘電体キャパシタ
の残留分極が大きく減少して分極反転を生じる。そして
読み出し後、プレート線ＰＬの電圧をＶｓｓに下げる
と、ビット線が読み出しデータにより高電圧Ｖａａとな
っているために、読み出し時とは逆電圧が強誘電体キャ
パシタにかかって、再度残留分極が正の“１”データ状
態に再書き込みされる。“０”データの場合には、プレ
ート線電圧による分極反転は生ぜず、また読み出し後に
逆電圧が掛かることもなく、元の負の残留分極状態に再
書き込みされる。
【００２８】図２では、以上の読み出し動作において、
プレート線ＰＬに与える駆動電圧波形が破線で示すよう
に急峻である場合、そのエッジで非選択セルの強誘電体
キャパシタに破線で示すような過渡的な電圧が印加され
る様子を示している。これは前述のように、非選択セル
のトランジスタＴはオンであるが、そのオン抵抗がゼロ
ではないためであり、この様な過渡的電圧により強誘電
体キャパシタに瞬間的に大きな変位電流が流れて、これ
が前述したデータ劣化の原因となる。
プレート線ＰＬに与える駆動電圧波形が破線で示すよう
に急峻である場合、そのエッジで非選択セルの強誘電体
キャパシタに破線で示すような過渡的な電圧が印加され
る様子を示している。これは前述のように、非選択セル
のトランジスタＴはオンであるが、そのオン抵抗がゼロ
ではないためであり、この様な過渡的電圧により強誘電
体キャパシタに瞬間的に大きな変位電流が流れて、これ
が前述したデータ劣化の原因となる。
【００２９】そこでこの実施の形態では、図２に示した
ように、プレート線ＰＬの駆動電圧波形を、実線で示す
ように、その立ち上がり及び立ち下がりを緩やかにし、
これにより非選択セルの強誘電体キャパシタに印加され
る過渡的な電圧ピークを小さくする。
ように、プレート線ＰＬの駆動電圧波形を、実線で示す
ように、その立ち上がり及び立ち下がりを緩やかにし、
これにより非選択セルの強誘電体キャパシタに印加され
る過渡的な電圧ピークを小さくする。
【００３０】図２では示していないが、ワード線ＷＬの
駆動電圧のエッジでも同様に、非選択セルの強誘電体キ
ャパシタに過渡電圧が印加される。従ってワード線駆動
電圧波形について、同様に、その立ち上がり及び立ち下
がりを緩やかにし、これにより非選択セルの強誘電体キ
ャパシタに印加される過渡的な電圧ピークを小さくする
ことが好ましい。
駆動電圧のエッジでも同様に、非選択セルの強誘電体キ
ャパシタに過渡電圧が印加される。従ってワード線駆動
電圧波形について、同様に、その立ち上がり及び立ち下
がりを緩やかにし、これにより非選択セルの強誘電体キ
ャパシタに印加される過渡的な電圧ピークを小さくする
ことが好ましい。
【００３１】図３は、その様な非選択セルに印加される
過渡的電圧を抑えるに好ましいプレート線駆動回路３及
びワード線駆動回路５の駆動回路本体１０の構成と、こ
れをタイミング制御するタイミング回路６を示してい
る。駆動回路本体１０は、プレート線駆動電圧ＶＰＬ
（またはワード線駆動電圧ＶＷＬ）を出力する出力端子
（以下、単にＶＰＬ端子という）と高レベル電源Ｖａａ
の間に併設された二つのプルアップ用ＰＭＯＳトランジ
スタＱＰ１，ＱＰ２と、ＶＰＬ端子と低レベル電源Ｖｓ
ｓとの間に併設された二つのプルダウン用ＮＭＯＳトラ
ンジスタＱＮ１，ＱＮ２とを有する。
過渡的電圧を抑えるに好ましいプレート線駆動回路３及
びワード線駆動回路５の駆動回路本体１０の構成と、こ
れをタイミング制御するタイミング回路６を示してい
る。駆動回路本体１０は、プレート線駆動電圧ＶＰＬ
（またはワード線駆動電圧ＶＷＬ）を出力する出力端子
（以下、単にＶＰＬ端子という）と高レベル電源Ｖａａ
の間に併設された二つのプルアップ用ＰＭＯＳトランジ
スタＱＰ１，ＱＰ２と、ＶＰＬ端子と低レベル電源Ｖｓ
ｓとの間に併設された二つのプルダウン用ＮＭＯＳトラ
ンジスタＱＮ１，ＱＮ２とを有する。
【００３２】ＶＰＬ端子を充電するためのプルアップ回
路を構成する二つのＰＭＯＳトランジスタＱＰ１，ＱＰ
２は、駆動能力が異なる。具体的に、ＰＭＯＳトランジ
スタＱＰ１，ＱＰ２のチャネル幅Ｗｐ／チャネル長Ｌｐ
の比Ｗｐ／Ｌｐをそれぞれ、Ｗｐ１／Ｌｐ１，Ｗｐ２／
Ｌｐ２としたとき、Ｗｐ１／Ｌｐ１＜Ｗｐ２／Ｌｐ２に
設定される。ＶＰＬ端子を放電するためのプルダウン回
路を構成する二つのＮＭＯＳトランジスタＱＮ１，ＱＮ
２も、駆動能力が異なる。具体的に、ＮＭＯＳトランジ
スタＱＮ１，ＱＮ２のチャネル幅Ｗｎ／チャネル長Ｌｎ
の比Ｗｎ／Ｌｎをそれぞれ、Ｗｎ１／Ｌｎ１，Ｗｎ２／
Ｌｎ２としたとき、Ｗｎ１／Ｌｎ１＜Ｗｎ２／Ｌｎ２に
設定される。
路を構成する二つのＰＭＯＳトランジスタＱＰ１，ＱＰ
２は、駆動能力が異なる。具体的に、ＰＭＯＳトランジ
スタＱＰ１，ＱＰ２のチャネル幅Ｗｐ／チャネル長Ｌｐ
の比Ｗｐ／Ｌｐをそれぞれ、Ｗｐ１／Ｌｐ１，Ｗｐ２／
Ｌｐ２としたとき、Ｗｐ１／Ｌｐ１＜Ｗｐ２／Ｌｐ２に
設定される。ＶＰＬ端子を放電するためのプルダウン回
路を構成する二つのＮＭＯＳトランジスタＱＮ１，ＱＮ
２も、駆動能力が異なる。具体的に、ＮＭＯＳトランジ
スタＱＮ１，ＱＮ２のチャネル幅Ｗｎ／チャネル長Ｌｎ
の比Ｗｎ／Ｌｎをそれぞれ、Ｗｎ１／Ｌｎ１，Ｗｎ２／
Ｌｎ２としたとき、Ｗｎ１／Ｌｎ１＜Ｗｎ２／Ｌｎ２に
設定される。
【００３３】駆動能力の小さい方のＰＭＯＳトランジス
タＱＰ１とＮＭＯＳトランジスタＱＮ１のゲートは共通
接続され、ここにタイミング回路６から発生されるタイ
ミング信号Ａが入る。もう一つずつのＰＭＯＳトランジ
スタＱＰ２とＮＭＯＳトランジスタＱＮ２のゲートはそ
れぞれ独立であり、これらには、タイミング回路６から
それぞれ異なるタイミング信号Ｂ，Ｃが入る。
タＱＰ１とＮＭＯＳトランジスタＱＮ１のゲートは共通
接続され、ここにタイミング回路６から発生されるタイ
ミング信号Ａが入る。もう一つずつのＰＭＯＳトランジ
スタＱＰ２とＮＭＯＳトランジスタＱＮ２のゲートはそ
れぞれ独立であり、これらには、タイミング回路６から
それぞれ異なるタイミング信号Ｂ，Ｃが入る。
【００３４】図４は、この様な駆動回路本体１０の動作
波形を、ＶＰＬ端子に正電圧波形を出力する場合につい
て示している。タイミング信号Ａ，Ｂ，Ｃが共に高レベ
ルの状態で、ＰＭＯＳトランジスタＱＰ１，ＱＰ２がオ
フ、ＮＭＯＳトランジスタＱＮ１，ＱＮ２がオン状態に
あり、ＶＰＬ端子は低レベルＶｓｓにある。時刻ｔ１０
でタイミング信号Ａ，Ｃが同時に低レベルになると、Ｎ
ＭＯＳトランジスタＱＮ１，ＱＮ２が共にオフになり、
ＰＭＯＳトランジスタＱＰ１がオンになる。ＰＭＯＳト
ランジスタＱＰ１の駆動能力は小さいから、ＶＰＬ端子
は緩い上昇（充電）カーブで立ち上がる。
波形を、ＶＰＬ端子に正電圧波形を出力する場合につい
て示している。タイミング信号Ａ，Ｂ，Ｃが共に高レベ
ルの状態で、ＰＭＯＳトランジスタＱＰ１，ＱＰ２がオ
フ、ＮＭＯＳトランジスタＱＮ１，ＱＮ２がオン状態に
あり、ＶＰＬ端子は低レベルＶｓｓにある。時刻ｔ１０
でタイミング信号Ａ，Ｃが同時に低レベルになると、Ｎ
ＭＯＳトランジスタＱＮ１，ＱＮ２が共にオフになり、
ＰＭＯＳトランジスタＱＰ１がオンになる。ＰＭＯＳト
ランジスタＱＰ１の駆動能力は小さいから、ＶＰＬ端子
は緩い上昇（充電）カーブで立ち上がる。
【００３５】タイミング信号回路６は、所定時間τ１だ
け遅れて、時刻ｔ１１でタイミング信号Ｂを低レベルに
する。これにより、駆動能力の大きいＰＭＯＳトランジ
スタＱＰ２がオンし、ＶＰＬ端子は十分な高レベルＶａ
ａになる。出力電圧波形の立ち下がりは、時刻ｔ１２で
タイミング信号Ａ，Ｂを同時に高レベルとして、ＰＭＯ
ＳトランジスタＱＰ１，ＱＰ２を共にオフにし、同時に
ＮＭＯＳトランジスタＱＮ１，ＱＮ２のうち駆動能力の
小さい方のＮＭＯＳトランジスタＱＮ１をオンにする。
これにより、ＶＰＬ端子は緩い下降（放電）カーブで立
ち下がる。これに所定時間τ２だけ遅れて、時刻ｔ１３
でタイミング信号Ｃが高レベルになると、駆動能力の大
きいＮＭＯＳトランジスタＱＮ２もオンして、ＶＰＬ端
子は十分な低レベルＶｓｓに戻る。
け遅れて、時刻ｔ１１でタイミング信号Ｂを低レベルに
する。これにより、駆動能力の大きいＰＭＯＳトランジ
スタＱＰ２がオンし、ＶＰＬ端子は十分な高レベルＶａ
ａになる。出力電圧波形の立ち下がりは、時刻ｔ１２で
タイミング信号Ａ，Ｂを同時に高レベルとして、ＰＭＯ
ＳトランジスタＱＰ１，ＱＰ２を共にオフにし、同時に
ＮＭＯＳトランジスタＱＮ１，ＱＮ２のうち駆動能力の
小さい方のＮＭＯＳトランジスタＱＮ１をオンにする。
これにより、ＶＰＬ端子は緩い下降（放電）カーブで立
ち下がる。これに所定時間τ２だけ遅れて、時刻ｔ１３
でタイミング信号Ｃが高レベルになると、駆動能力の大
きいＮＭＯＳトランジスタＱＮ２もオンして、ＶＰＬ端
子は十分な低レベルＶｓｓに戻る。
【００３６】この様にこの実施の形態では、プルアップ
回路及びプルダウン回路の駆動能力を、低駆動能力状態
から高駆動能力状態に２ステップで切り換えることによ
り、ＶＰＬ端子の電圧波形をなだらかにしている。即
ち、図２に実線で示したように、プレート線ＰＬの駆動
電圧の立ち上がり及び立ち下がりを緩やかにすることが
でき、非選択セルの強誘電体キャパシタに印加される過
渡的電圧を抑えることができる。
回路及びプルダウン回路の駆動能力を、低駆動能力状態
から高駆動能力状態に２ステップで切り換えることによ
り、ＶＰＬ端子の電圧波形をなだらかにしている。即
ち、図２に実線で示したように、プレート線ＰＬの駆動
電圧の立ち上がり及び立ち下がりを緩やかにすることが
でき、非選択セルの強誘電体キャパシタに印加される過
渡的電圧を抑えることができる。
【００３７】図４には、ＶＰＬ端子の出力電圧波形と共
に、従来の駆動方式での非選択セルの強誘電体キャパシ
タに流れる変位電流ｉｐ，−ｉｐを示している。これ
は、タイミング信号Ｂが時刻ｔ１０でタイミング信号
Ａ，Ｃと同時に低レベルになり、タイミング信号Ｃが時
刻ｔ１２でタイミング信号Ａ，Ｂと同時に高レベルにな
るものとした場合、即ちＶＰＬ端子に理想的なステップ
電圧が与えられるものとした、いわゆるステップ応答時
に非選択セルの強誘電体キャパシタに流れる変位電流で
ある。この変位電流が“１”データ劣化の原因になる。
に、従来の駆動方式での非選択セルの強誘電体キャパシ
タに流れる変位電流ｉｐ，−ｉｐを示している。これ
は、タイミング信号Ｂが時刻ｔ１０でタイミング信号
Ａ，Ｃと同時に低レベルになり、タイミング信号Ｃが時
刻ｔ１２でタイミング信号Ａ，Ｂと同時に高レベルにな
るものとした場合、即ちＶＰＬ端子に理想的なステップ
電圧が与えられるものとした、いわゆるステップ応答時
に非選択セルの強誘電体キャパシタに流れる変位電流で
ある。この変位電流が“１”データ劣化の原因になる。
【００３８】この実施の形態においては、上述した変位
電流ｉｐ，−ｉｐが流れ得る時間帯のＶＰＬ電圧波形を
なだらかにすることにより、無用な変位電流を抑えるこ
とが可能になる。好ましくは、ＶＰＬ電圧波形の低レベ
ルから高レベルに達するまで遷移時間τ１、高レベルか
ら低レベルに達するまで遷移時間τ２を、上述したステ
ップ応答での変位電流ｉｐ，−ｉｐが流れる時間と同程
度以上に設定する。この様にすれば、変位電流を抑える
ことができ、非選択セルのデータ劣化を防止することが
できる。
電流ｉｐ，−ｉｐが流れ得る時間帯のＶＰＬ電圧波形を
なだらかにすることにより、無用な変位電流を抑えるこ
とが可能になる。好ましくは、ＶＰＬ電圧波形の低レベ
ルから高レベルに達するまで遷移時間τ１、高レベルか
ら低レベルに達するまで遷移時間τ２を、上述したステ
ップ応答での変位電流ｉｐ，−ｉｐが流れる時間と同程
度以上に設定する。この様にすれば、変位電流を抑える
ことができ、非選択セルのデータ劣化を防止することが
できる。
【００３９】図５は、図３の構成を変形した別の実施の
形態による駆動回路本体１０の構成を示している。プル
アップ回路を構成するＰＭＯＳトランジスタＱＰ１，Ｑ
Ｐ２の関係は、図３の実施の形態と同じである。プルダ
ウン回路は、ＰＭＯＳトランジスタＱＰ２より駆動能力
の小さい一つのＮＭＯＳトランジスタＱＮ１のみにより
構成している。図３に示すタイミング回路６からの二つ
のタイミング信号Ａ，Ｂのみが用いられる。タイミング
信号Ａは、ゲートが共通接続されたＰＭＯＳトランジス
タＱＰ１とＮＭＯＳトランジスタＱＮ１のゲートに入
り、ＰＭＯＳトランジスタＱＰ２のゲートにはタイミン
グ信号Ｂが入る。
形態による駆動回路本体１０の構成を示している。プル
アップ回路を構成するＰＭＯＳトランジスタＱＰ１，Ｑ
Ｐ２の関係は、図３の実施の形態と同じである。プルダ
ウン回路は、ＰＭＯＳトランジスタＱＰ２より駆動能力
の小さい一つのＮＭＯＳトランジスタＱＮ１のみにより
構成している。図３に示すタイミング回路６からの二つ
のタイミング信号Ａ，Ｂのみが用いられる。タイミング
信号Ａは、ゲートが共通接続されたＰＭＯＳトランジス
タＱＰ１とＮＭＯＳトランジスタＱＮ１のゲートに入
り、ＰＭＯＳトランジスタＱＰ２のゲートにはタイミン
グ信号Ｂが入る。
【００４０】図６は、この駆動回路本体１０の動作波形
を、ＶＰＬ端子に正電圧波形を出力する場合について示
している。タイミング信号Ａ，Ｂが共に高レベルの状態
で、ＰＭＯＳトランジスタＱＰ１，ＱＰ２がオフ、ＮＭ
ＯＳトランジスタＱＮ１がオン状態にあり、ＶＰＬ端子
は低レベルＶｓｓにある。時刻ｔ２０でタイミング信号
Ａに低レベルになると、ＮＭＯＳトランジスタＱＮ１が
オフになり、ＰＭＯＳトランジスタＱＰ１がオンにな
る。ＰＭＯＳトランジスタＱＰ１の駆動能力は小さいか
ら、ＶＰＬ端子は緩い上昇カーブで立ち上がる。
を、ＶＰＬ端子に正電圧波形を出力する場合について示
している。タイミング信号Ａ，Ｂが共に高レベルの状態
で、ＰＭＯＳトランジスタＱＰ１，ＱＰ２がオフ、ＮＭ
ＯＳトランジスタＱＮ１がオン状態にあり、ＶＰＬ端子
は低レベルＶｓｓにある。時刻ｔ２０でタイミング信号
Ａに低レベルになると、ＮＭＯＳトランジスタＱＮ１が
オフになり、ＰＭＯＳトランジスタＱＰ１がオンにな
る。ＰＭＯＳトランジスタＱＰ１の駆動能力は小さいか
ら、ＶＰＬ端子は緩い上昇カーブで立ち上がる。
【００４１】タイミング回路６は、所定時間τ１１だけ
遅れて、時刻ｔ２１でタイミング信号Ｂを低レベルにす
る。これにより、駆動能力の大きいＰＭＯＳトランジス
タＱＰ２がオンし、ＶＰＬ端子は十分な高レベルＶａａ
になる。出力電圧波形の立ち下がりは、ｔ２１から所定
時間遅れた時刻ｔ２２でタイミング信号Ａ，Ｂを同時に
高レベルとして、ＰＭＯＳトランジスタＱＰ１，ＱＰ２
を共にオフにし、ＮＭＯＳトランジスタＱＮ１をオンに
する。ＮＭＯＳトランジスタＱＮ１は駆動能力が小さい
から、ＶＰＬ端子は緩い放電カーブで立ち下がる。放電
を加速するＮＭＯＳトランジスタはないが、やがて十分
な低レベルＶｓｓに戻る。
遅れて、時刻ｔ２１でタイミング信号Ｂを低レベルにす
る。これにより、駆動能力の大きいＰＭＯＳトランジス
タＱＰ２がオンし、ＶＰＬ端子は十分な高レベルＶａａ
になる。出力電圧波形の立ち下がりは、ｔ２１から所定
時間遅れた時刻ｔ２２でタイミング信号Ａ，Ｂを同時に
高レベルとして、ＰＭＯＳトランジスタＱＰ１，ＱＰ２
を共にオフにし、ＮＭＯＳトランジスタＱＮ１をオンに
する。ＮＭＯＳトランジスタＱＮ１は駆動能力が小さい
から、ＶＰＬ端子は緩い放電カーブで立ち下がる。放電
を加速するＮＭＯＳトランジスタはないが、やがて十分
な低レベルＶｓｓに戻る。
【００４２】この実施の形態の場合、プルアップ回路側
のみ２ステップで駆動能力を切り換えており、プルダウ
ン回路には駆動能力の小さい一つのトランジスタのみ用
いている。従ってプルダウン回路の駆動能力が低いた
め、先の実施の形態に比べると低レベルの安定性が劣
る。しかし、ＶＰＬ電圧波形の立ち上がり、立ち下がり
の遷移時間τ１１，τ１２を先の実施の形態と同様に、
非選択セルの強誘電体キャパシタでの変位電流ｉｐ，−
ｉｐが流れる時間と同程度に設定すれば、非選択セルの
強誘電体キャパシタのデータ劣化を防止することができ
る。
のみ２ステップで駆動能力を切り換えており、プルダウ
ン回路には駆動能力の小さい一つのトランジスタのみ用
いている。従ってプルダウン回路の駆動能力が低いた
め、先の実施の形態に比べると低レベルの安定性が劣
る。しかし、ＶＰＬ電圧波形の立ち上がり、立ち下がり
の遷移時間τ１１，τ１２を先の実施の形態と同様に、
非選択セルの強誘電体キャパシタでの変位電流ｉｐ，−
ｉｐが流れる時間と同程度に設定すれば、非選択セルの
強誘電体キャパシタのデータ劣化を防止することができ
る。
【００４３】図７は、図３の構成を変形した更に別の実
施の形態による駆動回路本体１０の構成を示している。
プルダウン回路を構成するＮＭＯＳトランジスタＱＮ
１，ＱＮ２の関係は、図３の実施の形態と同じである。
プルアップ回路は、ＮＭＯＳトランジスタＱＮ２より駆
動能力の小さい一つのＰＭＯＳトランジスタＱＰ１のみ
により構成している。図３に示すタイミング回路６から
の二つのタイミング信号Ａ，Ｃのみが用いられる。タイ
ミング信号Ａは、ゲートが共通接続されたＰＭＯＳトラ
ンジスタＱＰ１とＮＭＯＳトランジスタＱＮ１のゲート
に入り、ＮＭＯＳトランジスタＱＮ２のゲートにはタイ
ミング信号Ｃが入る。
施の形態による駆動回路本体１０の構成を示している。
プルダウン回路を構成するＮＭＯＳトランジスタＱＮ
１，ＱＮ２の関係は、図３の実施の形態と同じである。
プルアップ回路は、ＮＭＯＳトランジスタＱＮ２より駆
動能力の小さい一つのＰＭＯＳトランジスタＱＰ１のみ
により構成している。図３に示すタイミング回路６から
の二つのタイミング信号Ａ，Ｃのみが用いられる。タイ
ミング信号Ａは、ゲートが共通接続されたＰＭＯＳトラ
ンジスタＱＰ１とＮＭＯＳトランジスタＱＮ１のゲート
に入り、ＮＭＯＳトランジスタＱＮ２のゲートにはタイ
ミング信号Ｃが入る。
【００４４】図８は、この駆動回路本体１０の動作波形
を、ＶＰＬ端子に正電圧波形を出力する場合について示
している。タイミング信号Ａ，Ｃが共に高レベルの状態
で、ＰＭＯＳトランジスタＱＰ１がオフ、ＮＭＯＳトラ
ンジスタＱＮ１，ＱＮ２が共にオン状態にあり、ＶＰＬ
端子は低レベルＶｓｓにある。時刻ｔ３０でタイミング
信号Ａ，Ｃが同時に低レベルになると、ＮＭＯＳトラン
ジスタＱＮ１，ＱＮ２がオフになり、ＰＭＯＳトランジ
スタＱＰ１がオンになる。ＰＭＯＳトランジスタＱＰ１
の駆動能力は小さいから、ＶＰＬ端子は緩い上昇カーブ
で立ち上がる。
を、ＶＰＬ端子に正電圧波形を出力する場合について示
している。タイミング信号Ａ，Ｃが共に高レベルの状態
で、ＰＭＯＳトランジスタＱＰ１がオフ、ＮＭＯＳトラ
ンジスタＱＮ１，ＱＮ２が共にオン状態にあり、ＶＰＬ
端子は低レベルＶｓｓにある。時刻ｔ３０でタイミング
信号Ａ，Ｃが同時に低レベルになると、ＮＭＯＳトラン
ジスタＱＮ１，ＱＮ２がオフになり、ＰＭＯＳトランジ
スタＱＰ１がオンになる。ＰＭＯＳトランジスタＱＰ１
の駆動能力は小さいから、ＶＰＬ端子は緩い上昇カーブ
で立ち上がる。
【００４５】タイミング回路６は、ＶＰＬ端子のレベル
が十分に高くなるまでの時間τ２１を待って、更に適当
に時間後、時刻ｔ３１でタイミング信号Ａを高レベルに
する。これにより、ＰＭＯＳトランジスタＱＰ１がオフ
し、同時にＮＭＯＳトランジスタＱＮ１がオンする。Ｎ
ＭＯＳトランジスタＱＮ１は駆動能力が小さいから、Ｖ
ＰＬ端子は緩い放電カーブで立ち下がる。その後、所定
時間τ２２だけ遅れてタイミング信号Ｃが高レベルにな
ると、駆動能力の高いＮＭＯＳトランジスタＱＮ２がオ
ンして放電が加速され、十分な低レベルＶｓｓに戻る。
が十分に高くなるまでの時間τ２１を待って、更に適当
に時間後、時刻ｔ３１でタイミング信号Ａを高レベルに
する。これにより、ＰＭＯＳトランジスタＱＰ１がオフ
し、同時にＮＭＯＳトランジスタＱＮ１がオンする。Ｎ
ＭＯＳトランジスタＱＮ１は駆動能力が小さいから、Ｖ
ＰＬ端子は緩い放電カーブで立ち下がる。その後、所定
時間τ２２だけ遅れてタイミング信号Ｃが高レベルにな
ると、駆動能力の高いＮＭＯＳトランジスタＱＮ２がオ
ンして放電が加速され、十分な低レベルＶｓｓに戻る。
【００４６】この実施の形態の場合、プルダウン回路側
のみ２ステップで駆動能力を切り換えており、プルアッ
プ回路は駆動能力の低い一つのトランジスタにより構成
している。このため、十分な高レベル出力を得るのに難
がある。しかし、ＶＰＬ電圧波形の立ち上がり、立ち下
がりの遷移時間τ２１，τ２２を先の実施の形態と同様
に、非選択セルの強誘電体キャパシタでの変位電流ｉ
ｐ，−ｉｐが流れる時間と同程度に設定すれば、非選択
セルの強誘電体キャパシタのデータ劣化を防止すること
ができる。
のみ２ステップで駆動能力を切り換えており、プルアッ
プ回路は駆動能力の低い一つのトランジスタにより構成
している。このため、十分な高レベル出力を得るのに難
がある。しかし、ＶＰＬ電圧波形の立ち上がり、立ち下
がりの遷移時間τ２１，τ２２を先の実施の形態と同様
に、非選択セルの強誘電体キャパシタでの変位電流ｉ
ｐ，−ｉｐが流れる時間と同程度に設定すれば、非選択
セルの強誘電体キャパシタのデータ劣化を防止すること
ができる。
【００４７】上記各実施の形態では、プルアップ回路或
いはプルダウン回路を構成する二つのトランジスタの駆
動能力を異ならせると共に、それらの駆動タイミングを
異ならせているが、併設する二つのトランジスタの駆動
能力を同じとしてもよい。この場合にも、それらの駆動
タイミングを異ならせることによって、２ステップで駆
動能力の切り換えができるから、同様の効果を期待でき
る。
いはプルダウン回路を構成する二つのトランジスタの駆
動能力を異ならせると共に、それらの駆動タイミングを
異ならせているが、併設する二つのトランジスタの駆動
能力を同じとしてもよい。この場合にも、それらの駆動
タイミングを異ならせることによって、２ステップで駆
動能力の切り換えができるから、同様の効果を期待でき
る。
【００４８】図９は、更に別の実施の形態の駆動回路本
体１０を示している。この実施の形態では、プルアップ
回路を構成するＰＭＯＳトランジスタＱＰ０とプルダウ
ン回路を構成するＮＭＯＳトランジスタＱＮ０が一つず
つであり、共に駆動能力は高いものとする。これらのプ
ルアップ用ＰＭＯＳトランジスタＱＰ０とプルダウン用
ＮＭＯＳトランジスタＱＮ０をタイミング信号Ａに基づ
いて基づいて駆動するＣＭＯＳインバータ９１，９２
は、プルアップ用ＰＭＯＳトランジスタＱＰ０及びプル
ダウン用ＮＭＯＳトランジスタＱＮ０の駆動力を徐々に
変化させながらそれらのゲートを相補的に駆動する遅延
要素を構成している。
体１０を示している。この実施の形態では、プルアップ
回路を構成するＰＭＯＳトランジスタＱＰ０とプルダウ
ン回路を構成するＮＭＯＳトランジスタＱＮ０が一つず
つであり、共に駆動能力は高いものとする。これらのプ
ルアップ用ＰＭＯＳトランジスタＱＰ０とプルダウン用
ＮＭＯＳトランジスタＱＮ０をタイミング信号Ａに基づ
いて基づいて駆動するＣＭＯＳインバータ９１，９２
は、プルアップ用ＰＭＯＳトランジスタＱＰ０及びプル
ダウン用ＮＭＯＳトランジスタＱＮ０の駆動力を徐々に
変化させながらそれらのゲートを相補的に駆動する遅延
要素を構成している。
【００４９】プルアップ用ＰＭＯＳトランジスタＱＰ０
とプルダウン用ＮＭＯＳトランジスタＱＮ０の駆動能力
は同程度であるとする。例えば、プルアップ用ＰＭＯＳ
トランジスタＱＰ０のチャネル幅／チャネル長比は、プ
ルダウン用ＮＭＯＳトランジスタＱＮ０のそれの１乃至
２倍程度に設定される。また、一方のＣＭＯＳインバー
タ９１を構成するＰＭＯＳトランジスタＱＰ１１とＮＭ
ＯＳトランジスタＱＮ１１については、ＰＭＯＳトラン
ジスタＱＰ１１のチャネル幅／チャネル長比がプルアッ
プ用ＰＭＯＳトランジスタＱＰ０のそれの１／１００以
下に設定される。更に、ＮＭＯＳトランジスタＱＮ１１
のチャネル幅／チャネル長比が、ＰＭＯＳトランジスタ
ＱＰ１１のそれの１／１０以下に設定される。
とプルダウン用ＮＭＯＳトランジスタＱＮ０の駆動能力
は同程度であるとする。例えば、プルアップ用ＰＭＯＳ
トランジスタＱＰ０のチャネル幅／チャネル長比は、プ
ルダウン用ＮＭＯＳトランジスタＱＮ０のそれの１乃至
２倍程度に設定される。また、一方のＣＭＯＳインバー
タ９１を構成するＰＭＯＳトランジスタＱＰ１１とＮＭ
ＯＳトランジスタＱＮ１１については、ＰＭＯＳトラン
ジスタＱＰ１１のチャネル幅／チャネル長比がプルアッ
プ用ＰＭＯＳトランジスタＱＰ０のそれの１／１００以
下に設定される。更に、ＮＭＯＳトランジスタＱＮ１１
のチャネル幅／チャネル長比が、ＰＭＯＳトランジスタ
ＱＰ１１のそれの１／１０以下に設定される。
【００５０】もう一方のＣＭＯＳインバータ９２を構成
するＰＭＯＳトランジスタＱＰ１２とＮＭＯＳトランジ
スタＱＮ１２については、ＮＭＯＳトランジスタＱＮ１
２のチャネル幅／チャネル長比は、プルダウン用ＮＭＯ
ＳトランジスタＱＮ０のそれの１／１００以下に設定さ
れる。またＰＭＯＳトランジスタＱＰ１２のチャネル幅
／チャネル長比が、ＮＭＯＳトランジスタＱＮ１２のそ
れの１／１０以下に設定される。
するＰＭＯＳトランジスタＱＰ１２とＮＭＯＳトランジ
スタＱＮ１２については、ＮＭＯＳトランジスタＱＮ１
２のチャネル幅／チャネル長比は、プルダウン用ＮＭＯ
ＳトランジスタＱＮ０のそれの１／１００以下に設定さ
れる。またＰＭＯＳトランジスタＱＰ１２のチャネル幅
／チャネル長比が、ＮＭＯＳトランジスタＱＮ１２のそ
れの１／１０以下に設定される。
【００５１】この様に構成された駆動回路本体１０の動
作波形を、図１０に示す。時刻ｔ４０のタイミング信号
Ａの立ち上がりでは、インバータ９１のＰＭＯＳトラン
ジスタＱＰ０のゲートに接続された出力ノードＮ１は、
オンになるＮＭＯＳトランジスタＱＮ１１の放電能力が
小さいため徐々に低下する。一方、インバータ９２のＮ
ＭＯＳトランジスタＱＮ０のゲートに接続された出力ノ
ードＮ２は、オンになるＮＭＯＳトランジスタＱＮ１２
の放電能力がＮＭＯＳトランジスタＱＮ１１よりは大き
く、より速く低下する。
作波形を、図１０に示す。時刻ｔ４０のタイミング信号
Ａの立ち上がりでは、インバータ９１のＰＭＯＳトラン
ジスタＱＰ０のゲートに接続された出力ノードＮ１は、
オンになるＮＭＯＳトランジスタＱＮ１１の放電能力が
小さいため徐々に低下する。一方、インバータ９２のＮ
ＭＯＳトランジスタＱＮ０のゲートに接続された出力ノ
ードＮ２は、オンになるＮＭＯＳトランジスタＱＮ１２
の放電能力がＮＭＯＳトランジスタＱＮ１１よりは大き
く、より速く低下する。
【００５２】そして、このタイミング信号Ａの立ち上が
りで、プルダウン用ＮＭＯＳトランジスタＱＮ０がオ
フ、プルアップ用ＰＭＯＳトランジスタＱＰ０がオンす
るが、ＰＭＯＳトランジスタＱＰ０は、ゲート電圧が徐
々に低下することで少しずつ電流が増大し、ＶＰＬ出力
電圧波形が緩やかな上昇カーブを描く。
りで、プルダウン用ＮＭＯＳトランジスタＱＮ０がオ
フ、プルアップ用ＰＭＯＳトランジスタＱＰ０がオンす
るが、ＰＭＯＳトランジスタＱＰ０は、ゲート電圧が徐
々に低下することで少しずつ電流が増大し、ＶＰＬ出力
電圧波形が緩やかな上昇カーブを描く。
【００５３】時刻ｔ４２のタイミング信号Ａの立ち下が
りでは、出力ノードＮ２は、オンになるＰＭＯＳトラン
ジスタＱＰ１２の充電能力が小さいため徐々に上昇す
る。一方、出力ノードＮ１は、オンになるＰＭＯＳトラ
ンジスタＱＰ１１の充電能力がＰＭＯＳトランジスタＱ
Ｐ１２よりは大きく、より速く上昇する。
りでは、出力ノードＮ２は、オンになるＰＭＯＳトラン
ジスタＱＰ１２の充電能力が小さいため徐々に上昇す
る。一方、出力ノードＮ１は、オンになるＰＭＯＳトラ
ンジスタＱＰ１１の充電能力がＰＭＯＳトランジスタＱ
Ｐ１２よりは大きく、より速く上昇する。
【００５４】そして、このタイミング信号Ａの立ち下が
りで、プルダウン用ＮＭＯＳトランジスタＱＮ０がオ
ン、プルアップ用ＰＭＯＳトランジスタＱＰ０がオフす
るが、ＮＭＯＳトランジスタＱＮ０は、ゲート電圧が徐
々に上昇することで少しずつ電流が増大し、ＶＰＬ出力
電圧波形が緩やかな下降カーブを描く。
りで、プルダウン用ＮＭＯＳトランジスタＱＮ０がオ
ン、プルアップ用ＰＭＯＳトランジスタＱＰ０がオフす
るが、ＮＭＯＳトランジスタＱＮ０は、ゲート電圧が徐
々に上昇することで少しずつ電流が増大し、ＶＰＬ出力
電圧波形が緩やかな下降カーブを描く。
【００５５】従ってこの実施の形態によっても、ＶＰＬ
電圧波形の立ち上がり、立ち下がりの遷移時間τ３１，
τ３２を先の実施の形態と同様に、非選択セルの強誘電
体キャパシタでの変位電流ｉｐ，−ｉｐが流れる時間と
同程度に設定すれば、非選択セルの強誘電体キャパシタ
のデータ劣化を防止することができる。またこの実施の
形態の場合、プルアップ用ＰＭＯＳトランジスタＱＰ０
及びプルダウン用ＮＭＯＳトランジスタＱＮ０につい
て、オン電流は徐々に増大し、オフは速やかに行われる
ように、二つのＣＭＯＳインバータ９１，９２内のｐチ
ャネル側とｎチャネル側の寸法関係が設定されている。
このため、プルアップ用ＰＭＯＳトランジスタＱＰ０と
プルダウン用ＮＭＯＳトランジスタＱＮ０に大きな貫通
電流を流すことなく、ＶＰＬ端子の波形を鈍らせること
ができる。また、図５や図７の実施の形態と異なり、プ
ルアップ用ＰＭＯＳトランジスタＱＰ０，プルダウン用
ＮＭＯＳトランジスタＱＮ０ともにチャネル幅／チャネ
ル長比の大きいものを用いることで、安定した高レベル
出力と低レベル出力を得ることができる。
電圧波形の立ち上がり、立ち下がりの遷移時間τ３１，
τ３２を先の実施の形態と同様に、非選択セルの強誘電
体キャパシタでの変位電流ｉｐ，−ｉｐが流れる時間と
同程度に設定すれば、非選択セルの強誘電体キャパシタ
のデータ劣化を防止することができる。またこの実施の
形態の場合、プルアップ用ＰＭＯＳトランジスタＱＰ０
及びプルダウン用ＮＭＯＳトランジスタＱＮ０につい
て、オン電流は徐々に増大し、オフは速やかに行われる
ように、二つのＣＭＯＳインバータ９１，９２内のｐチ
ャネル側とｎチャネル側の寸法関係が設定されている。
このため、プルアップ用ＰＭＯＳトランジスタＱＰ０と
プルダウン用ＮＭＯＳトランジスタＱＮ０に大きな貫通
電流を流すことなく、ＶＰＬ端子の波形を鈍らせること
ができる。また、図５や図７の実施の形態と異なり、プ
ルアップ用ＰＭＯＳトランジスタＱＰ０，プルダウン用
ＮＭＯＳトランジスタＱＮ０ともにチャネル幅／チャネ
ル長比の大きいものを用いることで、安定した高レベル
出力と低レベル出力を得ることができる。
【００５６】図１１は、図９の構成を変形した別の実施
の形態の駆動回路本体１０を示している。この実施の形
態では、プルアップ用ＰＭＯＳトランジスタＱＰ０とプ
ルダウン用ＮＭＯＳトランジスタＱＮ０がゲートを共通
接続して出力段インバータを構成している。この出力段
インバータの前段に、出力段インバータより十分に駆動
能力の小さい、遅延要素としてのＣＭＯＳインバータ９
３を配置している。
の形態の駆動回路本体１０を示している。この実施の形
態では、プルアップ用ＰＭＯＳトランジスタＱＰ０とプ
ルダウン用ＮＭＯＳトランジスタＱＮ０がゲートを共通
接続して出力段インバータを構成している。この出力段
インバータの前段に、出力段インバータより十分に駆動
能力の小さい、遅延要素としてのＣＭＯＳインバータ９
３を配置している。
【００５７】この実施の形態の場合も、プルアップ用Ｐ
ＭＯＳトランジスタＱＰ０とプルダウン用ＮＭＯＳトラ
ンジスタＱＮ０の駆動能力は同程度であり、例えば、プ
ルアップ用ＰＭＯＳトランジスタＱＰ０のチャネル幅／
チャネル長比が、プルダウン用ＮＭＯＳトランジスタＱ
Ｎ０のそれの１乃至２倍程度に設定される。これに対し
て、前段インバータ９３のＰＭＯＳトランジスタＱＰ２
１のチャネル幅／チャネル長比は、プルアップ用ＰＭＯ
ＳトランジスタＱＰ０の１／１００以下に設定される。
ＮＭＯＳトランジスタＱＮ２１のチャネル幅／チャネル
長比も同様に、プルダウン用ＮＭＯＳトランジスタＱＮ
０の１／１００以下に設定される。
ＭＯＳトランジスタＱＰ０とプルダウン用ＮＭＯＳトラ
ンジスタＱＮ０の駆動能力は同程度であり、例えば、プ
ルアップ用ＰＭＯＳトランジスタＱＰ０のチャネル幅／
チャネル長比が、プルダウン用ＮＭＯＳトランジスタＱ
Ｎ０のそれの１乃至２倍程度に設定される。これに対し
て、前段インバータ９３のＰＭＯＳトランジスタＱＰ２
１のチャネル幅／チャネル長比は、プルアップ用ＰＭＯ
ＳトランジスタＱＰ０の１／１００以下に設定される。
ＮＭＯＳトランジスタＱＮ２１のチャネル幅／チャネル
長比も同様に、プルダウン用ＮＭＯＳトランジスタＱＮ
０の１／１００以下に設定される。
【００５８】この実施の形態によっても、図９の実施の
形態と同様の原理で、ＶＰＬ端子に得られる出力電圧波
形は、立ち上がり、立ち下がりとも緩やかなものとな
る。この実施の形態の場合、図９の実施の形態と異な
り、プルアップ用ＰＭＯＳトランジスタＱＰ０とプルダ
ウン用ＮＭＯＳトランジスタＱＮ０は、オン，オフ共に
電流変化が緩やかになるため、貫通電流が大きくなる
が、非選択セルの強誘電体キャパシタのデータ劣化を防
止するという効果は同様に得られる。
形態と同様の原理で、ＶＰＬ端子に得られる出力電圧波
形は、立ち上がり、立ち下がりとも緩やかなものとな
る。この実施の形態の場合、図９の実施の形態と異な
り、プルアップ用ＰＭＯＳトランジスタＱＰ０とプルダ
ウン用ＮＭＯＳトランジスタＱＮ０は、オン，オフ共に
電流変化が緩やかになるため、貫通電流が大きくなる
が、非選択セルの強誘電体キャパシタのデータ劣化を防
止するという効果は同様に得られる。
【００５９】
【発明の効果】以上述べたようにこの発明によれば、デ
ータ読み出し時、非選択セルの強誘電体キャパシタでの
変位電流を抑制することで非選択セルのデータ劣化を抑
制することができる。
ータ読み出し時、非選択セルの強誘電体キャパシタでの
変位電流を抑制することで非選択セルのデータ劣化を抑
制することができる。
【図面の簡単な説明】
【図１】この発明が適用される強誘電体メモリのセルア
レイ等価回路を示す図である。
レイ等価回路を示す図である。
【図２】同強誘電体メモリの動作波形を示す図である。
【図３】この発明の実施の形態によるプレート線駆動回
路及びワード線駆動回路の駆動回路本体の構成とタイミ
ング回路を示す図である。
路及びワード線駆動回路の駆動回路本体の構成とタイミ
ング回路を示す図である。
【図４】同駆動回路本体の動作波形を示す図である。
【図５】他の実施の形態による駆動回路本体の構成を示
す図である。
す図である。
【図６】同駆動回路本体の動作波形を示す図である。
【図７】他の実施の形態による駆動回路本体の構成を示
す図である。
す図である。
【図８】同駆動回路本体の動作波形を示す図である。
【図９】他の実施の形態の駆動回路本体の構成を示す図
である。
である。
【図１０】同駆動回路本体の動作波形を示す図である。
【図１１】他の実施の形態の駆動回路本体の構成を示す
図である。
図である。
【図１２】強誘電体メモリの動作原理を説明するための
特性図である。
特性図である。
１…メモリセルアレイ、２…センスアンプ、３…プレー
ト線駆動回路、４…参照電圧発生回路、５…ワード線駆
動回路、６…タイミング回路、１０…駆動回路本体、Ｑ
Ｐ０，ＱＰ１，ＱＰ２…プルアップ用ＰＭＯＳトランジ
スタ、ＱＮ０，ＱＮ１，ＱＮ２…プルダウン用ＮＭＯＳ
トランジスタ、９１，９２，９３…ＣＭＯＳインバータ
（遅延要素）、Ｔ…セルトランジスタ、Ｃ…強誘電体キ
ャパシタ、ＭＣ…ユニットセル（メモリセル）、ＢＬ，
ＢＢＬ…ビット線、ＰＬ，ＢＰＬ…プレート線、ＷＬ…
ワード線。
ト線駆動回路、４…参照電圧発生回路、５…ワード線駆
動回路、６…タイミング回路、１０…駆動回路本体、Ｑ
Ｐ０，ＱＰ１，ＱＰ２…プルアップ用ＰＭＯＳトランジ
スタ、ＱＮ０，ＱＮ１，ＱＮ２…プルダウン用ＮＭＯＳ
トランジスタ、９１，９２，９３…ＣＭＯＳインバータ
（遅延要素）、Ｔ…セルトランジスタ、Ｃ…強誘電体キ
ャパシタ、ＭＣ…ユニットセル（メモリセル）、ＢＬ，
ＢＢＬ…ビット線、ＰＬ，ＢＰＬ…プレート線、ＷＬ…
ワード線。
Claims (13)
- 【請求項１】 ゲートがワード線に接続されたトランジ
スタと、一端がプレート線に他端がビット線に接続され
る強誘電体キャパシタとからなるメモリセルがマトリク
ス配列されたメモリセルアレイと、 前記プレート線を駆動するプレート線駆動回路と、 前記ワード線を駆動するワード線駆動回路と、 前記ビット線に接続されて前記メモリセルのデータを検
知増幅するセンスアンプとを備え、前記プレート線駆動
回路及びワード線駆動回路の少なくとも一方は、 出力
端子を低レベルから高レベルに引き上げるプルアップ回
路と、前記出力端子を高レベルから低レベルに引き下げ
るプルダウン回路とを有し、 前記プルアップ回路とプルダウン回路の少なくとも一方
は、駆動時に駆動能力が可変できるように構成されてい
ることを特徴とする強誘電体メモリ装置。 - 【請求項２】 前記プルアップ回路は、第１のＰＭＯＳ
トランジスタと、これと併設された、第１のＰＭＯＳト
ランジスタより駆動能力の大きい第２のＰＭＯＳトラン
ジスタとを有し、 前記プルダウン回路は、第１のＰＭＯＳトランジスタと
ゲートが共通接続された第１のＮＭＯＳトランジスタ
と、これと併設された、第１のＮＭＯＳトランジスタよ
り駆動能力の大きい第２のＮＭＯＳトランジスタとを有
することを特徴とする請求項１記載の強誘電体メモリ装
置。 - 【請求項３】 前記出力端子を高レベルに設定するため
に、前記第１及び第２のＮＭＯＳトランジスタをオフ、
前記第１のＰＭＯＳトランジスタをオンにした後、所定
時間遅れて前記第２のＰＭＯＳトランジスタをオンに
し、前記出力端子を低レベルに設定するために、前記第
１及び第２のＰＭＯＳトランジスタをオフ、前記第１の
ＮＭＯＳトランジスタをオンにした後、所定時間遅れて
前記第２のＮＭＯＳトランジスタをオンにするタイミン
グ回路を有することを特徴とする請求項２記載の強誘電
体メモリ装置。 - 【請求項４】 前記プルアップ回路は、第１のＰＭＯＳ
トランジスタと、これと併設された、第１のＰＭＯＳト
ランジスタより駆動能力の大きい第２のＰＭＯＳトラン
ジスタとを有し、 前記プルダウン回路は、第１のＰＭＯＳトランジスタと
ゲートが共通接続された前記第２のＰＭＯＳトランジス
タより駆動能力の小さいＮＭＯＳトランジスタを有する
ことを特徴とする請求項１記載の強誘電体メモリ装置。 - 【請求項５】 前記出力端子を高レベルに設定するため
に、前記ＮＭＯＳトランジスタをオフ、前記第１のＰＭ
ＯＳトランジスタをオンにした後、所定時間遅れて前記
第２のＰＭＯＳトランジスタをオンにし、前記出力端子
を低レベルに設定するために、前記第１及び第２のＰＭ
ＯＳトランジスタをオフ、前記ＮＭＯＳトランジスタを
オンにするタイミング回路を有することを特徴とする請
求項４記載の強誘電体メモリ装置。 - 【請求項６】 前記プルダウン回路は、第１のＮＭＯＳ
トランジスタと、これと併設された、第１のＮＭＯＳト
ランジスタより駆動能力の大きい第２のＮＭＯＳトラン
ジスタとを有し、 前記プルアップ回路は、第１のＮＭＯＳトランジスタと
ゲートが共通接続された前記第２のＮＭＯＳトランジス
タより駆動能力の小さいＰＭＯＳトランジスタを有する
ことを特徴とする請求項１記載の強誘電体メモリ装置。 - 【請求項７】 前記出力端子を高レベルに設定するため
に、前記第１及び第２のＮＭＯＳトランジスタをオフ、
前記ＰＭＯＳトランジスタをオンにし、前記出力端子を
低レベルに設定するために、前記ＰＭＯＳトランジスタ
をオフ、前記第１のＮＭＯＳトランジスタをオンにした
後、所定時間遅れて第２のＮＭＯＳトランジスタをオン
にするタイミング回路を有することを特徴とする請求項
６記載の強誘電体メモリ装置。 - 【請求項８】 ゲートがワード線に接続されたトランジ
スタと、一端がプレート線に接続され、他端が前記トラ
ンジスタを介してビット線に接続される強誘電体キャパ
シタとからなるメモリセルがマトリクス配列されたメモ
リセルアレイと、 前記プレート線を駆動するプレート線駆動回路と、 前記ワード線を駆動するワード線駆動回路と、 前記ビット線に接続されて前記メモリセルのデータを検
知増幅するセンスアンプとを備え、前記プレート線駆動
回路及びワード線駆動回路の少なくとも一方は、 出力端子を低レベルから高レベルに引き上げるプルアッ
プ用ＰＭＯＳトランジスタと、 前記出力端子を高レベルから低レベルに引き下げるプル
ダウン用ＮＭＯＳトランジスタと、 タイミング信号に基づいて前記プルアップ用ＰＭＯＳト
ランジスタ及びプルダウン用ＮＭＯＳトランジスタの駆
動力を変化させながらゲートを相補的に駆動するための
遅延要素とを有することを特徴とする強誘電体メモリ装
置。 - 【請求項９】 前記遅延要素は、 前記タイミング信号が入力されて前記プルアップ用ＰＭ
ＯＳトランジスタのゲートを駆動する第１のＣＭＯＳイ
ンバータと、 前記タイミング信号が入力されて前記プルダウン用ＮＭ
ＯＳトランジスタのゲートを駆動する第２のＣＭＯＳイ
ンバータとを有することを特徴とする請求項８記載の強
誘電体メモリ装置。 - 【請求項１０】 前記第１のＣＭＯＳインバータは、チ
ャネル幅／チャネル長比が前記プルアップ用ＰＭＯＳト
ランジスタのそれの１／１００以下である第１のＰＭＯ
Ｓトランジスタと、チャネル幅／チャネル長比が前記第
１のＰＭＯＳトランジスタのそれの１／１０以下である
第１のＮＭＯＳトランジスタとを有し、 前記第２のＣＭＯＳインバータは、チャネル幅／チャネ
ル長比が前記プルダウン用ＮＭＯＳトランジスタのそれ
の１／１００以下である第２のＮＭＯＳトランジスタ
と、チャネル幅／チャネル長比が前記第２のＮＭＯＳト
ランジスタのそれの１／１０以下である第２のＰＭＯＳ
トランジスタとを有することを特徴とする請求項８記載
の強誘電体メモリ装置。 - 【請求項１１】 前記遅延要素は、前記タイミング信号
が入力されて前記プルアップ用ＰＭＯＳトランジスタと
プルダウン用ＮＭＯＳトランジスタの共通ゲートを駆動
するＣＭＯＳインバータを有することを特徴とする請求
項８記載の強誘電体メモリ装置。 - 【請求項１２】 前記ＣＭＯＳインバータは、チャネル
幅／チャネル長比が前記プルアップ用ＰＭＯＳトランジ
スタのそれの１／１００以下であるＰＭＯＳトランジス
タと、チャネル幅／チャネル長比が前記プルダウン用Ｎ
ＭＯＳトランジスタのそれの１／１００以下であるＮＭ
ＯＳトランジスタとを有することを特徴とする請求項１
１記載の強誘電体メモリ装置。 - 【請求項１３】 前記メモリセルアレイは、トランジス
タのソース、ドレインに強誘電体キャパシタの両端を接
続してメモリセルが構成され、複数個のメモリセルを直
列接続してセルブロックが構成され、セルブロックの一
端が前記プレート線に接続され、他端がブロック選択ト
ランジスタを介して前記ビット線に接続されていること
を特徴とする請求項１又は８記載の強誘電体メモリ装
置。
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