JP2005203394A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 セリアスラリーを用いたＣＭＰ法におけるスクラッチやディッシングを抑制した半導体装置の製造方法を提供する。
【解決手段】 半導体基板の一部に第１の膜を形成する工程Ｓ１と、半導体基板の全面に第２の膜を形成する工程Ｓ３と、第１の膜をストッパ膜として第２の膜をセリアスラリーを用いたＣＭＰ法により平坦化するＣＭＰ工程を含み、ＣＭＰ工程は第１の膜の一部が露呈するまでの第１のＣＭＰ工程Ｓ４と、第２のＣＭＰ工程Ｓ５とで構成され、第１のＣＭＰ工程Ｓ４では所要の砥粒濃度の第１のセリアスラリーを用い、第２のＣＭＰ工程Ｓ５ではそれよりも砥粒濃度の低い第２のセリアスラリーを用いる。第２のＣＭＰ法Ｓ５でセリアスラリーの砥粒濃度を低下することでスクラッチを低減し、かつ第１及び第２の膜に対する研磨速度比を低減して第２の膜におけるディッシングを抑制する。
【選択図】 図１

Description

本発明は半導体装置の製造方法に関し、特に半導体基板の表面を平坦化するためのＣＭＰ法（化学的機械研磨法）において生じる研磨傷等の発生を防止した製造方法に関するものである。

近年の半導体装置における高集積化によって半導体基板上に形成される配線層の多層化が進められており、これに伴い上層配線層での配線層のカバレッジ性が問題になる。カバレッジ性を改善するためには半導体基板ないし下層配線層の表面の平坦化を高めることが必要であり、半導体基板や下層配線層の表面をスラリーと研磨パッドとを用いて化学的かつ機械的に表面を研磨するＣＭＰ法が多用されている。図９はシリコン基板の表面に浅い溝を形成し、この溝内に絶縁材を充填したＳＴＩ構造の素子分離絶縁膜を形成する際にＣＭＰ法を利用した製造方法を工程順に示す図である。

先ず、図９（ａ）のように、シリコン基板１０１の表面にパッド酸化膜１０２及びシリコン窒化膜１０３を形成し、その上に素子分離領域を開口したフォトレジスト１０４を形成する。次いで、前記フォトレジスト１０４をマスクに利用して前記シリコン窒化膜１０３を選択エッチングし、さらにこのシリコン窒化膜１０３をマスクにしてパッド酸化膜１０２をエッチングし、さらにシリコン基板１０１をエッチングして所要深さのトレンチ（分離溝）１０５を形成する。次いで、図９（ｂ）のように、トレンチ１０５の内面にシリコン熱酸化膜１０６を形成した後、シリコン基板１０１の全面にＨＤＰ−ＣＶＤ法（高密度プラズマＣＶＤ法）により成長したシリコン酸化膜１０７を前記トレンチ１０５の深さよりも厚く形成し、トレンチ１０５内に埋め込む。次いで、図９（ｃ）のように、ＣＭＰ法によってシリコン基板１０１上のシリコン酸化膜１０７の表面を研磨し、シリコン酸化膜１０７をトレンチ１０５内及びその直上にのみ残すようにする。しかる後、図９（ｄ）のように、シリコン窒化膜１０３をエッチング除去し、さらにウェットエッチングによりパッド酸化膜１０２及びシリコン酸化膜１０７の表面をエッチングすることでシリコン酸化膜１０７をトレンチ１０５内にのみ残し、これにより素子分離絶縁構造としてのＳＴＩ１１０が形成される。このようにＣＭＰ法を利用してＳＴＩ構造の半導体装置の表面を平坦化する技術として特許文献１に記載の技術がある。

ところで、このようなＣＭＰ法に用いるスラリーとして従来ではシリカスラリー（ＳｉＯ）が用いられているが、シリカスラリーを用いたＣＭＰ法ではプレストンの式により小面積部では研磨速度が高く、大面積部では研磨速度が低くなるというパターン依存性が生じ、特に微細なパターンの半導体装置では、平坦な研磨を実現することが難しいという問題がある。そのため、近年ではこのようなパターン依存性を解消することが可能なセリアスラリー（ＣｅＯ）を用いたＣＭＰ法が提案されている。例えば、特許文献２，３では従来のシリカスラリーに代えてセリアスラリーを用いることで、平坦性の高いＣＭＰを実現する技術が提案されている。すなわち、それまで用いていたシリカスラリーの砥粒の粒径は０．１μｍ程度であり、シリコン酸化膜とストッパとしてのシリコン窒化膜の研磨速度比が小さいため、シリコン窒化膜がストッパ膜として有効に機能しなくなり、微細なパターンに対して有効なＣＭＰを行うことが困難であるのに対し、セリアスラリーでは後述のセリアスラリー中に共存する添加剤の作用により、シリコン酸化膜とシリコン窒化膜の研磨速度比を大きくでき、パターン依存性を解消することが可能になる。

また、特許文献３では、セリアスラリーを用いるとともに、当該セリアスラリーに添加剤を加える技術が提案されており、この添加剤として界面活性剤、例えばポリカルボン酸ポリマーを加えている。このような添加剤を加えることで、添加剤が水素結合によって砥粒の周囲に吸着し、砥粒による研磨の進行を抑制するように機能する。そして、研磨するシリコン酸化膜の凸部では研磨パッドによる圧力が高いため、砥粒に吸着している添加剤が脱離する一方で、シリコン酸化膜の凹部では添加剤が砥粒に吸着したままであるため、凸部の研磨速度が凹部よりも高くなり、その結果として平坦な研磨が実現されることになる。
特開２００２−２５２２７９号公報 特開平５−３２６４６９号公報 特開２００１−３１０２５６号公報

しかしながら、セリアスラリーは砥粒の粒径が大きいため、ＣＭＰ工程中に砥粒が研磨されたシリコン酸化膜の表面にスクラッチ（研磨傷）が生じ易い。このスクラッチは研磨の初期において発生した場合には、シリコン酸化膜の表面の研磨の進行によってスクラッチも消滅して行くために問題は少ないが、研磨の終了間際に生じたスクラッチはそれ以降のシリコン酸化膜の研磨量が少ないためそのまま残されてしまうことになる。

また、セリアスラリーを用いたＣＭＰ工程ではシリコン酸化膜の研磨速度がシリコン窒化膜に対して大きくされているため、特にシリコン酸化膜の面積が大きい領域では面積の小さい領域に比較して研磨が進行され易くなり、面積の大きい領域が凹状に研磨されてしまい、平坦性が逆に悪くなるディッシングが顕著なものになる。このシリコン酸化膜とシリコン窒化膜の研磨速度比が大きくなる理由は、セリアスラリーを用いた研磨時には、シリコン酸化膜の表面電位は負電位になる一方で、シリコン窒化膜は０ないし正電位になる傾向が強いため、セリアスラリー中でフリーの負電荷を帯びた添加剤がシリコン窒化膜の表面に吸着されるようになり、その結果添加剤がシリコン窒化膜の表面を保護する形となって研磨を妨げるように作用するためである。

本発明の目的は、セリアスラリーを用いたＣＭＰ法におけるパターン依存性を改善する効果を保持しがらも、セリアスラリーを用いたＣＭＰ法において問題となり易いスクラッチやディッシングの問題を解消した半導体装置の製造方法を提供するものである。

本発明は、半導体基板の少なくとも一部に第１の膜を形成する工程と、第１の膜を含む半導体基板の全面に第２の膜を形成する工程と、第１の膜をストッパ膜として第２の膜をセリアスラリーを用いたＣＭＰ法により平坦化するＣＭＰ工程を含む半導体装置の製造方法において、このＣＭＰ工程は第１の膜の一部が露呈するまでの第１のＣＭＰ工程と、その後に行う第２のＣＭＰ工程とで構成され、第１のＣＭＰ工程では所要の砥粒濃度の第１のセリアスラリーを用い、第２のＣＭＰ工程ではそれよりも砥粒濃度の低い第２のセリアスラリーを用いることを特徴とする。

ここで、第１及び第２のセリアスラリーは界面活性剤からなる添加剤を含んでおり、この添加剤は第１のセリアスラリーと第２のセリアスラリーとでほぼ同じ濃度であることが好ましい。特に、第２のセリアスラリーの添加剤濃度を第１のセリアスラリーの添加剤濃度に対してほぼ７０％以上とすることが好ましい。また、第２のセリアスラリーの砥粒濃度を第１のセリアスラリーの砥粒濃度に対して４０％以下にすることが好ましい。

本発明によれば、セリアスラリーを用いた第１のＣＭＰ工程での研磨を行うことでパターン依存性を解消し、微細なパターンを有する半導体装置での平坦性を確保する一方で、続いて行う第２のＣＭＰ法ではセリアスラリーの砥粒濃度、すなわちスラリー濃度を低下することでスクラッチの発生確率を低下して全体としてのスクラッチを低減し、同時に第１及び第２の膜に対する研磨速度比を低減して第２の膜の大面積の領域での研磨の進行を抑制し、当該領域でのディッシングを抑制することが可能になる。

本発明における第１の形態では、第１のＣＭＰ工程と第２のＣＭＰ工程において、それぞれ砥粒濃度の異なる第１及び第２のセリアスラリーをそれぞれ用意しておき、第１のＣＭＰ工程と第２のＣＭＰ工程を行う際にこれら第１及び第２のセリアスラリーを交換するようにする。

本発明における第２の形態では、第２のＣＭＰ工程で用いる第２のセリアスラリーは、第１のＣＭＰ工程で用いた第１のセリアスラリーに分散媒（溶媒）を加えて当該第１のセリアスラリーの砥粒濃度を低下させたものを用いるようにする。この第２の形態では、第１のセリアスラリーに加える溶媒中に添加剤を加えて第２のセリアスラリーとし、添加剤の濃度を第１のセリアスラリーの濃度にほぼ等しい状態を保持するようにする。

また、本発明の第１及び第２の形態においては、第２のＣＭＰ工程では第２の膜と第１の膜の研磨速度比（第２の膜の研磨速度／第１の膜の研磨速度）を第１のＣＭＰ工程での研磨速度比よりも１桁小さくすることが好ましい。

次に、本発明の実施形態を図面を参照して説明する。図１は本発明の製造方法を説明するための工程図であり、半導体装置のトレンチ埋め込み素子分離絶縁膜（ＳＴＩ）の製造に適用した例の基本工程ブロック図である。先ず、シリコン基板のＳＴＩ以外の領域にＣＭＰ工程でのストッパ膜としての第１の膜を形成する工程Ｓ１と、ＳＴＩを形成する箇所にトレンチを形成する工程Ｓ２と、トレンチを埋め込む第２の膜を形成する工程Ｓ３と、第２の膜に対して第１のセリアスラリーを用いてＣＭＰ法による研磨を行う第１のＣＭＰ工程Ｓ４と、第１の膜の表面の一部が露出した時点で第２のセリアスラリーを用いてＣＭＰ法による研磨を行う第２のＣＭＰ工程Ｓ５と、その後に第１の膜を除去すると共に第２の膜をトレンチ内に残してＳＴＩを形成する工程Ｓ６とで構成されている。

以下、図２及び図３を参照して前記工程Ｓ１〜Ｓ６を順次説明する。先ず、工程Ｓ１では、図２（ａ）に示すように、シリコン基板１の表面に１０ｎｍ程度の膜厚の第１のシリコン酸化膜２を形成し、その上に１００〜１５０ｎｍ程度の膜厚のシリコン窒化膜３を形成する。このシリコン窒化膜は本発明の第１の膜として構成される。次いで、素子分離領域を開口したフォトレジストマスク４を形成し、このフォトレジストマスク４を利用したプラズマエッチング法によってシリコン窒化膜３を選択的にエッチングする。次いで、工程Ｓ２として、残されたシリコン窒化膜３をマスクにしてシリコン酸化膜２及びシリコン基板１をプラズマエッチングして深さ３００〜３５０ｎｍ程度のトレンチ５を形成する。

次いで、工程Ｓ３では、図２（ｂ）に示すように、トレンチ５の内面に露呈されているシリコン基板１の表面を熱酸化して１０ｎｍ程度の厚さの熱シリコン酸化膜６を形成する。その上で、全面にＨＤＰ−ＣＶＤ法によって第２のシリコン酸化膜７を形成する。この第２のシリコン酸化膜７は本発明における第２の膜として構成されるもので、前記トレンチ５の深さよりも十分に厚く形成しており、例えばシリコン基板１の表面に形成したシリコン窒化膜３の表面上において１００〜２００ｎｍ程度の厚さとなるように６００〜７００ｎｍ程度の膜厚に形成している。

次いで、工程Ｓ４として、図２（ｃ）に示すように、第１のセリアスラリーを用いて研磨パッドによりシリコン基板１の表面、すなわち前記第２のシリコン酸化膜７の表面を研磨する第１のＣＭＰ工程を実行する。この第１ＣＭＰ工程は、第２のシリコン酸化膜７の下地膜であるシリコン窒化膜３の表面の一部が露出されるまで行っており、これは予め同じようにシリコン酸化膜７を形成したシリコン基板のサンプルをテスト研磨してシリコン窒化膜３の表面の一部が露出されるまでの時間を計測することによって得られたＣＭＰ時間に基づいて行う。あるいは、シリコン窒化膜３が露出することによるＣＭＰ装置でのトルク変化を検出することで研磨のエンドポイントを検知する。このトルク変化は、例えばＣＭＰ装置においてシリコン窒化膜３が露出すると研磨圧力に対応する装置の駆動電流が低減することによって検知できる。

しかる後、工程Ｓ５として、図３（ａ）に示すように、第２のセリアスラリーを用いて同様に研磨を行う第２のＣＭＰ工程を実行する。この第２のＣＭＰ工程では、シリコン窒化膜３の表面上には第２のシリコン酸化膜７が残されておらず、シリコン窒化膜３ないし第２のシリコン酸化膜７を含むシリコン基板１の表面の全面が平坦になるまで行う。

しかる後、工程Ｓ６として、第２のシリコン酸化膜７の表面領域及びシリコン窒化膜３、さらには第１のシリコン酸化膜２をウェットエッチングしてシリコン基板１の表面を露呈させることで、図３（ｂ）に示すように、第２のシリコン酸化膜７は表面の平坦性が保たれたままトレンチ５内にのみ埋め込まれた状態で残され、ＳＴＩ１０が形成される。しかる後、図３（ｃ）に示すように、ＳＴＩ１０で区画されたシリコン基板１の素子形成領域に素子を形成する。例えば、ＭＯＳトランジスタの場合には、素子形成領域の表面にゲート酸化膜１１、ゲート電極１２を形成し、素子形成領域のシリコン基板１に不純物を選択的に導入してソース・ドレイン領域１３を形成する。さらに、層間絶縁膜１４を形成し、この層間絶縁膜１４にはソース・ドレイン領域１３に接続するコンタクト１５及びその上にメタル配線１６を形成する。

ここで、前記工程Ｓ４及びＳ５での第１及び第２の各ＣＭＰ工程で用いる第１及び第２のセリアスラリーは、それぞれセリアスラリーの砥粒と、ポリカルボン酸ポリマー等の界面活性剤からなる添加剤と、分散媒（溶媒）である水（純水）とを混合した構成であることは共通しているが、第１のＣＭＰ工程で用いる第１のセリアスラリーは所要の砥粒濃度（以下、ここでは「スラリー濃度」と称する）で形成されているが、第２のＣＭＰ工程で用いる第２のセリアスラリーは、第１のセリアスラリーに対してスラリー濃度が低くされている。なお、スラリー濃度はスラリー全体に対する砥粒の重量パーセント（ｗｔ％）で表される。

このようにスラリー濃度が異なる第１及び第２のセリアスラリーを用いて第１及び第２のＣＭＰ工程を実行する第１の方法としては、スラリー濃度の異なるセリアスラリー、すなわち所要のスラリー濃度の第１のセリアスラリーと、それよりもスラリー濃度の低い第２のセリアスラリーをそれぞれ調製して用意しておき、前記第１のＣＭＰ工程では第１のセリアスラリーを用いるが、第２のＣＭＰ工程では第１のセリアラリーを第２のセリアスラリーに交換する方法がある。

第２の方法としては、第１のＣＭＰ工程で用いた第１のセリアスラリーに対し、分散媒（溶媒）である水を加えることでスラリー濃度を低下させることにより第２のセリアスラリーとして第２のＣＭＰ工程を行う方法である。

また、ここでは、第１及び第２のセリアスラリーはポリカルボン酸ポリマー等の界面活性剤からなる添加剤を含んでいるが、この添加剤濃度は前記第１のセリアスラリーと前記第２のセリアスラリーとでほぼ同じ濃度に設定されている。なお、添加剤濃度についてもスラリー全体に対する添加剤の重量パーセント（ｗｔ％）で表される。また、前記第２の方法で第２のセリアスラリーを調製する場合には、第１のセリアスラリーに水を加えると同時に、所要量の添加剤を加えることで添加剤濃度を第１のセリアスラリーと等しくすることが可能である。

このようにして、第１のセリアスラリーを用いて第２のＣＭＰ工程を行い、ストッパ膜としてのシリコン窒化膜の表面の一部が露呈した後に、スラリー濃度の低い第２のセリアスラリーを用いて第２のＣＭＰ工程を行うことを特徴とし、ＣＭＰ工程の終了時にスラリー濃度の低い第２のセリアスラリーを用いた第２のＣＭＰ工程を行うことにより、シリコン基板の研磨面積に対する砥粒数の密度が低下することになり、スクラッチが発生する確率が低減してスクラッチの発生を抑制することが可能になる。

また、同時に第２のセリアスラリーのスラリー濃度を低減することでシリコン酸化膜の研磨速度が抑制される一方で、シリコン窒化膜も研磨速度が抑制されるがシリコン窒化膜はもともと研磨速度が低いために、相対的にシリコン酸化膜の研磨速度の低減効果が顕著になり、結果としてシリコン酸化膜の研磨速度とシリコン窒化膜の研磨速度の比が小さくなる。図４に示した一例では第１のセリアスラリーによるシリコン酸化膜とシリコン窒化膜の研磨速度比（選択比とも称する：シリコン酸化膜の研磨速度／シリコン窒化膜の研磨速度）が４０であるのに対し、第２のセリアスラリーによる研磨速度比が４に低減していることを示している。これにより、シリコン酸化膜の面積が大きい領域での研磨が抑制されることになり、面積の小さい領域との差が少なくなり、面積の大きい領域が凹状に研磨されるというディッシングが抑制される。これから、好適なディッシング抑制効果を得るためには、第２のセリアスラリーによるシリコン酸化膜とシリコン窒化膜の研磨速度比、換言すれば本発明における第２の膜と第１の膜の研磨速度比（第２の膜の研磨速度／第１の膜の研磨速度）を第１のセリアスラリーに対して１桁小さい値になるようにすることが好ましい。

さらに、第２のセリアスラリーではスラリー濃度は低下されているが、所定以上の添加剤濃度を確保しているため、研磨するシリコン酸化膜の凸部での研磨速度を凹部よりも高めるという添加剤の作用はそのまま保持されるので、パターン依存性の問題が生じることなく、平坦な研磨が実現されることになる。

図５はスラリー濃度を相違させた第２セリアスラリーを用いて第２のＣＭＰ工程を行ったときのパターン間差についてのみの結果であり、横軸が第２のセリアスラリーのスラリー濃度、縦軸がシリコン窒化膜の膜厚であり、試料の３箇所でそれぞれ測定した平均値を示している。これから本発明においては、第２のセリアスラリーのスラリー濃度を第１のセリアスラリーのスラリー濃度に対して４０％以下にすることが好ましい。

図６は第１セリアスラリーを用いた第１のＣＭＰ工程のみで研磨したときに生じるスクラッチ数と、第１のＣＭＰ工程の後に第２のセリアスラリーを用いた第２のＣＭＰ工程を行ったときのスクラッチ数とを比較した図である。複数枚のウェハについて測定を行っているが、第１のＣＭＰ工程のみでは最小ウェハ１で３００余、最大ウェハ２で５００余であり、平均として４１５の値が得られた。第２のＣＭＰ工程を行った場合には、最小ウェハ１で１００より若干少なく、最大ウェハ２で２００余であり、平均として１０６の値が得られた。これから、スクラッチ数が約６０％程度低減されていることが判る。

図７は第１セリアスラリーを用いた第１のＣＭＰ工程のみで研磨したときのディッシング量と、第１のＣＭＰ工程の後に第２のセリアスラリーを用いた第２のＣＭＰ工程を行ったときのディッシング量とを比較した図である。第１のＣＭＰ工程のみではディッシング量がほぼ９０ｎｍ程度であるのに対し、第２のＣＭＰ工程を行った場合には４０ｎｍ程度に大きく低減していることが判る。

図８はスラリー濃度、添加剤濃度を相違させた第２のセリアスラリーを用いて第２のＣＭＰ工程を行ったときのスクラッチとディッシングを評価した結果の一例を示す図である。ここではセリアスラリーの（セリア含有液／添加剤含有液／水）の混合比を第１のセリアスラリーで（１／１／０）としたとき、すなわち２ｗｔ％のセリアを含むセリア含溶液と２ｗｔ％の添加剤を含む添加剤含有液を１：１で混合し、水は添加していないため、スラリー中のセリアと添加剤の濃度は各々もとの含有液の濃度の半分である１ｗｔ％とされた第１のセリアスラリーを調整する。この第１のセリアスラリに対して第２のセリアスラリーａ〜ｇでは添加剤含有液の混合比を２，３，４と変化させ、また水の混合比を２，３，４，５，６と変化させて第２のセリアスラリーを構成した例を示している。例えば、第２のセリアスラリーａでは、２ｗｔ％のセリアを含むセリア含有液を１容量、２ｗｔ％の添加剤を含む添加剤含有液を２容量、純水を２容量を混合しているため、セリア含有液はスラリー全体の１／５となるため、セリア濃度はもとの２ｗｔ％の１／５の０．４ｗｔ％となる。同様に、添加剤含有液は全体の２／５となるため、添加剤濃度はもとの２ｗｔ％の２／５の０．８ｗｔ％となる。これにより、第２のセリアスラリーａ〜ｇでは、スラリー濃度は０．４〜０．１８２（ｗｔ％）と相違したものが得られるが、水と添加剤の比を調製することで添加剤濃度は１〜０．７２（ｗｔ％）の範囲に抑えている。

このような第１のセリアスラリーを用いて第１のＣＭＰ工程を行い、次いで各第２のセリアスラリーａ〜ｇを用いて第２のＣＭＰ工程を行った上での、パターン間差、スクラッチ数、ディッシングについての結果を見ると、いずれの第２のＣＭＰ工程についても値が第１のＣＭＰよりも小さくなっており、これらについての特性が改善されていることが判る。なお、第１のセリアスラリーについては、第２のセリアスラリーを用いていない従来の第１のＣＭＰ工程のみで研磨を行った場合のパターン間差、スクラッチ数、ディッシングの値となる。これらの結果のうち、混合比を（１／４／４）とした第２のセリアスラリーがスクラッチ数、ディッシング量において最も改善されていることが判る。これから、第２のセリアスラリーのスラリー濃度を前述の値とすると同時に、第２のセリアスラリーの添加剤の濃度を第１のセリアスラリーの添加剤濃度に対してほぼ７０％以上とすることが好ましい。なお、図８における空欄は未測定である。

ここで本発明にかかる添加剤は界面活性剤として利用されるものであれば、前記実施例のポリカルボン酸ポリマーに限られるものではない。

また、前記第２のセリアスラリーは必ずしも同じスラリー濃度、添加剤濃度として構成するものではなく、第２のＣＭＰ工程をさらに複数工程のＣＭＰで、段階的あるいは連続的に前記濃度を変化させながら第２のＣＭＰ工程を行うようにしてもよい。これにより、第２のＣＭＰ工程の最終時点でのスラリー濃度を極めて小さくしてスクラッチやディッシングの抑制効果を高める一方で、スラリー濃度の低下に伴う第２の膜の研磨速度の低下が要因となるＣＭＰ全体の研磨時間が長くなることを可及的に抑制することも可能になる。

本発明の製造方法を示すブロック工程図である。 ＣＭＰ法によりＳＴＩを形成する実施例１の工程断面図のその１である。 ＣＭＰ法によりＳＴＩを形成する実施例２の工程断面図のその２である。 第１及び第２のＣＭＰのシリコン酸化膜及びシリコン窒化膜の研磨速度と両者の研磨速度比（選択比）を示す図である。 スラリー濃度に対するパターン間差を示す図である。 第１及び第２のＣＭＰのスクラッチ数を比較する図である。 第１及び第２のＣＭＰのデッシング量を比較する図である。 第１のＣＭＰ及び異なる濃度の第２のセリアスラリーを用いた第２のＣＭＰでの総合評価を示す図である。 従来のＣＭＰ法によりＳＴＩを形成する方法の工程断面図である。

符号の説明

１，１０１ シリコン基板
２，１０２ 第１のシリコン酸化膜
３，１０３ シリコン窒化膜（本発明の第１の膜）
４，１０４ フォトレジスト
５，１０５ トレンチ
６，１０６ 熱シリコン酸化膜
７，１０７ シリコン酸化膜（本発明の第２の膜）
１０，１１０ ＳＴＩ

Claims (12)

1. 半導体基板の少なくとも一部に第１の膜を形成する工程と、前記第１の膜を含む前記半導体基板の全面に第２の膜を形成する工程と、前記第１の膜をストッパ膜として前記第２の膜をセリアスラリーを用いたＣＭＰ（化学的機械研磨）法により平坦化するＣＭＰ工程を含む半導体装置の製造方法において、前記ＣＭＰ工程は前記第１の膜の一部が露呈するまでの第１のＣＭＰ工程と、その後に行う第２のＣＭＰ工程とで構成され、前記第１のＣＭＰ工程では所要の砥粒濃度の第１のセリアスラリーを用い、前記第２のＣＭＰ工程ではそれよりも砥粒濃度の低い第２のセリアスラリーを用いることを特徴とする半導体装置の製造方法。
2. 前記第２のセリアスラリーの砥粒濃度を第１のセリアスラリーの砥粒濃度に対して４０％以下にすることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記セリアスラリーは界面活性剤からなる添加剤を含み、前記添加剤は前記第１のセリアスラリーと前記第２のセリアスラリーとでほぼ同じ濃度であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
4. 前記第２のセリアスラリーの添加剤の濃度を前記第１のセリアスラリーの添加剤濃度に対してほぼ７０％以上とすることを特徴とする請求項３に記載の半導体装置の製造方法。
5. 砥粒濃度の異なる第１及び第２のセリアスラリーをそれぞれ用意しておき、前記第１のＣＭＰ工程と第２のＣＭＰ工程とで前記第１及び第２のセリアスラリーを交換することを特徴とする請求項１ないし４のいずれかに記載の半導体装置の製造方法。
6. 前記第２のＣＭＰ工程で用いる前記第２のセリアスラリーは前記第１のセリアスラリーに分散媒（溶媒）を加えて当該第１のセリアスラリーの砥粒濃度を低下させたものを用いることを特徴とする請求項１ないし４のいずれかに記載の半導体装置の製造方法。
7. 前記第１のセリアスラリーに加える溶媒中に添加剤を加えて第２のセリアスラリーとすることを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記第２のＣＭＰ工程では前記第２の膜と第１の膜の研磨速度比（第２の膜の研磨速度／第１の膜の研磨速度）を第１のＣＭＰ工程の同研磨速度比よりも１桁小さい値にすることを特徴とする請求項１ないし７のいずれかに記載の半導体装置の製造方法。
9. 前記第１の膜はシリコン窒化膜であり、前記第２の膜はシリコン酸化膜であることを特徴とする請求項１ないし８のいずれかに記載の半導体装置の製造方法。
10. 前記シリコン酸化膜は高密度プラズマＣＶＤ法により成膜することを特徴とする請求項９に記載の半導体装置の製造方法。
11. 半導体基板の表面に第１のシリコン酸化膜、シリコン窒化膜を積層する工程と、前記シリコン窒化膜上にフォトレジストマスクを形成する工程と、前記フォトレジストマスクを用いて前記シリコン窒化膜、第１のシリコン酸化膜、半導体基板を順次エッチングして前記半導体基板にトレンチを形成する工程と、前記トレンチないし前記第１のシリコン酸化膜及びシリコン窒化膜を埋め込む第２のシリコン酸化膜を成長する工程と、前記第２のシリコン酸化膜の表面を平坦化するＣＭＰ工程を含み、前記ＣＭＰ工程を前記第１のＣＭＰ工程及び第２のＣＭＰ工程によって行うことを特徴とする請求項１ないし１０のいずれかに記載の半導体装置の製造方法。
12. 前記第２のＣＭＰ工程の後に、前記シリコン窒化膜を除去する工程と、前記半導体基板上に存在する前記第１及び第２のシリコン絶縁膜をウェットエッチングにより平坦化する工程とを含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
    
    

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