JP2006157263A

JP2006157263A - 固体撮像装置

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Publication number: JP2006157263A
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Inventors: Yoshitaka Egawa; 佳孝江川
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Current assignee: Toshiba Corp
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Filing date: 2004-11-26
Publication date: 2006-06-15
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Abstract

【課題】撮像領域にカラム型のAD変換回路を混載したCMOSイメージセンサにおいて、画質を劣化させる要因となる縦筋ノイズおよび／または横筋ノイズを低減する。
【解決手段】有効画素部およびオプティカルブラック部が存在する撮像部１１から複数の垂直信号線に読み出された画素信号をAD変換するAD変換回路１３と、AD変換により得られた画素信号が順次入力し、演算処理を行う信号処理回路部２１を有する。信号処理回路部は、撮像領域の垂直方向端部のOB部から読出された複数ラインの出力信号が第１の所定レベルより大きいか第２の所定レベルより小さい場合は、各所定レベルでスライスし、複数ラインの信号を加算平均化し、有効画素信号に対して加減算する縦筋補正回路部と、水平ラインの読出しスタート側のOB部の出力信号を信号レベルの大小順位に並べ替え、並べ替えた中心近傍の複数の画素の信号の平均値を有効画素信号に対して加減算する横筋補正回路部を備える。
【選択図】図１

Description

本発明は、固体撮像装置に係り、特に二次元イメージセンサにおいて雑音を低減する信号処理回路部に関するもので、携帯電話や、デジタルカメラ、ビデオカメラ、車載カメラなどに使用されるものである。

従来のCMOSイメージセンサは、特許文献１や特許文献２などに開示されており、その一例として、撮像領域の各垂直ラインにカラム型のアナログデジタル変換回路（AD変換回路）を有し、複数のAD変換器の出力を順次選択し、デジタル映像出力を得るものがある。

特許文献１の固体撮像素子のセンサコア部では、AD変換回路で使用する電圧比較部が複数段の増幅器で構成されるとともに、増幅器にクランプ回路が設けられている。撮像領域のある水平ラインから読み出された画素信号はAD変換回路でAD変換され、AD変換されたデータはラッチ回路で保持され、次の水平有効期間にラッチ回路より複数ビットのデータとして出力される。

従来のセンサコア部は、画素部からAD変換回路までの画素信号経路におけるスイッチ用のトランジスタの閾値などのばらつきによって、トランジスタがオフになる瞬間に縦ライン毎に信号レベルが変動し、この変動のばらつきにより縦筋ノイズ（縦筋状の固定パターンノイズ）が発生していた。また、水平ライン毎の読み出し動作では、スイッチ用のトランジスタがオフになる瞬間の電源変動やAD変換用の基準電圧波形が水平ライン毎に変動することにより、水平ライン毎に信号レベルが変動し、横筋ノイズが発生していた。この横筋ノイズは、電源変動に起因するので、ランダムに発生していた。これらの縦筋・横筋は、画質を劣化させていた。

なお、特許文献２の固体撮像素子には、ローパスフィルタを用いて縦筋補正を行う手法が開示されている。
特開２０００−２８７１３７号公報特開２００４−１５７１２号公報

本発明は従来の問題点を解決すべくなされたもので、カラム型のAD変換回路を混載したCMOSイメージセンサにおいて画質を劣化させる要因となる縦筋ノイズおよび／またはランダムに発生する横筋ノイズを低減し得る固体撮像装置を提供することを目的とする。

本発明の固体撮像装置の第１の態様は、光電変換素子と光電変換した信号電荷を電圧に変換する検出部が二次元的に配置された撮像領域に存在し、前記光電変換素子に光が入射する領域である有効画素部および前記光電変換素子が遮光された領域であるオプティカルブラック部と、前記撮像領域から複数の垂直信号線に読み出された画素信号をそれぞれデジタル信号に変換する複数のカラム型のAD変換回路と、前記複数のカラム型のAD変換回路により得られたデジタル画素信号が順次入力し、所定の演算処理を行って映像信号を得る信号処理回路部とを具備する固体撮像装置であって、前記信号処理回路部は、前記撮像領域の垂直方向の端部に配置されている前記オプティカルブラック部から読出された複数ラインの出力信号が第１の所定レベルより大きいか第２の所定レベルより小さい場合は、複数ラインの出力信号を各所定レベルでスライスし、複数ラインの信号を垂直方向に加算平均化し、前記有効画素部の有効画素の出力信号に対して加減算する縦筋補正回路部を備えたことを特徴とする。

本発明の固体撮像装置の第２の態様は、光電変換素子と光電変換した信号電荷を電圧に変換する検出部が二次元的に配置された撮像領域に存在し、前記光電変換素子に光が入射する領域である有効画素部および前記光電変換素子が遮光された領域であるオプティカルブラック部と、前記撮像領域から複数の垂直信号線に読み出された画素信号をそれぞれデジタル信号に変換する複数のカラム型のAD変換回路と、前記複数のカラム型のAD変換回路により得られたデジタル画素信号が順次入力し、所定の演算処理を行って映像信号を得る信号処理回路部とを具備する固体撮像装置であって、前記信号処理回路部は、前記オプティカルブラック部のうちで水平ラインの読出しスタート側に配置された部分の出力信号を１水平ライン毎に信号レベルの大信号画素を除去し、残りの複数の画素の信号の平均値を前記同一水平ラインの有効画素部の有効画素の信号に対して加減算する横筋補正回路を備えたことを特徴とする。

本発明の固体撮像装置によれば、カラム型のAD変換回路を混載したCMOSイメージセンサにおいて画質を劣化させる要因となる縦筋ノイズおよび／またはランダムに発生する横筋ノイズを低減することができる。

以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。

＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る縦筋・横筋補正回路を含むデジタル信号処理回路部を混載したCMOSイメージセンサの全体構成の一例を示す。

センサコア部１０においては、画素部（撮像領域）１１、カラム型のノイズキャンセラ回路(CDS) １２、カラム型のAD変換回路(ADC) １３、デジタル変換した信号をラッチするラッチ回路１４、ラッチした信号を読み出すためのシフトレジスタ（水平シフトレジスタ）１５が設けられている。画素部（撮像領域）１１は、後で例えば図８を参照して説明するように光電変換素子と光電変換した信号を読み出す読出しゲートと読み出した信号電荷を電圧に変換する検出部が二次元的に配置されている。

そして、センサコア部１０と同じ半導体チップ上でセンサコア部以外の領域には、画素部１１の読み出しやCDS １２の制御パルスを供給するタイミング発生回路(TG)１６、ADC で使用する比較用基準電圧VREFを生成するVREF発生回路１７、各種制御のために外部からシリアルに入力するデータDATAのインターフェース(I/F) を行うシリアルI/F 回路１８、シリアルI/F 回路１８を経て入力するコマンドデータをデコードして各種制御信号を生成するコマンド制御回路１９が設けられている。さらに、画素部１１で必要とする第１のバイアス電圧VVL を生成する第１のバイアス発生回路２０、水平シフトレジスタ１５から読み出した信号を縦筋・横筋補正してデジタル映像信号を外部へ出力する信号処理回路部２１などが設けられている。なお、VREF発生回路１７は、カウンタを所定のタイミングでスタートし、このカウンタのカウント値に応じてLOレベルからHIレベルへ変化する基準電圧VREF（三角波形）を発生する。

図２（ａ）は、図１のCMOSイメージセンサにおけるセンサコア部１０のレイアウトの一例および信号処理回路部２１のブロック構成の一例を示す。

このセンサコア部１０は、撮像領域１１から複数の垂直信号線（図示せず）に読み出された画素信号をそれぞれデジタル信号に変換するカラム型のAD変換回路１３と、このカラム型のAD変換回路１３により得られたデジタル画素信号を順次取り出す水平シフトレジスタ（図１中１５）などを備えている。

撮像領域１１は、光電変換素子に光が入射して有効に光電変化する領域である有効画素部１１ａおよび光電変換素子の上部が遮光された領域であるオプティカルブラック(OB)部とを有する。このOB部には、有効画素部と同じ構造を有する水平ラインのスタート側のOBHS部１１ｂと、特殊な構造をしたブルーミング対策部１１ｃとを有する。さらに、撮像領域１１の垂直上部側には、光電変換素子が設けられていない空打ち部（空送り部）１１ｄを有する。これらのOBHS部１１ｂ、ブルーミング対策部１１ｃ、有効画素部１１ａ、空打ち部１１ｄの構造は、後で図７（ａ）乃至（ｂ）に示す断面図を参照して説明する。

信号処理回路部２１は、カラム型のAD変換回路１３により得られたデジタル画素信号が水平シフトレジスタ１５から順次読み出された信号が入力し、所定の演算処理を行って縦筋・横筋補正を行い、デジタル映像信号を外部へ出力する。本例では、信号処理回路部２１は、撮像領域１１の垂直方向の端部に配置されているOB部から読出された複数ラインの出力信号を、第１の所定レベルより大きいか第２の所定レベルより小さい場合は各所定レベルでスライスし、複数ラインの信号を垂直方向に加算平均化し、有効画素部１１ａの有効画素の出力信号に対して加減算する縦筋補正回路部２２と、OB部のうちで水平ラインの読出しスタート側に配置されたOBHS部１１ｂの出力信号を信号レベルの大小順位に並べ替え、並べ替えた中心近傍の画素もしくは複数の画素の信号の平均値を有効画素部１１ａの有効画素の信号に対して加減算する横筋補正回路部２３とを有する。

図３は、図２（ａ）中に示したセンサコア部１０の回路の一例と図１中のVREF発生回路１７、第１のバイアス発生回路２０の接続関係の一例を詳細に示す。

図３において、撮像領域１１は、各画素に対応するセル（画素ブロック）CELLが光電変換素子（例えばフォトダイオードPD）と４個のトランジスタ（Ta,Tb,Tc,Td ）とから構成され、このセルが二次元的に配置されている。ここで、Taは行選択用トランジスタ、Tbは増幅用トランジスタ、Tcはリセットスイッチ用トランジスタ、Tdは読出しスイッチ用トランジスタである。

各セルCELLにおいて、フォトダイオードPDは、アノードが接地電位GND に接続され、カソードは、リセットスイッチ用トランジスタTd、読み出しスイッチ用トランジスタTcを直列に介して直流電源電位VDD に接続されている。増幅用トランジスタTbは、ゲートが上記トランジスタTdとTcとの接続点に接続され、一方の電極は行選択用トランジスタTaを介してVDD に接続され、他方の電極は信号導出ライン（垂直信号線VLIN）に接続されている。

撮像領域１１に隣接してソースフォロワ回路用の負荷トランジスタTLが水平ライン方向に配置されている。この負荷トランジスタTLは、垂直信号線VLINの一端側と接地電位との間に接続され、第１のバイアス発生回路２０から出力する第１のバイアス電圧VVL がゲートに印加される。

負荷トランジスタTLの領域に隣接して、垂直信号線VLINの信号を伝えるための信号転送ゲート用トランジスタTS1 、AD変換用基準電圧VREFを印加するためのVREF転送ゲート用トランジスタTS2 、ノイズキャンセラ用の容量C1、C2が配置されている。これらの領域に隣接して、二段のコンパレータ（電圧比較回路）COMP1,COMP2 が配置されており、このコンパレータCOMP1,COMP2 でAD変換した出力はラッチ回路LAT でラッチされ、このラッチ回路LAT 群よりなるシフトレジスタ（図１中１５）により10Bit のAD変換出力（図１中のDOUT0 〜DOUT9 ）が順次読み出される。

図４は、図３に示したセンサコア部１０の動作タイミング波形を示す。

垂直のn ラインの信号を読み出すために、HBLKパルスで示される水平走査期間内の無効期間にADRESnパルスをオンにすることにより、増幅用トランジスタTbと負荷用トランジスタTLからなるソースフォロワ回路を動作させ、一定期間フォトダイオードPDで光電変換した信号電荷を読み出す。

その前に、検出部DNの暗電流など無効信号を除去するために、まず、水平無効期間にRESEn パルスをオンにして検出部DNを基準電圧（リセットレベル）にセットする。垂直信号線VLINには基準電圧（リセットレベル）が出力される。この時、制御パルスS1によりトランジスタTS1 をオン、制御パルスS3によりコンパレータCOMP1 の入出力端間の第１のクランプスイッチ用トランジスタTS3 をオン、制御パルスS4によりコンパレータCOMP2 の入出力端間の第２のクランプスイッチ用トランジスタTS4 をオンにすることにより、ADコンバータのCOMP1 とCOMP2 のAD変換レベルを設定する。この後、トランジスタTS3 をオフにした瞬間に、垂直信号線VLINのリセットレベルがC1に蓄積される。次に、READn パルスにより読出し用トランジスタTdをオンにすることにより、フォトダイオードPDで蓄積した信号電荷を検出部DNに読み出すと、垂直信号線VLINには信号＋リセットレベルが読み出される。この時、制御パルスS1により信号転送ゲート用のトランジスタTS1 をオン、制御パルスS3によりコンパレータCOMP1 の入出力端間のクランプ用トランジスタTS3 をオフ、制御パルスS4によりコンパレータCOMP2 の入出力端間のクランプ用トランジスタTS4 をオフ、制御パルスS2によりVREF転送ゲート用のトランジスタTS2 をオンにすることにより、垂直信号線VLINの信号＋リセットレベルが容量C2に蓄積される。この後、信号転送ゲート用のトランジスタTS1 をオフした瞬間に容量C2に信号＋リセットレベルが保持される。この時、コンパレータCOMP1 の入力がHiインピーダンスとなっているので、容量C1にはリセットレベルが保持されたままになっている。

次に、水平走査期間内の有効期間に、基準電圧VREFの波形（三角波形）をLOレベルからHIレベルへ増加させることにより、C1、C2の合成容量を介してコンパレータCOMP1 ・COMP2 でAD変換する。この場合、容量C1で蓄積したリセットレベルは、容量C2で蓄積したリセットレベルと極性が逆になるので、リセットレベルはキャンセル（除去）され、実質的に容量C2の信号成分が後段でAD変換される。このリセットレベルを除去する低ノイズ化処理動作を、相関二重サンプリング(Correlated Double Sampling;CDS)動作と呼ぶ。AD変換したデータはラッチ回路LAT で保持され、次の水平有効期間にラッチ回路LAT より10bit データDOUT0 〜DOUT9 として出力する。本例では、10bit の0 〜1023レベルのAD変換レベルを10bit カウンタで判定している。

なお、AD変換回路１３の動作を正確なものとするために、前述したようにAD変換動作を行う前にコンパレータCOMP1 の入力と出力側の直流レベルを同一にするための処理と、コンパレータCOMP2 の入力と出力側の直流レベルを同一にするための処理を行っている。つまり、コンパレータCOMP1 の入出力端子間に並列に設けられたトランジスタTS3 、コンパレータCOMP2 の入出力端子間に並列に設けられたトランジスタTS4 を一旦閉じる、いわゆるクランプ処理を行い、入力オフセットのばらつきを低減している。このクランプ処理の際にトランジスタTS3 のゲートと入出力端子間に存在する寄生容量のために、コンパレータCOMP1 の閾値電圧とクランプ電圧に差異が生じる。この差異はトランジスタTS3 の製造ばらつきにより影響を受け、結果的には各コンパレータCOMP1 の出力の直流レベルとの間でばらつきが生じる。このばらつきは、結果的にはデジタル出力値のチャンネル間ばらつきとして現れる。そこで、特許文献１の固体撮像素子と同様に、クランプ回路付きの二段のコンパレータCOMP1 、COMP2 を用いてAD変換することによって、同一水平ライン方向の複数の画素の各読み出し信号の間で、直流レベルのばらつきが生じないようにし、画質を向上させている。この場合、後段のコンパレータCOMP2 の入出力端子間に並列に設けられたトランジスタTS4 のオフタイミングは、前段のコンパレータCOMP1 の入出力端子間に並列に設けられたトランジスタTS3 のオフタイミングより遅らせるように、制御バルスS3、S4のオフタイミングを設定することが望ましい。図４中では、制御バルスS3、S4がオンになる（トランジスタTS3 、トランジスタTS4 がオンになる）タイミングが一致しているが、要は、後段のトランジスタTS4 のオフタイミングが前段のトランジスタTS3 のオフタイミングより遅れていればよい。よって、後段のトランジスタTS4 のオンタイミングは前段のトランジスタTS3 のオフタイミングより遅れていても構わない。なお、後段のトランジスタTS4 のばらつきにより、AD変換特性にチャンネル間のばらつきが生じるが、入力信号レベルに対しては（1/A1、A1は前段のコンパレータCOMP1 の増幅率）倍のばらつきであり、信号から見た場合、このばらつきは実質的にはなくなる。

しかし、トランジスタTS1 やTS3 の閾値などのばらつきに起因して、トランジスタTS1 がオフになる瞬間に縦ライン毎に信号レベルが変動する。この変動のばらつきにより縦筋ノイズが発生するおそれがある。また、水平ライン毎の動作では、トランジスタTS1 やTS3 がオフになる瞬間の電源変動やAD変換用のVREFの波形（三角波）が水平ライン毎に変動することにより、水平ライン毎に信号レベルが変動する。この変動ばらつきにより横筋ノイズが発生するおそれがある。この横筋ノイズは、電源変動に起因するので、ランダムに発生する。これらの縦筋、横筋は、画質を劣化させる原因になるが、本実施形態では縦筋・横筋の対策を以下に述べるように施している。

即ち、上記したように図３に示したセンサコア部１０では、フォトダイオードPDで変換したアナログ信号をカラム型のAD変換回路１３で10Bit のデジタル信号に変換する。この時、水平ラインのスタート側のOBHS部を32LSB （10Bit で表現される0 〜1023LSB のうちの最下位ビットLSB を始点とする32番目のレベル）になるようにVREF波形をデジタル回路で制御している。AD変換後の10Bit 出力信号は図２（ａ）に示した信号処理回路部２１へ入力される。

図２（ａ）に示した信号処理回路部２１において、入力した信号は、縦筋補正のためのレベルスライス回路２４を経てラインメモリ複数ライン加算平均化処理回路２５へ入力し、複数ライン（例えば64ライン）の信号が加算され、平均化処理が行われる。実験では、64ライン以上の加算平均化により、ランダムノイズの増加のない実用レベルが得られた。これは、レベルスライス回路を用いることで白キズや大きなランダムノイズを除去することで誤補正が発生せず、64ラインと少ないライン数が実現できた。特にセンサ温度が高い時やセンサGAINが高い時（VREF振幅が小さい時）に特に有効となる。加算平均化された信号は、32LSB 減算回路２６へ入力し、OBレベルから32LSB が減算されることにより、白縦筋、黒縦筋補正レベルが抽出される。

白縦筋、黒縦筋補正レベルは加減算回路２７へ入力し、信号処理回路部２１の入力信号が有効画素部から読み出した有効画素信号である時に、白縦筋レベルは有効画素信号から減算され、黒縦筋レベルは有効画素信号に対して加算される。この信号処理により、縦筋が補正され、さらに、水平のシェーディングも改善される。

横筋補正における信号レベルの波形の一例を図２（ｂ）にA,B,C で示している。

図２（ｂ）中のA は、縦筋補正された信号を垂直方向でライン毎に示しており、32LSBに対して変動している部分が従来は横筋として発生していた。この信号は同一水平ラインのOBHS部と有効画素部とも同じレベルの変動をしているので、OBHS部のレベル変動を検出して64LSB より減算することにより図２（ｂ）中のB に示すような差分信号（実線）が得られる。この差分信号を有効画素の信号に対して加算することにより、図２（ｂ）中のC に示すようにレベル変動が改善され、OBレベルを64LSB に設定することができる。この加算動作により、飽和レベル1023LSB が減少しないようにした。なお、本例では、センサ出力としてOB部レベルを32LSB →64LSB に設定変更して出力しているが、OBレベルの設定は自由に変更することができる。

さらに、図２（ａ）中の信号処理回路部２１において、縦筋補正された加減算回路２７の出力信号A は、横筋補正のためにOBHS画素メディアン処理回路２８へ入力される。即ち、水平ラインのスタート側のOBHS部が読み出され、36画素のメディアン処理により、白傷やランダムノイズが低減除去され、OB部のレベル変動のみが検出される。このメディアン処理により抽出された平均信号SigOB は、減算回路２９へ入力し、64LSB からSigOBが減算される。この減算回路２９の出力信号は加算回路３０へ入力し、メディアン処理が行われた水平ラインと同一水平ラインの有効画素に対して加算される。この動作により、縦方向の垂直シェーディングも改善できる。

図５は、図２（ａ）中の信号処理回路部の動作例を示すフローチャートである。

まず、縦筋補正を行うために、AD変換出力信号は、レベルスライス回路２４で白傷や大きなランダムノイズが除去される。この際、まず、レベルスライス回路でスライスする大レベルを設定する。そして、この大レベルと信号を比較して大レベルより大きい信号の場合は大レベルに信号を置換（スライス）する。次に、レベルスライス回路でスライスする小レベルを設定する。そして、この小レベルと信号を比較して小レベルより小さい信号の場合は小レベルに信号を置換（スライス）する。このような処理により安定した縦筋信号レベルを抽出できる。この信号をラインメモリ複数ライン加算平均化処理回路２５に入力し、次に入力される信号を加算し、64ライン加算を終えると平均化処理を実施する。この平均化処理出力をから32LSB を減算回路２６で減算し、縦筋データを符号付きで得る。そして、この縦筋データで垂直の有効画素信号を加減算回路２７で加減算処理する。この際、白縦筋の場合は、有効画素信号から縦筋データを減算する。黒縦筋の場合は有効画素信号に縦筋データを加算する。

ラインメモリ複数ライン加算平均化処理回路２５で加算平均化する入力する信号は、垂直方向の空打ち部１１ｄ、もしくは画素部の信号のないAD変換回路部の信号とする。この場合、図３中のトランジスタTS1 をオフにし、トランジスタTS2 をオンにするように制御することで、AD変換回路部のみの信号が得られる。実験結果では、縦筋の殆んどがAD変換回路部で発生していることが判明した。さらに、有効画素部１１ａの信号を用いると、有効画素部１１ａのランダムノイズが混入して加算平均化信号のノイズが増加する。実験では、画素部の信号を用いないAD変換回路部のみの信号を用いるのが最も有効な方法であるのが判明した。実験では、64ラインの加算平均でノイズ劣化のない実用的な縦筋補正が実現できた。

次に、横筋補正を行うために、水平読出し側のOBHS部１１ｂの36画素の信号を信号レベルの大きい順から小さい順に並べ替え、中心値と抽出するメディアン処理を実施する。信号対雑音比S/N を改善するために、並べ替えた中心画素の2 画素の平均値〜32画素の平均値が選択できるようにした。このメディアン平均化処理により、OBHS部１１ｂで発生する白傷や大きなランダムノイズを除去でき、ノイズの少ない横筋補正信号が得られる。この信号を64LSB から減算して得られた信号を、同一ラインの有効画素に対して加算することにより、横筋を補正できる。特に白傷を除去しないと白傷の発生しているラインが逆補正となり、黒の横筋が発生する。実験では、32画素以上のメディアン平均化により、実用レベルの横筋補正が得られた。また、メディアン平均化処理データを使わずに、白傷除去のために大信号４画素を抽出除去して、残りの３２画素を平均化したデータでも良い。

上記したように図２（ａ）中の信号処理回路部２１は、映像の無効期間にAD変換回路部１３のみ動作させ、AD変換回路部１３で発生する縦筋や水平シェーディングを含んだ信号をラインメモリを用いて複数ラインの平均化を行い、有効画素部１１ａの信号（有効画素信号）を減算することにより高精度の縦筋や水平シェーディングを補正することができる。

そして、水平OB部の信号レベルを平均化し、所定レベルより減算し、その結果を有効画素信号に対して加算することにより、横筋状のノイズを低減できるとともに、OBレベルを所定レベルに設定したフルBit のAD変換出力を行うことができる。なお、単に有効信号に加減算すると、減算した時にフルBit を出力することができず、飽和信号が減算した分だけレベルが低下して飽和レベルで横筋が発生する。

図６は、図５中に示したメディアン平均化処理方法の一例を示す。

OBHS部の信号は画素番号順にAD変換部より出力している。この信号はランダムノイズや白傷などでレベルが変動している。これらの信号を大きい順（もしくは小さい順）に並べ替えて、中心画素の信号レベルを抽出するメディアン処理を実施する。この時、OBHS部１１ｂの画素数を少なくするため、および、S/N の良い信号を得るために、中心画素を2 から32画素の平均値が抽出できるようにした。この平均画素数と抽出する位置は、白傷の発生頻度や信号の漏れ込みなどで自由に選択できるようにした。

上述したように第１の実施形態に係るCMOSイメージセンサによれば、縦筋状の固定パターンノイズ（縦筋ノイズ）やランダムに発生する横筋状のパターンノイズ（横筋ノイズ）が低減できる。さらに、水平シェーディング、垂直シェーディングも改善できる。さらに、黒レベル（OBレベル）を所定のレベルに設定できるので、色再現性が改善できる。

そして、縦筋補正に関しては、レベルスライス回路２４により、大きなランダムノイズが除去でき、さらに、AD変換回路１３のみの信号を加算平均化することにより、S/N の良い縦筋補正信号が得られる。また、横筋補正に関しては、水平OB画素のメディアン平均化により白傷による誤補正の防止や、大きなランダムノイズを除去できOB画素数の削減とSNの良い横筋補正信号が得られる。また、ブルーミング対策部１１ｃを設けることによって、強い光に対しても誤動作しない縦筋補正、横筋補正が可能になった。

したがって、デジタル出力タイプのCMOSイメージセンサにおいて、小規模の信号処理回路部２１を設けることにより高画質の映像信号を提供することができる。

図７は、図２中のOB部およびブルーミング対策部１１ｃ、有効画素部１１ａ、空打ち部１１ｄの構造を概略的に示す断面図である。ここでは、図示を簡略するために、リセットトランジスタ部の図示を省略している。

図７中の有効画素部１１ａは、P 型の半導体基板にフォトダイオードPDのN+層を形成し、表面のリーク電流を低減するために表面にP+領域を形成している。読出しゲートを介して検出部（FD部）のN+層を形成している。画素間は素子分離領域７１で分離し、PD部以外は、アルミニウム等の遮光膜７０により光が入射しないように覆っている。

図７中のOB部（OBHS部１１ｂを含む）は、有効画素部１１ａと同様の構造であり、PD部の上部を遮光膜７０により光が入射しないように覆っている。このOB部は、有効画素部１１ａのPD部で発生する暗時電圧と同等に暗時電圧が発生する。このため、横筋補正を実施することによって、有効画素部の暗時電圧の持ち上がりも補正できる。

図７中のブルーミング対策部１１ｃは、高輝度の被写体を撮像した場合などのように有効画素に強い光が入射した場合にPD部から信号電荷が溢れ出し、OB部へ拡散していく量を低減するために設けられている。本例では、電源電圧VDD=2.8Vが印加されている遮光膜７０に画素のFD部がコンタクトで接続されている。さらに、PD部の読出しゲートのポテンシャル電位を深くすることにより、PD部に流入した信号電荷をFD部へ排出する構造にしている。このようにブルーミング対策部１１ｃの画素によって、OB部へ流出する信号電荷量を低減している。この結果、20画素以上でレンズ絞りF2.8で太陽光を直射しても、OB部へ殆んど流入しないようにできた。また、通常のOB構造の約1/2 の画素数に低減できた。

図７に示す空打ち部１１ｄは、縦筋補正にはPD部の信号が不要であるので、PD部のN+層が形成されていない（PD部が無い）構造とされており、信号も暗時電圧も発生しない。

図８（ａ）は、図７中に示したブルーミング対策部１１ｃの変形例１の構造を概略的に示す断面図およびポテンシャル電位の一例を示す図である。

本例では、読出しゲート、リセットゲートおよびドレイン部が遮光膜（VDD=2.8V）７０にコンタクトで接続されている。これにより、読出しゲートおよびリセットゲートの下部のポテンシャル電位が深い（ゲートが開いている）ので、有効画素部１１ａから溢れ出した信号電荷は、PD部およびFD部を経てドレイン部に流れ込み、吸収される。

図８（ｂ）は、図７中に示したブルーミング対策部１１ｃの変形例２の構造を概略的に示す断面図およびポテンシャル電位の一例を示す図である。

本例では、読出しゲートおよびリセットゲートの各トランジスタがディプレッション型で形成され、その下部のポテンシャル電位が深い（ゲートが常に開いている）ので、有効画素部１１ａから溢れ出した信号電荷は、PD部およびFD部を経てドレイン部に流れ込み、吸収される。

図８（ｃ）は、図７中に示したブルーミング対策部１１ｃの変形例３の構造を概略的に示す断面図およびポテンシャル電位の一例を示す図である。

本例では、PD部、FD部およびドレイン部が遮光膜（VDD=2.8V）７０にコンタクトで接続されているので、有効画素部１１ａから溢れ出した信号電荷は、PD部、FD部およびドレイン部にそれぞれ流れ込み、吸収される。

＜第１の実施形態の変形例＞
図９は、本発明の第１の実施形態の変形例に係るCMOSイメージセンサの変形例の全体構成の一例を示すブロック図である。

このCMOSイメージセンサの全体構成は、図１を参照して前述した第１の実施形態に係るCMOSイメージセンサの全体構成と比べて、バイアス２発生回路９０が付加され、バイアス１発生回路２０とセンサコア部１０との接続関係が変更されており、その他は同じである。

図１０は、図９のCMOSイメージセンサにおけるセンサコア部１０の回路の一例と図９中の第１のバイアス発生回路２０、第２のバイアス発生回路９０、VREF発生回路１７の接続関係の一例を詳細に示す。

第２のバイアス発生回路９０は、トランジスタTS1 で発生する縦筋を補正するために用いられる第２のバイアス電圧DC1Vを発生するものであり、電源電圧VDD=2.8Vを抵抗ブリーダで分割し、通常の読み出し電圧とほぼ同じ１Ｖのバイアス電圧DC1Vを生成する。

有効画素部１１ａの信号を出力すると、トランジスタTbの1/f ノイズによるランダムノイズが大きく、縦筋補正効果が得られなくなる。そこで、垂直信号線VLINの一端部（画素部を挟んで負荷トランジスタTLとは反対側）にスイッチ用トランジスタTIN を接続し、制御パルスDC ON によりスイッチ用トランジスタTIN をオンにして第２のバイアス電圧DC1Vを垂直信号線VLINに印加する、つまり、有効画素部１１ａの信号を使用しないで垂直信号線VLINに電圧を印加することにより、縦筋を補正している。この場合、第２のバイアス発生回路９０に演算増幅器を用い、電源ノイズを低減したり、低インピーダンスで垂直信号線VLINを駆動した方が、画素部のランダムノイズによる影響を受けずにより安定した縦筋補正効果が得られる。この時、第１のバイアス発生回路２０から発生する第１のバイアス電圧VVL を垂直信号線VLINの負荷トランジスタTLのゲート線に印加しないようにして負荷トランジスタTLをオフさせる。そのために、負荷トランジスタTLのゲート線を負荷トランジスタTL用スイッチ素子TL SW を介して第１のバイアス発生回路２０の出力ノードまたは接地電位GND に切り替え接続し得るように接続している。

＜第２の実施形態＞
図１１（ａ）は、本発明の第２の実施形態の変形例に係るCMOSイメージセンサにおけるセンサコア部１０のレイアウトの一例および信号処理回路部２１ａのブロック構成の一例を示す。

このCMOSイメージセンサは、図２（ａ）を参照して前述した第１の実施形態に係るCMOSイメージセンサと比べて、センサコア部１０の構成は同じであり、信号処理回路部２１ａは、横筋補正を縦筋補正と同様な回路で実施するように変更されている。即ち、この信号処理回路部２１ａは、図２（ａ）中に示した信号処理回路部２１と比べて、縦筋補正回路部２２の構成は同じであり、横筋補正回路部２３ａは、図２（ａ）中の64LSB-SigOB 回路２９が32LSB減算回路２９ａに変更され、図２（ａ）中の加算回路３０が加減算回路３０ａに変更され、この加減算回路３０ａの出力側にホワイトクリッパ(WC)３１が挿入されている。

図１１（ａ）中に示した信号処理回路部２１ａの縦筋補正動作に関しては、図２（ａ）中に示した信号処理回路部２１の縦筋補正動作と同じである。

横筋補正動作に関しては、水平ラインのスタート側のオプティカルブラック部（OBHS部）の信号を読出して36画素のメディアン処理を行うことにより、白傷やランダムノイズを低減除去してOB部のレベル変動のみを検出する。そして、このメディアン処理により抽出した平均信号を32LSB から減算し、この結果を同一水平ラインの有効画素の信号に対して加減算回路で加減算することにより横筋を補正する。この場合、加減算回路の出力信号（フル10Bit の1023LSB ）も信号レベルが低下するので、ホワイトクリッパWCによる処理を実施している。ホワイトクリッパWCを、フル10Bit の1023LSB から64LSB 差し引いた959LSBとした時、後段の回路で1023/959＝1.07倍してOBレベルを32LSBX1.07＝34LSB とし、AD変換出力の32LSB より増加させている。

横筋補正における信号レベルの波形の一例を図１１（ｂ）にA,B,C で示している。

図１１（ｂ）中のA は、縦筋補正された信号を垂直方向でライン毎に示しており、32LSB に対して変動している部分が従来は横筋として発生していた。この信号は同一水平ラインのOBHS部１１ｂと有効画素部１１ａとも同じレベルの変動をしているので、OBHS部１１ｂのレベル変動を検出して32LSB を減算することにより図１１（ｂ）中のB に示すような信号（実線）が得られる。この信号を有効画素信号に対して加算することにより、図１１（ｂ）中のC に示すようにレベル変動が改善され、OBレベルを32LSB に設定することができる。

なお、各実施形態においては、実質的に、AD変換回路１３の出力信号のOBレベルがセンサ出力時に増加するような処理によって、縦筋、横筋補正動作によって発生する飽和での縦筋、横筋を回避している。

また、本発明は、上記した各実施形態に限定されるものではなく、各種の変形が可能である。即ち、各実施形態に示された縦筋補正、横筋補正のいずれか一方のみ行うようにしてもよい。

本発明の第１の実施形態に係るCMOSイメージセンサの全体構成の一例を示すブロック図。図１のCMOSイメージセンサにおけるセンサコア部のレイアウト、信号処理回路部のブロック構成および横筋補正における信号レベルの波形の一例を示す図。図２に示したCMOSイメージセンサにおけるセンサコア部の回路の一例と図１中の第１のバイアス発生回路、VREF発生回路の接続関係の一例を詳細に示す回路図。図３に示したセンサコア部の動作例を示すタイミング波形図。図２中の信号処理回路部の動作例を示すフローチャート。図５中に示したメディアン平均化処理方法の一例を説明する図。図１中のOB部、ブルーミング対策部、有効画素部、空打ち部の構造を概略的に示す断面図。図７に示したブルーミング対策部の変形例の構造を概略的に示す断面図およびポテンシャル電位の一例を示す図。本発明の第１の実施形態の変形例に係るCMOSイメージセンサの全体構成の一例を示すブロック図。図９のCMOSイメージセンサにおけるセンサコア部の回路の一例と図９中の第１のバイアス発生回路、第２のバイアス発生回路、VREF発生回路の接続関係の一例を詳細に示す図。本発明の第２の実施形態に係るCMOSイメージセンサにおけるセンサコア部のレイアウト、信号処理回路部のブロック構成および横筋補正における信号レベルの波形の一例を示す図。

符号の説明

１０…センサコア部、１１…画素部、１１ａ…有効画素部、１１ｂ…オプティカルブラック部の水平ラインのスタート側、１１ｃ…ブルーミング対策部、１１ｄ…空打ち部、１２…カラム型のノイズキャンセラ回路、１３…カラム型のAD変換回路、１４…ラッチ回路、１５…水平シフトレジスタ、１６…タイミング発生回路、１７…VREF発生回路、１８…シリアルI/F 回路、１９…コマンド制御回路、２０…第１のバイアス発生回路、２１…信号処理回路部、２２…縦筋補正回路部、２３…横筋補正回路部、９０…第２のバイアス発生回路。

Claims

光電変換素子と光電変換した信号電荷を電圧に変換する検出部が二次元的に配置された撮像領域に存在し、前記光電変換素子に光が入射する領域である有効画素部および前記光電変換素子が遮光された領域であるオプティカルブラック部と、
前記撮像領域から複数の垂直信号線に読み出された画素信号をそれぞれデジタル信号に変換する複数のカラム型のAD変換回路と、
前記複数のカラム型のAD変換回路により得られたデジタル画素信号が順次入力し、所定の演算処理を行って映像信号を得る信号処理回路部
とを具備する固体撮像装置であって、
前記信号処理回路部は、前記撮像領域の垂直方向の端部に配置されている前記オプティカルブラック部から読出された複数ラインの出力信号が第１の所定レベルより大きいか第２の所定レベルより小さい場合は、複数ラインの出力信号を各所定レベルでスライスし、複数ラインの信号を垂直方向に加算平均化し、前記有効画素部の有効画素の出力信号に対して加減算する縦筋補正回路部を備えたことを特徴とする固体撮像装置。
光電変換素子と光電変換した信号電荷を電圧に変換する検出部が二次元的に配置された撮像領域に存在し、前記光電変換素子に光が入射する領域である有効画素部および前記光電変換素子が遮光された領域であるオプティカルブラック部と、
前記撮像領域から複数の垂直信号線に読み出された画素信号をそれぞれデジタル信号に変換する複数のカラム型のAD変換回路と、
前記複数のカラム型のAD変換回路により得られたデジタル画素信号が順次入力し、所定の演算処理を行って映像信号を得る信号処理回路部
とを具備する固体撮像装置であって、
前記信号処理回路部は、前記オプティカルブラック部のうちで水平ラインの読出しスタート側に配置された部分の出力信号を１水平ライン毎に信号レベルの大信号画素を除去し、残りの複数の画素の信号の平均値を前記同一水平ラインの有効画素部の有効画素の信号に対して加減算する横筋補正回路を備えたことを特徴とする固体撮像装置。
前記信号処理回路部は、前記撮像領域の垂直方向の端部に配置されている前記光電変換素子が形成されていない画素領域である空打ち部から読出された複数ラインの出力信号が第１の所定レベルより大きいか第２の所定レベルより小さい場合は、複数ラインの出力信号を各所定レベルでスライスし、複数ラインの信号を垂直方向に加算平均化し、前記有効画素部の有効画素の出力信号に対して加減算する縦筋補正回路部
をさらに備えたことを特徴とする請求項２記載の固体撮像装置。
前記撮像領域の垂直信号線に接続されている負荷トランジスタのゲートに与えるバイアス電圧を発生する第１のバイアス回路と、
前記負荷トランジスタのゲート線に前記第１のバイアス電圧または接地電位を選択的に接続する第１のスイッチ用トランジスタと、
前記撮像領域のAD変換回路で発生する縦筋ノイズを補正するために用いられるバイアス電圧を発生する第２のバイアス回路と、
前記撮像領域の垂直信号線の一端側と前記バイアス回路の出力ノードとの間に挿入され、前記第２のバイアス回路で発生されたバイアス電圧を前記垂直信号線に選択的に接続するスイッチ用トランジスタ
とをさらに具備することを特徴とする請求項１記載の固体撮像装置。
前記撮像領域の垂直方向の端部には、前記光電変換素子が形成されていない画素領域である空打ち部が存在し、前記オプティカルブラック部は、前記空打ち部と前記有効画素部との間に存在するブルーミング対策部を含み、前記ブルーミング対策部は、前記検出部が電源に接続されていることを特徴とする請求項１記載の固体撮像装置。