JP2006524960A - ブロックコヒーレント通信システムにおけるソフト情報の抽出 - Google Patents

Abstract

通信システムにおけるブロックコヒーレントチャネル上でのデータ通信が記載される。優れた性能を可能にする低複雑性復調手法が記載される。ドウェル同期信号（３２３）、例えば既知のシンボル（例えば擬似パイロットシンボル）を含んでいる送信されたブロックコヒーレントシンボルの組が、ソフト入力、ソフト出力、およびメッセージのインタリービングを用いて共同デコーダ／復調器（３１１および３１３）によって受信、復調（２０４）およびデコードされる。低複雑性ＳＩＳＯ復調器（２０４）は、１つ以上のドウェル（３２３）の各々に対応する擬似パイロット変調情報を処理するのに適している。ターボ等化が用いられる場合、低複雑性方法は優れた性能を達成する。いくつかのデコーディングおよび復調の実施形態は、ソフトシンボル値およびソフトビットを生成するために外因性法則に従う独立した位相推定値および更新された独立した位相推定値を含んでいる。

Description

本発明は、ブロックコヒーレントチャネル上でのデータ通信のための方法および装置、より具体的には、順方向誤り検出および／または訂正を目的とする共同復調およびデコーディングのための方法および装置に関する。

瞬間チャネル利得（大きさおよび、特に、位相）について受信機が信頼し得る評価を維持することが実行不可能である場合に、通信システムはノンコヒーレント検出を必要とする。ノンコヒーレント通信システムとしては、例えば、移動ノードが限定されたパワーを有し信頼し得るチャネル評価を可能にするための高パワーの既知のシンボル、例えば、パイロットを送信するだけの余裕がない無線多重アクセスシステムが含まれる。ノンコヒーレント通信チャネルは、いくつかのコヒーレンス特性を有することがある。例えば、ノンコヒーレント通信チャネルはコヒーレントブロックを含むことがあり、その場合コヒーレントブロックは、チャネル変動がその間無視できるほど小さい時間間隔である。そのようなチャネル上での通信は、ブロックコヒーレント通信と呼ばれる。

ブロックコヒーレント通信は、高速周波数ホッピング直交周波数分割多重（ＯＦＤＭ）アクセスシステムにおいて自然に生じ得る。そのようなシステムにおいて、情報は、すべてのシンボル時間において、トーンと呼ばれる利用可能な周波数のサブセット上へ変調され得る。スペクトル効率を高め、ダイバーシチ利得を増大するため、利用されるトーンは、場合によっては、Ｌ個のシンボルすべてにおいて利用される周波数帯全体にわたって高速でホップされ、例えば、Ｌ個の連続するシンボルが１つのトーンにマッピングされ、続いて別のＬ個のシンボルが他のトーンにマッピングされ、以下同様である。Ｌが小さい場合、連続するＬ個のシンボルは、同一のチャネル利得を経ると仮定できる。Ｌ個のシンボルの２つの連続する組の利得の大きさが近いことがあり得るが、通常それらの位相は完全に独立している。

より正確には、ブロックコヒーレント通信システムは、以下のように定義し得る。すなわち、離散的時間領域において表されるシステムについて、チャネル利得は、未知の複雑なランダム変数であり、このランダム変数は一般に、Ｌ個の連続するシンボルすべてについて同じままであるが、そうでなければ、何らかの分布に従って独立して変動、例えば、位相は[０，２ＰＩ]にわたって均一に分布され、大きさはレイリー分布される。

ブロックコヒーレント通信については、公称変調方式は、差動Ｍ−アレイ位相シフトキーイング（ＤＭＰＳＫ）である。ＤＭＰＳＫは、コヒーレントブロック上で２つの連続するシンボル間の位相差中で情報を伝える。例として、Ｎ×（Ｌ−１）のＭＰＳＫ情報シンボルｓ（ｉ）を送信するため、ｓ（１），ｓ（２），．．．，ｓ（Ｌ−１）として表されるＬ−１個のシンボルのＮ個の連続する組の各々は、送信されたシンボルｔ（０），ｔ（１），ｔ（２），．．．，ｔ（Ｌ−１）に差動的にエンコードされ、ここでｔ（０）は既知のシンボルに設定され、ｊ＝１，．．．，Ｎ−１についてｔ（ｊ）＝ｔ（ｊ−１）×ｓ（ｊ）である。

ＤＭＰＳＫ以外の変調方式が可能である。例えば、既知のシンボルをブロックに挿入すると、情報シンボルは、差動的でなく他のシンボル上で直接的に送信し得る。この変調方式は擬似パイロット変調と呼ぶことができる。しかしながら、位相不確定性のためにせいぜいＬ−１の情報シンボルが長さＬのドウェル内で送信し得ることが明白である。従って、各ドウェル内に１つの既知のシンボルが存在すると仮定し得る。上記の例示における表記を用いると、ｔ（０）は既知のシンボルに設定され、残りの送信されたシンボルは、ｊ＝１，．．．，Ｌ−１についてｔ（ｊ）＝ｓ（ｊ）である。

順方向誤り訂正符号化の場合、ブロックコヒーレント通信システムは通常、エンコーダ（本来のデータストリーム中に構造化冗長性を挿入する）、変調器、例えば、ＤＭＰＳＫ（２進データビットをＭＰＳＫシンボルにマッピングする）、復調器（ソフト情報を抽出し、それをデコーダに供給する）、およびデコーダ（復調器からのソフト情報に基づいて本来のメッセージをデコードする）を含んでいる。

ブロックコヒーレント受信の場合、受信されたシンボルｙ（ｉ）および送信されたシンボルｔ（ｉ）は、以下の通り関連付けられる。

ｙ（ｉ）＝αｅ^ｊθｔ（ｉ）＋ｎ（ｉ）
式中、□は未知の位相であり、□は未知の（実際の）チャネル利得であり、ｎ（ｉ）は付加的雑音成分である。

ほとんどの符号化されたシステムにおいて、反復復調およびデコーディング−今後はターボ等化と呼ぶ−を適用する受信機は、非反復受信機と比較して大きな性能利得を有する。例えば、ＩＥＥ Ｐｒｏｃｅｅｄｉｎｇｓ Ｃｏｍｍｕｎｉｃａｔｉｏｎ ２０００において発表された“Ｉｔｅｒａｔｉｖｅ ｄｅｃｏｄｉｎｇ ｆｏｒ ｃｏｄｅｄ ｎｏｎｃｏｈｅｒｅｎｔ ＭＰＳＫ ｃｏｍｍｕｎｉｃａｔｉｏｎｓ ｏｖｅｒ ｐｈａｓｅ−ｎｏｉｓｙ ＡＷＧＮ ｃｈａｎｎｅｌ”においてＳｈａｍａｉらにより研究された畳み込みおよび／またはターボ符号化ＤＭＰＳＫシステムは、１．３ｄＢのチャネル容量以内であり従来方式よりも１ｄＢ優れるターボ等化性能を示す。

ターボ等化が最高に効果的になるためには、符号デザインが、反復復調の効果を考慮に入れるべきであることが示されている。符号デザインの重要性およびそれを達成する効果的な方法は、Ｉｎｔｅｒｎａｔｉｏｎａｌ ｓｙｍｐｏｓｉｕｍ ｏｎ ｉｎｆｏｒｍａｔｉｏｎ ｔｈｅｏｒｙ ２００２において発表されたＪｉｎおよびＲｉｃｈａｒｄｓｏｎの論文“Ｄｅｓｉｇｎ ｏｆ Ｌｏｗ−Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ−Ｃｈｅｃｋ Ｃｏｄｅｓ ｉｎ Ｎｏｎｃｏｈｅｒｅｎｔ Ｃｏｍｍｕｎｉｃａｔｉｏｎ”に記載されている。そこでのアプローチは、性能をチャネル容量０．７ｄＢ以内まで改善する。

広範囲の機器、例えば、消費者機器における使用について通信システムが実用的であるためにターボ等化の性能が重要である一方で、ターボ等化が妥当なコストで実装され得ることが重要である。従って、ブロックコヒーレント通信システムのために用いられるターボ等化方式を、例えば、ハードウェアコストの点で、効率的に実装する能力が重要視すべき事項になり得る。

実装コストを考慮して、ターボ等化により提起された実際的な課題は、（ｉ）ソフトイン・ソフトアウト（ＳＩＳＯ）復調器の複雑性および（ｉｉ）送信機および受信機において必要なデータインタリービングである。

ＳＩＳＯ復調器を実装する１つの既知の方法は、ＤＭＰＳＫ変調が使用されるのであれば、信念伝播、例えば、Ｂａｈｌ−Ｃｏｃｋｅ−Ｊｅｌｉｎｅｋ−Ｒａｖｉｖ（ＢＣＪＲ）アルゴリズムを適用することである。そのような復調器は、かなりの複雑性を必要とする。ＢＣＪＲアルゴリズムは、位相空間[０，２ＰＩ]を等間隔位相点に量子化した結果生じるトレリス構造上で動作する。例えば、８レベル量子化は、８つの点、０，１／４ＰＩ，．．．，７／４ＰＩを形成する。従って、１つのドウェルに関連付けられた未知の位相はそれらの点の１つでしかあり得ず、付加的雑音が皆無であれば、受信されたシンボルの位相もそうである。ドウェル内のＬ個のシンボルは、各々が８つの状態のうちの１つであり、トレリス構造を含む。情報シンボルは、現状から次の状態への遷移を決定する。このトレリス上で、ＢＣＪＲアルゴリズムは情報シンボルについてのソフト推測（ｓｏｆｔ ｇｕｅｓｓ）を返す。ＢＣＪＲアルゴリズムの複雑性は、状態空間の濃度において線形である。

擬似パイロット変調のための信念伝播復調の実装は、同様な複雑性−量子化空間の濃度において線形−を必然的に伴う。

上記に鑑みて、ソフトイン・ソフトアウト復調の複雑性を扱う方法および装置の必要があることが明白である。優れた性能を達成する低複雑性復調方法および装置のためのブロックコヒーレント通信システムが必要である。

本発明は、ブロックコヒーレントチャネル上でのデータ通信のための方法および装置に関する。単純にするために、１つのコヒーレント間隔中で送信されるシンボルは、本出願において、ドウェル（ｄｗｅｌｌ）と呼ばれる。ドウェルの長さはＬである。Ｌ個のシンボルを含むドウェルは、情報送信目的のための単位として働く。

本発明を説明するために用いられる様々な例は、複素平面上の配座点Ｓ０＝１＋ｊ，Ｓ１＝−１＋ｊ，Ｓ２＝−１−ｊ，およびＳ３＝１−ｊを有するグレイマッピングされたＱＰＳＫシンボルの使用を伴う。２つのビットのペア、別名ダイビットは、１つのＱＰＳＫシンボルにマッピングする。すなわち、ダイビット００はＳ０にマッピングし、ダイビット０１はＳ１にマッピングし、ダイビット１１はＳ２にマッピングし、ダイビット１０はＳ３にマッピングする。象徴的に、ダイビット（ｃ１ｃ２）についてのＱＰＳＫシンボルマッピングを示すためにＳ（ｃ１ｃ２）を用い、その場合Ｓ（００）＝Ｓ０、等である。

本願においてＱＰＳＫの代表的な文脈において記載される手法が容易に一般化できかつ高次数ＭＰＳＫに適用可能であり、そのような実装が本発明の範囲内にあると考えられることが理解される。

本発明の様々な特徴は、１つ以上のドウェルの各々と対応する擬似パイロット変調情報を処理するのに適した低複雑性ＳＩＳＯ復調器のための方法および装置に向けられる。本発明の低複雑性方法は、ターボ等化のもとで良好な性能を提供する。

要約すると、これは、Ｌ個の情報ペアの各々に基づいて未知の位相を最初に独立して推定することにより達成され、各ペアは、受信されたシンボルｙ（ｉ）およびデコーダからフィードされた送信されたシンボルｔ（ｉ）についての更新された先験的情報を含む。それによって、各シンボルインデックスｉについて１つ、Ｌ個の独立した推定値が生成される。第２に、ｉ番目のシンボルについての新たな位相推定値は、Ｃ．Ｂｅｒｒｏｕ，Ａ．Ｇｌａｖｉｅｕｘ，Ｐ．Ｔｈｉｔｉｍａｊｓｈｉｍａ，“Ｎｅａｒ Ｓｈａｎｎｏｎ ｌｉｍｉｔ ｅｒｒｏｒ−ｃｏｒｒｅｃｔｉｎｇ ｃｏｄｉｎｇ ａｎｄ ｄｅｃｏｄｉｎｇ：Ｔｕｒｂｏ ｃｏｄｅｓ”Ｐｒｏｃｅｅｄｉｎｇｓ １９９３ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ，Ｇｅｎｅｖａ，Ｓｗｉｔｚｅｒｌａｎｄ，Ｍａｙ １９９３，ｐｐ．１０６４−１０７０に記載される外因性（ｅｘｔｒｉｎｓｉｃ）原理に従って、他のＬ−１個のシンボルからの推定値の平均により形成される。

最後に、新たな位相推定値は、シンボルに関するソフト情報（従って、そのシンボルに関連付けられた２つのビット）を生成するために用い得る。この手法は、未知の位相を量子化することを必要とせず、従って、複雑性を伴うことはほとんどない。

代表的なＳＩＳＯ復調の実施形態において、デコーダは、ＱＰＳＫシンボルｔ（ｉ）に関連付けられたビットｃ（２ｉ）、ｃ（２ｉ＋１）についてのソフトメッセージｍ（２ｉ）およびｍ（２ｉ＋１）を復調器に供給する。ソフトメッセージは、ビットｃが０である確率をビットｃが１である確率で割った比の対数、すなわち、ｍ（ｉ）＝ｌｏｇ（ｐ（ｃ（ｉ）＝０）／ｐ（ｃ（ｉ）＝１）、を意味する対数尤度比の形とすることができる。両方のビットｃ（２ｉ）およびｃ（２ｉ＋１）の対数尤度比を以下のように処理してシンボルｔ（ｉ）の期待値が得られる：
Ｅ（ｔ（ｉ））＝（ｔａｎｈ（ｍ（２ｉ）／２），ｔａｎｈ（ｍ（２ｉ＋１）／２））
および
ｓ（ｉ）の共役の期待値：
Ｅ（ｔ（ｉ）^＊）＝（ｔａｎｈ（ｍ（２ｉ）／２），−ｔａｎｈ（ｍ（２ｉ＋１）／２））
が得られる。

正接双曲線関数の特異な特性のため、近似によるこの期待値の単純化は、性能低下がほとんどなしで可能である。例えば、ソフトメッセージがｌｎ（２）ステップで量子化されると仮定すれば、代表的な近似は以下の通りである：
ｍ≦−１０のとき、−３／４
−１０＜ｍ≦−６のとき、−１／２
−６＜ｍ＜−１のとき、−１／４
−１≦ｍ≦１のとき、ｔａｎｈ（ｍ／２）＝０ 式（１）
１＜ｍ＜６のとき、１／４
６≦ｍ＜１０のとき、１／２
ｍ≧１０のとき、３／４
この近似の下では、シンボルｔ（ｉ）の期待値の実成分および複素成分双方を表すには３ビットで十分である。

本発明を代表的な実施形態において説明する目的で、一般性の損失なしで１＋ｊになると仮定され得るドウェル中の既知のシンボルｔ（０）は、ある程度特別な取り扱いを受けてしかるべきである。その期待値Ｅ（ｔ（０））は既知であり、従ってｔ（０）＝１＋ｊとなるように設定され、Ｅ（ｔ（０）^＊）は、ｔ（０）^＊＝１−ｊとなるように設定される。これは、ｔａｎｈ（ｍ／２）＝１と設定することと等価である。他の実施形態においては、既知のシンボルｔ（０）は、異なる既知の値であってもよく、Ｅ（ｔ（０））およびＥ（ｔ（０）^＊）はそれに応じて設定され得る。ｙ（ｉ）＝αｅ^ｊθｔ（ｉ）＋ｎ（ｉ）を仮定すれば、ｙ（ｉ）にＥ（ｔ（ｉ）^＊）を掛けると、同じドウェル中のすべてのシンボルについて、Ｔ（ｉ）と呼ばれるαｅ^ｊθの推定値が生成される。Ｔ（０）は、ドウェル中の既知のシンボルについてのαｅ^ｊθの推定値である。

従って、１つのドウェル中で、未知の位相ｅ^ｊθの独立した推定値を含むＬ個の独立した推定値Ｔ（ｉ）を得ることができる。これらの独立した推定値は今や、外因性原理に従って、未知の位相の新たな推定値、Ｔ’（ｉ）を含むＬ個の推定値の新たな組を形成できる。

その後、ｙ（ｉ）にＴ’（ｉ）の共役を掛けるとα^２ｔ（ｉ）＋αｎ（ｉ）の近似が与えられ、従って、ｍ（２ｉ）およびｍ（２ｉ＋１）のソフトメッセージは、ｙ（ｉ）Ｔ’（ｉ）の実成分および虚成分に比例する。切り捨ておよび／または飽和によりビットをシフトすることによる適切なスケーリングにより、ビットは対数尤度比の正しい形に変換される。

原則として、重み係数“ａ”は、最適性能のためにターボ等化の間、適応的に同調されるべきである。しかしながら、実際には、代表的な定数設定ａ＝２は、いくつかの実装において、ほぼ最適な性能を提供する。式（１）をソフトウェアまたはハードウェアにおいて実装する場合、定数乗算をマッピングステップに組み入れることができるので、これにより実装がさらに簡略化される。

図１は、本発明を実装する汎用通信システム１０を例示する。いくつかの実施形態において、システム１０は、例えば、ＯＦＤＭ通信システムとすることができる。通信システム１０は、通信チャネル１１０により受信機１２０に結合された送信機１００を含んでいる。別の実施形態においては、送信機１００は無線端末の一部とすることができ、受信機は基地局の一部とすることができ、通信チャネルはアップリンク通信チャネルの一部とすることができる。いくつかの実施形態においては、送信機１００は基地局の一部とすることができ、受信機は無線端末の一部とすることができ、通信チャネルはダウンリンク通信チャネルの一部とすることができる。送信機１００は、データエンコーディング回路、例えば、エンコーダ１０１、インタリーバ１０２、および変調器１０３を備えている。受信機は、復調器１２１、デインタリーバ１２２、インタリーバ１２３、データデコーダ１２４、および同期信号生成器１５１を備えている。デコーダ１２４は、ターボデコーダ、ＬＤＰＣデコーダ、または別タイプのデコーダとすることができる。エンコーダ１０１は、入力２進データストリームＡを構造化２進データストリームＸ_１に冗長性と共にマッピングする。インタリーバ１０２は、Ｘ_１をインタリーブして別のデータストリームＸ_２を作り出す。変調器１０３は、２進ストリームＸ_２を、実際的な送信に実行可能な物理信号Ｓ、例えば、ＱＰＳＫ信号に変換する。通信チャネル１１０は、例えば、エアリンクとすることができる。変調後、信号ｔは、チャネル１１０を介して受信機１２０に送信され、信号Ｙとして受信される。復調器１２１、デインタリーバ１２２、およびインタリーバ１２３は、結合された復調およびインタリーバ機器１５０を形成している。復調器１２１およびデータデコーダ１２４は、シンボルタイミングおよびその他の情報を同期信号生成器１５１に供給する。同期信号生成器１５１は、供給された情報からドウェル同期信号を生成し、これはドウェル内の受信されたシンボルの整列を示す。この情報により、ドウェル同期信号を供給された機器は、ドウェル内のどのシンボルが任意の特定時点で処理されているかを決定することができる。受信機側では、復調器１２１が、雑音のある歪んだ受信Ｙから情報Ｘ_２’を抽出する。デインタリーバ１２２は、ソフトメッセージＸ_２’を、符号構造の本来の配列に対応するＸ_１’に配列し直す。そしてデコーダ１２３は、復調により生成された符号化データストリームＸ_２’中に存在する冗長性を使用して本来の２進データストリームＡの回復を試みる。データデコーダ１２４からの出力は、本来のデータストリームＡの受信機の推定回復を表すＡ’である。データデコーダ１２４から復調１２１へのデータパスは、フィードバックループを表している。フィードバックパスは、インタリーバ１２３を含んでいる。Ｕ_１に対応するフィードバックメッセージは、インタリーバ１２３によりインタリーブされてデコーダにおける配列を変調器１０３の出力における配列に変換してＵ_２に対応するメッセージを生成する。

図２は、図１の機器１５０の代わりに用い得る代表的な結合された復調およびインタリーバ機器１５０’の図である。代表的な復調およびインタリーバ機器１５０’は、本発明に従ってデータインタリービングおよびデインタリービング制御回路２０２に結合された受信機側の共同デコーディングおよび復調の代表的な実装を例示している。Ｕ_１に対応するデコーダからのフィードバックメッセージは、（デコーダからの）ソフト出力メモリー（モジュール２００）に保存される。ソフト出力は、受信された信号Ｙから生成され、（チャネルからの）ソフト入力メモリー（モジュール２０８）に保存される。デコーダメモリー（モジュール２００）からのソフト出力およびチャネル受信機メモリー（モジュール２０８）からのソフト入力は、符号化ビットと同じ構成を有すると仮定される。インタリービング制御回路２０２は、ドウェルの配列においてデコーダメモリーからのソフト出力およびチャネルメモリーからのソフト入力の双方にアクセスするための正しいアドレスを生成し、復調器２０４へのＵ_２およびＹに対応するメッセージの送出という結果になる。復調器２０４は、雑音のある歪んだ受信Ｙから情報Ｘ_２’を抽出する。復調器２０４に入力されている情報へのアクセスのためにインタリービング制御回路２０２により生成された同じ生成アドレスは、遅延線２１０により導入された遅延を受けさせられる。遅延線２１０の出力は、情報Ｘ_２’のソフト入力の書き込みを制御するために用いられる書き込みアドレスとして働く。情報Ｘ_２’は、復調器２０４の出力であり、デコーダメモリー（モジュール２０６）へ入力し、デコーダへＸ_１’として供給される。

メモリー２０２、２０６に供給される書き込みおよび読み取りアドレスは、ダミー位置に書き込まれるべき既知の信号、例えばパイロット信号または擬似パイロット信号、に対応するソフト値を引き起こすことがある。これらの値は重要ではない。なぜならば、パイロットまたは擬似パイロットに対応する既知のソフト値をそれらの代わりに用い得るからである。しかしながら、データシンボルに対応する情報についての実際のアドレスを用いることが重要である。なぜならば、そのような値は固定されておらず、データ回復に重要だからである。ダミーアドレスへのパイロットまたは擬似パイロット関連値の書き込みは、いくつかの実施形態において、処理されるべき受信シンボルのストリームとのタイミング同期を維持する容易な方法を提供するために行われる。

図３は、本発明の１つの実施態様に従って復調を実行する代表的な復調器２０４を例示する。復調器２０４は、図２における代表的な復調器として用い得る。図３の例示において、代表的な複素シンボルについての添え字ｘは、例えば、Ｕ_２、Ｘ’_２、Ｙ、ＩＰＥ、またはＵＩＰＥを表わす複素シンボルの実成分を示し、添え字ｙは、複素シンボルの虚成分を示す。従って、図３の例において、Ｕ_２ｘおよびＵ_２ｙはＵ_２のＩ部およびＱ部を表し、Ｙ_ｘおよびＹ_ｙはＹのＩ部およびＱ部を表し、Ｘ’_２ｘおよびＸ’_２ｙはＸ’_２のＩ部およびＱ部を表す。

復調器３００において、マッピングモジュール３０１は、シンボルＵ（ｉ）の実成分および虚成分にそれぞれ関連付けられたデコーダからのソフトメッセージｍ（２ｉ）およびｍ（２ｉ＋１）を、式（１）に従って、３ビット値に各々マッピングする。サブモジュール３１１は、Ｕ_ｘに関連付けられたソフトメッセージｍ（２ｉ）の３ビット値へのマッピングを実行する一方で、サブモジュール３１３は、Ｕ_ｙに関連付けられたソフトメッセージｍ（２ｉ＋１）をマッピングして別の３ビット値を作り出す。マッピングモジュール３０１は、加重係数“ａ”３１９も含んでおり、これは、マッピングサブモジュール（３１１，３１３）により既知のシンボル、例えば擬似パイロットシンボル、と共に乗算器として利用され得る。いくつかの実施形態において、加重係数、“ａ”（３１９）は、一定の値、例えば、２に設定し得る。別の実施形態においては、加重係数“ａ”は、例えば、ターボ等化の間、適応的に同調され得る。このマッピングモジュール３０１は、ｔ（ｉ）^＊（ｔ（ｉ）の共役）の実成分および虚成分の期待値、従って、ｔ（ｉ）^＊の期待値を形成する。マッピングモジュール３０１からの出力は、複素シンボル値に対応するソフトビットである。いくつかの実施形態において、このマッピングのためにルックアップテーブルを用いることができる。ドウェル同期信号３２３に基づき、マッピングモジュール３１１、３１３は、既知のシンボル、例えば、擬似パイロットシンボルまたはパイロットシンボルがいつ処理されているかを決定できる。既知のシンボル、例えば擬似パイロットシンボルまたはパイロットシンボル、の処理は、マッピングモジュール３０１のソフト値入力に供給されたソフト値の代わりに、既知の値の使用を伴うことがある。従って、マッピングは、既知のシンボル、例えば擬似パイロットシンボルまたはパイロットシンボル、について、データシンボルについてとは異なるように実行し得る。同様に、ドウェル同期信号３２３に基づいて、複素乗算器Ａ３０３は、既知のシンボル、例えば擬似パイロットシンボルまたはパイロットシンボル、に対応する値を、データシンボルに対応するシンボルとは異なるように処理し得る。例えば、第１の複素乗算器３０３は、既知のシンボル（例えば、擬似パイロットシンボルまたはパイロットシンボル）値の場合に、ドウェル中のデータシンボルに対応する値に関して実行される複素乗算の場合に生じ得る位相の回転を回避するために、乗算を実乗算操作に限定し得る。複素乗算器Ａ３０３は、ｔ（ｉ）^＊の期待値と受信された値ｙ（ｉ）との積を生成する。結果として生じる積は、ドウェル中の各シンボルについての独立位相推定値（ＩＰＥ）である。別個の実（ＩＰＥ_ｘ）および虚（ＩＰＥ_ｙ）ＩＰＥが生成される。モジュール３０５は、複素ＩＰＥの成分を処理して、ドウェル中のすべてのシンボルについての実数成分および虚数成分を含む更新独立位相推定値（ＵＩＰＥ）を生成する。モジュール３０５は、既知のシンボル情報、例えばパイロットまたは擬似パイロットシンボル情報、およびドウェル構造の知識を処理において使用し、例えば、ＵＩＰＥモジュール３０５は、パイロットまたは擬似パイロットが一連のシンボル中のどこで生じるかをドウェル構造から決定し得る。ドウェル同期信号３２３は、モジュール３０５への入力として送り出される。ＵＩＰＥを生成するこの処理は、実成分および虚成分の各々について独立して実装できる。図３において、外因性推定値／更新サブモジュール３１７がＩＰＥ_ｙを処理してＵＩＰＥ_ｙを生成するのに対して、外因性推定値／更新サブモジュール３１５は、ＩＰＥ_ｘを処理してＵＩＰＥ_ｙを生成する。

生成されたＵＩＰＥ_ｘおよびＵＩＰＥ_ｙは、共役回路３０６に入力される。共役回路３０６は、そこに供給された信号について共役操作を実行する。様々な実装において、共役回路３０６および複素乗算器Ｂ３０７は、単一の回路に組み合わされる。

次に複素乗算器Ｂ３０７は、ＵＩＰＥ^＊に受信された値ｙ（ｉ）を掛けて、スケーリング定数まで新しいソフトメッセージｍ’（２ｉ）およびｍ’（２ｉ＋１）を生成する。受信された値ｙ（ｉ）は、モジュール３０５におけるパイプライン遅延に一致する遅延線モジュール３０９により遅延されて、モジュール３０３への入力と同じソースから到来するかもしれない。複素乗算器Ｂからの出力はＸ’_２（ｉ）である。

１つの特定の代表的実施形態において、モジュール３０５は、既知の外因性規則に従って複素ＵＩＰＥを作り出す。図４は、外因性規則を用いて実装されるモジュール４００のそのような代表的な実装を例示するもので、図３のＵＩＰＥモジュール３０５として用い得る。そのような実施形態においては、累算器４０１が、１つのドウェル中のすべてのＩＰＥ Ｔ（ｉ）の合計を生成する。累算器４０１は、加算モジュール４０３、遅延要素４０５（処理されている１つのシンボルに対応する１つの時間間隔の遅延を有する）、およびフィードバックループを含んでいる。加算モジュール４０３の出力は遅延要素４０５に入力され、遅延要素４０５の出力は、ＩＰＥ入力信号と共に加算されるべく加算モジュール４０３への入力としてフィードバックされる。遅延要素４０５の出力も、合計レジスタ４０７の入力に結合されている。ドウェル中の全ＩＰＥの合計が、合計レジスタ４０７中にロック、例えば、保存され、そのロックは、ドウェルの境界を示す信号ドウェルロック４０９により制御される。この代表的な実施形態においては、１つのドウェル中にＬ個のシンボルがあると仮定される。累算器４０１をクリアし、次のドウェルの加算を再開するためにリセット信号４１１を用い得る。合計レジスタ４０７は、最後のドウェルに対応するロックされた合計値を保持する一方で、累算器４０１は、新たなドウェルに対応する合計の累算を開始する。モジュール４００は、リセット信号４１１およびドウェルロック信号４０９を生成できる制御モジュール４１５も含んでいる。ドウェル同期信号３２３は、制御モジュール４１５への入力であり、適切な時に信号４１１および４０９を生成するために制御モジュールによりトリガーとして使用され得る。ドウェル同期信号３２３は、同期信号生成器１５１から生成され、ドウェル境界の識別を容易にする同期能力を提供するために使用される。

モジュール４００は、遅延要素４１３（処理されているドウェルのＬ個のシンボルに対応するＬ個の時間間隔の遅延を有する）および減算モジュール４１５も含んでいる。遅延要素４１３は、入力として受信される各ＩＰＥシンボルについてＬの遅延を実行する。Ｚ_−Ｌ４１３は、複数のＩＰＥ値を保存可能なパイプライン遅延要素である。遅延４１３は、一連のＬ個の単位遅延要素として実装できる。他の実装も可能である。減算モジュール４１５は、入力として、遅延要素４１３の出力および合計レジスタ４０７中にロックされたドウェルシンボル合計値を受信する。減算モジュール４１５の出力はＵＩＰＥである。ｉ番目のシンボルのＩＰＥを（ｉ番目のシンボルを含むドウェルセットの）合計から引くことにより、ｉ番目のシンボルのＵＩＰＥが生成され、その場合、ＩＰＥは、遅延線の使用によって容易に利用可能である。ＩＰＥおよびＵＩＰＥが複素値であることならびに図４に示される処理はＩＰＥの実成分および虚成分の各々について並行して実行されることが理解されるべきである。従って、例示された要素の各々は、１つの複素値についての個別の処理操作を実行していると見なし得る。

図５は、本発明に従って復調操作を実行するため、発明に従って実装された受信機を操作する代表的な方法を例示するフローチャート５００である。この方法は、ステップ５０２で開始し、ここで受信機はオンにされて初期化される。操作はステップ５０４に進み、ここで受信機は、複素値の第１の組を受信するように操作され、複素値の前記第１の組は、チャネル、例えば、無線通信アップリンクチャネル上で伝達された信号の受信された複素シンボル値である。いくつかの実施形態において、複素シンボル値の第１の組は、ＯＦＤＭ変調通信システムにより作り出される。通信は、ブロックコヒーレント通信システムとすることができる。いくつかの実施形態において、複素値の各々は７つの受信シンボルに対応し得る。他のサイズブロックが可能である。いくつかの実施形態において、受信信号の１つは、既知のシンボル、例えば、擬似パイロットシンボルまたはパイロットシンボルであってもよい。ステップ５０６において、受信機は、複素シンボル値の第１の組の各々を第２の予め決められた時間保存するように操作され、前記第２の予め決められた時間は、第１の予め決められた時間よりも長い。第２の予め決められた時間は、値の第４の組を生成する時に値の第１の組が利用可能なように、十分長くなるように選ばれる。値は遅延線中に保存され得る。操作はステップ５０８に進む。ステップ５０８において、例えば、デコーダから生成された、ソフトビットの組が受信される。受信されたソフトビットは、前記複素シンボル値に対応する。いくつかの実施形態において、受信された複素シンボル値あたり少なくとも２つのソフトビットがある。他の実施形態においては、受信された複素シンボル値あたり少なくとも３つのソフトビットがある。

ステップ５１０において、乗算モジュールが、複素値の第２の組の少なくともいくつかの要素を生成するために複素値の前記第１の組の少なくともいくつかの各々について複素乗算操作を実行し、複素値の前記第１の組の少なくともいくつかの前記組の各個別のものについて実行された乗算操作は、前記個別の複素値に、前記ソフトビットの少なくともいくつかから決定された複素値を掛けることを含む。乗算は、既知のシンボル、例えば、パイロットまたは擬似パイロットシンボルについて実行されないことがあり、代わりに予め決められた値が出力されることに留意されたい。いくつかの実施形態において、各複素乗算操作は、２回のシフト操作および１回の加算操作を行うことによって実行される。いくつかの実施形態において、受信された複素シンボル値の１つが回転されない、例えば、位相が乗算操作により変化しない。いくつかの実施形態において、回転されない複素シンボル値は、受信された複素シンボル値の組内の予め選択された位置で生じる。回転されない複素シンボル値についての乗算は既知でありソフトビットから独立していることがある。回転されない複素シンボル値は、パイロットシンボルを表す値または擬似パイロットシンボルのような既知のシンボルを表す値とすることができる。ステップ５１２において、受信機は、生成された複素値の第２の組の各々を第１の予め決められた時間保存するように操作される。第１の予め決められた時間は、いくつかの実施形態において、複素値の第３の組の生成を完了するのに十分長くなるように選ばれる。

次に、ステップ５１４において、受信機は、１つの複素合計を生成するために複素値の前記第２の組中の前記複素値を合計するように操作され、前記複素合計は、１つの複素値である。次にステップ５１６において、受信機は、複素合計を保存するように操作される。次に、ステップ５１８において、前記保存された複素合計から複素値の前記保存された第２の組のうちの１つを引くことにより複素値の第３の組のうちの１つを生成して複素値の第３の組が生成される。複素値の前記第３の組は、複素値の前記第１の組と同数の複素値を有している。複素値の第２の組の各々は、合計から別個に引かれる。減算は、逐次または並行して行い得る。

次に、ステップ５２０において、複素値の第４の組を生成するために複素値の前記第１の組の各要素に複素値の前記第３の組からの複素値の共役を掛ける。複素値の前記第４の組は、複素値の第１および第２の組と同数の要素を有しており、前記第４の組中の前記複素値は、ソフトシンボル値である。操作は、ステップ５２０からステップ５２２に進む。

ステップ５２２において、付加的ソフトビットを生成するためにソフト入力・ソフト出力デコーディング操作が前記ソフトシンボル値について実行される。いくつかの実施形態において、ソフト入力・ソフト出力デコーディング操作は、低密度パリティチェック（ＬＤＰＣ）デコーダにより実行し得る。他の実施形態において、ソフト入力・ソフト出力デコーディング操作は、ターボデコーダにより実行される。

次に、ステップ５２４において、生成された付加的ソフトビットは、複素シンボル値の別の組を処理するために用いられる。これは、ステップ５０４〜５２２の繰り返しを伴うことがある。例えば、処理されるべき通信チャネルからの複素値がもはや無い場合、操作はステップ５２６において終了する。

図６は、本発明に従って生成および処理される情報の代表的な組を例示するブロック図６００である。ブロック６０２は、複素シンボル値の代表的な第１の組である。複素シンボル値の第１の組は、ブロックコヒーレントチャネル信号の受信された組からのものであることがある。つまり、１つの既知のシンボル、例えば、擬似パイロット信号またはパイロットシンボル、およびユーザー情報を運ぶ６つのシンボル、を含む７つのシンボルからのものである。ブロック６０４は、デコーダからのソフトビット、例えば、ブロック６０２の受信された複素シンボル値に対応するソフトビットの代表的な組である。

ブロック６０６は、複素値の代表的な第２の組であり、これは、複素値の第１の組６０２の少なくともいくつかの要素とソフトビット６０４の少なくともいくつかから決定された複素値との間の複素乗算操作の結果である少なくともいくつかの要素を含んでいる。

代表的な複素合計６０８が、複素値の第２の組６０６から生成される。

ブロック６１０は、複素値の代表的な第３の組であり、複素値の第３の組のサイズは、複素値の第１または第２の組のサイズと同じである。複素値の第３の組６１０中の各要素は、複素合計６０８と複素値の第１の組６０２のメンバーとの間の減算操作から生成される。ブロック６１２は、複素値の第３の組６１０の共役である値の代表的な組である。

ブロック６１４は、複素値、例えば、ソフトシンボル値の代表的な第４の組であり、これは、複素値の第１の組６０２と複素値の第３の組６１２の共役との間の複素乗算操作により生成され得る。付加的ソフトビット６０４’が、ソフトシンボル６１４について実行されたソフト入力・ソフト出力デコーディング操作の結果として生成され得る。付加的ソフトビット６０４’は、複素シンボル値の別の代表的な組６０２’を処理するために用い得る。

上述の実施形態のうちの様々な実施形態において、既知の固定値、例えば、パイロット値に対応するシンボル値を処理する場合、複素乗算器３０３により実行される第１の複素乗算によって、回転、例えば位相の変化、が全く引き起こされない。これは通常、既知の値が虚数成分を全く持っていない（例えば、０）場合に当てはまる。既知の値が虚成分を有している他の実施形態においては、第１の複素乗算操作は、固定された予め決められた量だけ、位相の変化、例えば位相回転、を生じさせることがある。

本発明の様々な特徴は、モジュールを用いて実装される。そのようなモジュールは、ソフトウェア、ハードウェアまたはソフトウェアとハードウェアとの組み合わせを用いて実装し得る。上述の方法または方法ステップの多くは、例えば、１つ以上の通信ネットワークノードにおいて上述の方法のすべてまたは一部を実装するため、機械、例えば、付加的ハードウェアを持つまたは持たない汎用コンピュータを制御し、記憶デバイス、例えば、ＲＡＭ、フロッピー（登録商標）ディスク等のような機械可読媒体中に含まれるソフトウェアのような機械実行可能命令を用いて実装し得る。従って、とりわけ、本発明は、機械、例えば、プロセッサおよび関連ハードウェアに、上述の方法の１つ以上のステップを実行させるための機械実行可能な命令を含む機械可読媒体に向けられる。

上述の本発明の方法および装置に関する多くの付加的な変型は、本発明の上記の説明を考慮して当業者にとり明白であろう。そのような変型は、本発明の範囲内にあると見なされるべきである。本発明の方法および装置は、様々な実施形態において、ＣＤＭＡ、直交周波数分割多重（ＯＦＤＭ）、および／またはアクセスノードと移動ノードとの間の無線通信リンクを提供するために用い得る様々な他のタイプの通信手法と共に用いられる。いくつかの実施形態において、アクセスノードは、ＯＦＤＭおよび／またはＣＤＭＡを用いて移動体ノードとの通信リンクを確立する基地局として実装される。様々な実施形態において、移動ノードは、ノートコンピュータ、パーソナルデータアシスタント（ＰＤＡ）、または本発明の方法を実装するために受信機／送信機回路およびロジックおよび／またはルーチンを含むその他の携帯用機器として実装される。

本発明の方法および装置が用いられる、エンコーダ、第１のインタリーバ、変調器、通信チャネル、復調器、デインタリーバ、第２のインタリーバ、およびデコーダを含む代表的な通信システムを例示する。 本発明に従う代表的な受信機におけるデータインタリービングおよびデインタリービングを伴う共同復調およびデコーディングの代表的構造を例示する。 図２における復調器として用い得る、本発明に従って実装される代表的なソフトイン・ソフトアウト復調器を例示する。 既知の外因性規則を用いる独立した位相推定値から更新された独立した位相推定値を生成する本発明に従って実装されるモジュールの代表的な実施形態の例示である。 本発明に従う代表的な方法を例示するフローチャートである。 本発明に従う代表的な情報の組を例示する図である。

符号の説明

１０ 通信システム， １００ 送信機， １２０ 受信機， １１０ 通信チャネル，１５０’ 復調およびインタリーバ機器

Claims (27)

1. 受信装置に伝達された複素値の組からソフト値を生成するために前記受信装置を操作する方法であって、以下のステップ：
   ａ）複素値の第１の組を受信するステップであって、複素値の前記第１の組は、チャネル上で伝達された信号から得られた受信された複素シンボル値である、
   ｂ）ソフトビットの組を受信するステップであって、前記ソフトビットは、前記複素シンボル値に対応する、
   ｃ）複素値の第２の組の少なくともいくつかの要素を生成するために複素値の前記第１の組の少なくともいくつかの各々について複素乗算操作を実行するステップであって、複素値の前記第１の組の少なくともいくつかの前記組の個別の複素値の各々について実行される乗算操作は、前記個別の複素値に前記ソフトビットの少なくともいくつかから決定された複素値を掛けることを含む、
   ｄ）複素合計を生成するために複素値の前記第２の組中の前記複素値を合計するステップであって、前記複素合計は複素値である、
   ｅ）前記複素合計から複素値の前記第２の組のうちの１つの複素値を別個に引くことにより、複素値の前記第１の組と同数の要素を有する複素値の第３の組を生成するステップであって、各別個の減算が複素値の前記第３の組のうちの１つの複素値を生成する、および
   ｆ）複素値の第４の組を生成するために、複素値の前記第１の組の各要素に、前記第３の組からの複素値の共役を掛けるステップであって、前記第４の組は、第１および第２の組と同数の要素を有しており、前記第４の組中の前記複素値は、生成されたソフトシンボル値である、
   を実行するために前記装置を操作する方法。
2. ソフト値の前記受信された組はデコーダの出力から生成される請求項１に記載の方法。
3. 複素値の第３の組を生成する前記ステップにおいて実行される前記別個の減算は逐次実行される請求項１に記載の方法。
4. 受信された複素シンボル値あたり少なくとも２つのソフトビットがある請求項１に記載の方法。
5. 受信された複素シンボル値あたり少なくとも３つのソフトビットがある請求項１に記載の方法。
6. 受信された複素シンボル値の１つが、複素値の前記第１の組の少なくともいくつかについて前記複素乗算操作を実行する前記ステップにより位相を変更されない請求項１に記載の方法。
7. 位相を変更されない前記複素シンボル値は、受信された複素シンボル値の第１の組内の予め選択された位置で生じる請求項６に記載の方法。
8. 位相を変更されない前記複素シンボル値について、乗算は既知でありかつソフトビットから独立している請求項６に記載の方法。
9. 位相を変更されない前記複素シンボル値は、パイロットシンボル値である請求項６に記載の方法。
10. 位相を変更されない前記複素シンボル値は、擬似パイロットシンボルを表す既知のシンボル値である請求項６に記載の方法。
11. 付加的ソフトビットを生成するために、前記ソフトシンボル値についてソフト入力・ソフト出力デコーディング操作を実行するステップをさらに含む請求項１に記載の方法。
12. 複素シンボル値の別の組を処理するために、前記生成された付加的ソフトビットを用いるステップをさらに含む請求項１１に記載の方法。
13. 前記ソフト入力・ソフト出力デコーディング操作は、低密度パリティチェックデコーダにより実行される請求項１１に記載の方法。
14. 前記ソフト入力・ソフト出力デコーディング操作は、ターボデコーダにより実行される請求項１１に記載の方法。
15. 複素シンボル値の前記第１の組は、ＯＦＤＭ変調通信システムにより作り出される請求項１に記載の方法。
16. 複素シンボル値の生成された第２の組の各々を予め決められた時間保存するステップをさらに含み、前記減算は、前記予め決められた時間保存されていた前記第２の組からのシンボル値を用いる前記請求項１に記載の方法。
17. 複素シンボル値の第１の組の各々を第２の予め決められた時間保存するステップをさらに含み、前記第２の予め決められた時間は、第１の予め決められた時間より長く、かつ
    前記第３の複素シンボル値を掛けられた前記第１の複素シンボル値は、前記第２の予め決められた時間遅延される請求項１６に記載の方法。
18. 複素値の前記第１の組の少なくともいくつかについての前記複素乗算操作は、せいぜい２回のシフト操作およびせいぜい１回の加算操作を実行することによって実行される請求項５に記載の方法。
19. 通信信号はブロックコヒーレント通信信号である請求項１に記載の方法。
20. 受信された複素シンボル値の１つが、複素値の前記第１の組の少なくともいくつかの各々についての前記複素乗算操作を実行する前記ステップにより、固定された予め選択された量だけ位相が変化される請求項１に記載の方法。
21. 固定された予め選択された量だけ位相が変化される前記複素シンボル値は、受信された複素シンボル値の第１の組内の予め選択された位置で生じる請求項２０に記載の方法。
22. 固定された予め選択された量だけ位相が変化される前記複素シンボル値について、乗算は既知でありかつソフトビットから独立している請求項２０に記載の方法。
23. 複素値の組からソフト値を生成するための装置であって、
    ｉ）複素値の第１の組を受信するための第１の入力であって、複素値の前記第１の組は、チャネル上で伝達された信号から得られた受信された複素シンボル値である第１の入力、
    ｉｉ）ソフトビットの組を受信するための第２の入力であって、前記ソフトビットは、前記複素シンボル値に対応する第２の入力、および
    ｉｉｉ）複素値の第２の組の少なくともいくつかの要素を生成するために複素値の前記第１の組の少なくともいくつかの各々について複素乗算操作を実行するための回路であって、複素値の前記第１の組の少なくともいくつかの前記組の個別の複素値の各々について実行される乗算操作は、前記個別の複素値に前記ソフトビットの少なくともいくつかから決定された複素値を掛けることを含む回路、を含む第１の複素乗算器と、
    複素合計を生成するために複素値の前記第２の組中の前記複素値を合計するための、前記第１の複素乗算器に連結された加算器であって、前記複素合計は複素値である加算器と、
    前記複素合計から複素値の前記第２の組のうちの１つの複素値を別個に引くことにより、複素値の前記第１の組と同数の要素を有する複素値の第３の組を生成するための手段であって、各別個の減算が複素値の前記第３の組のうちの１つの複素値を生成する手段と、
    複素値の第４の組を生成するために、複素値の前記第１の組の各要素に、前記第３の組からの複素値の共役を掛けるための手段であって、前記第４の組は、第１および第２の組と同数の要素を有しており、前記第４の組中の前記複素値は、生成されたソフトシンボル値である手段と、を含む装置。
24. ソフト出力値を生成するデコーダをさらに含み、前記デコーダは前記第１の複素乗算器の前記第１の入力に結合される請求項２３に記載の装置。
25. 複素値の第３の組を生成するための前記手段は、複素値の前記第２の組に含まれる複素値を遅延するための遅延線を含んでおり、減算器が前記遅延線に結合される請求項２３に記載の装置。
26. 受信された複素シンボル値あたり少なくとも２つのソフトビットがある請求項２３に記載の装置。
27. 複素値の第４の組を生成するために複素値の前記第１の組の各要素に前記第３の組からの複素値の共役を掛けるための前記手段は、
    共役回路と、
    第２の複素乗算器とを含む請求項２３に記載の装置。

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