JP2012257197A5 - 半導体装置 - Google Patents

Claims (8)

1. 第１の電源電圧が供給される揮発性記憶部と、
   前記第１の電源電圧が供給される不揮発性記憶部と、
   第２の電源電圧が供給される保護回路と、を有し、
   前記揮発性記憶部は、クロック信号に基づいてデータ信号を保持する機能を有し、
   前記揮発性記憶部は、前記データ信号を前記不揮発性記憶部に退避する機能を有し、
   前記保護回路は、前記クロック信号を伝達する配線、又は前記データ信号を伝達する配線と電気的に接続される半導体装置であって、
   前記データ信号が前記揮発性記憶部から前記不揮発性記憶部に退避された後に、前記第１の電源電圧の供給が停止され、
   前記第１の電源電圧の供給が停止された後に、前記クロック信号の供給が停止され、
   前記クロック信号の供給が停止された後に、前記第２の電源電圧が停止されることを特徴とする半導体装置。
2. 第１の電源電圧が供給される揮発性記憶部と、
   前記第１の電源電圧が供給される不揮発性記憶部と、
   第２の電源電圧が供給されるインバータ回路と、を有し、
   前記インバータ回路には、クロック信号が入力され、
   前記揮発性記憶部は、前記クロック信号及び前記インバータ回路の出力信号に基づいてデータ信号を保持する機能を有し、
   前記揮発性記憶部は、前記データ信号を前記不揮発性記憶部に退避する機能を有し、
   前記保護回路は、前記クロック信号を伝達する配線、又は前記データ信号を伝達する配線と電気的に接続される半導体装置であって、
   前記データ信号が前記揮発性記憶部から前記不揮発性記憶部に退避された後に、前記第１の電源電圧の供給が停止され、
   前記第１の電源電圧の供給が停止された後に、前記クロック信号の供給が停止され、
   前記クロック信号の供給が停止された後に、前記第２の電源電圧が停止されることを特徴とする半導体装置。
3. 第１の電源電圧が供給される揮発性記憶部と、
   前記第１の電源電圧が供給される不揮発性記憶部と、
   第２の電源電圧が供給される保護回路と、
   前記第２の電源電圧が供給されるインバータ回路と、を有し、
   前記インバータ回路には、クロック信号が入力され、
   前記揮発性記憶部は、前記クロック信号及び前記インバータ回路の出力信号に基づいてデータ信号を保持する機能を有し、
   前記揮発性記憶部は、前記データ信号を前記不揮発性記憶部に退避する機能を有し、
   前記保護回路は、前記クロック信号を伝達する配線、又は前記データ信号を伝達する配線と電気的に接続される半導体装置であって、
   前記データ信号が前記揮発性記憶部から前記不揮発性記憶部に退避された後に、前記第１の電源電圧の供給が停止され、
   前記第１の電源電圧の供給が停止された後に、前記クロック信号の供給が停止され、
   前記クロック信号の供給が停止された後に、前記第２の電源電圧が停止されることを特徴とする半導体装置。
4. 揮発性記憶回路と、不揮発性記憶回路と、保護回路と、インバータと、を有し、
   前記揮発性記憶回路は、データ信号が供給される第１の配線と電気的に接続され、
   前記揮発性記憶回路は、クロック信号が供給される第２の配線と電気的に接続され、
   前記不揮発性記憶回路は、前記揮発性記憶回路と電気的に接続され、
   前記保護回路は、前記第１の配線又は前記第２の配線と電気的に接続され、
   前記インバータ回路の入力端子は、前記第２の配線と電気的に接続され、
   前記インバータ回路の出力端子は、前記揮発性記憶回路と電気的に接続される半導体装置であって、
   前記揮発性記憶回路及び前記不揮発性記憶回路は、第１の電源電圧が供給される第３の配線と電気的に接続され、
   前記保護回路及び前記インバータ回路は、第２の電源電圧が供給される第４の配線と電気的に接続されることを特徴とする半導体装置。
5. 第１の電源電圧が供給される第１の記憶部と、
   前記第１の電源電圧が供給される第２の記憶部と、
   第２の電源電圧が供給される保護回路と、を有し、
   前記第１の記憶部は、クロック信号に基づいてデータ信号を保持する機能を有し、
   前記第１の記憶部は、前記データ信号を前記第２の記憶部に退避する機能を有し、
   前記第２の記憶部は、記憶ノードを有し、
   前記記憶ノードとソース又はドレインが直接接続されるトランジスタは、チャネル形成領域に酸化物半導体を有し、
   前記保護回路は、前記クロック信号を伝達する配線、又は前記データ信号を伝達する配線と電気的に接続される半導体装置であって、
   前記データ信号が前記第１の記憶部から前記第２の記憶部に退避された後に、前記第１の電源電圧の供給が停止され、
   前記第１の電源電圧の供給が停止された後に、前記クロック信号の供給が停止され、
   前記クロック信号の供給が停止された後に、前記第２の電源電圧が停止されることを特徴とする半導体装置。
6. 第１の電源電圧が供給される第１の記憶部と、
   前記第１の電源電圧が供給される第２の記憶部と、
   第２の電源電圧が供給されるインバータ回路と、を有し、
   前記インバータ回路には、クロック信号が入力され、
   前記第１の記憶部は、前記クロック信号及び前記インバータ回路の出力信号に基づいてデータ信号を保持する機能を有し、
   前記第１の記憶部は、前記データ信号を前記第２の記憶部に退避する機能を有し、
   前記第２の記憶部は、記憶ノードを有し、
   前記記憶ノードとソース又はドレインが直接接続されるトランジスタは、チャネル形成領域に酸化物半導体を有し、
   前記保護回路は、前記クロック信号を伝達する配線、又は前記データ信号を伝達する配線と電気的に接続される半導体装置であって、
   前記データ信号が前記第１の記憶部から前記第２の記憶部に退避された後に、前記第１の電源電圧の供給が停止され、
   前記第１の電源電圧の供給が停止された後に、前記クロック信号の供給が停止され、
   前記クロック信号の供給が停止された後に、前記第２の電源電圧が停止されることを特徴とする半導体装置。
7. 第１の電源電圧が供給される第１の記憶部と、
   前記第１の電源電圧が供給される第２の記憶部と、
   第２の電源電圧が供給される保護回路と、
   前記第２の電源電圧が供給されるインバータ回路と、を有し、
   前記インバータ回路には、クロック信号が入力され、
   前記第１の記憶部は、前記クロック信号及び前記インバータ回路の出力信号に基づいてデータ信号を保持する機能を有し、
   前記第１の記憶部は、前記データ信号を前記第２の記憶部に退避する機能を有し、
   前記第２の記憶部は、記憶ノードを有し、
   前記記憶ノードとソース又はドレインが直接接続されるトランジスタは、チャネル形成領域に酸化物半導体を有し、
   前記保護回路は、前記クロック信号を伝達する配線、又は前記データ信号を伝達する配線と電気的に接続される半導体装置であって、
   前記データ信号が前記第１の記憶部から前記第２の記憶部に退避された後に、前記第１の電源電圧の供給が停止され、
   前記第１の電源電圧の供給が停止された後に、前記クロック信号の供給が停止され、
   前記クロック信号の供給が停止された後に、前記第２の電源電圧が停止されることを特徴とする半導体装置。
8. 第１の記憶部と、第２の記憶部と、保護回路と、インバータと、を有し、
   前記第１の記憶部は、データ信号が供給される第１の配線と電気的に接続され、
   前記第１の記憶部は、クロック信号が供給される第２の配線と電気的に接続され、
   前記第２の記憶部は、前記第１の記憶部と電気的に接続され、
   前記第２の記憶部は、記憶ノードを有し、
   前記記憶ノードとソース又はドレインが直接接続されるトランジスタは、チャネル形成領域に酸化物半導体を有し、
   前記保護回路は、前記第１の配線又は前記第２の配線と電気的に接続され、
   前記インバータ回路の入力端子は、前記第２の配線と電気的に接続され、
   前記インバータ回路の出力端子は、前記第１の記憶部と電気的に接続される半導体装置であって、
   前記第１の記憶部及び前記第２の記憶部は、第１の電源電圧が供給される第３の配線と電気的に接続され、
   前記保護回路及び前記インバータ回路は、第２の電源電圧が供給される第４の配線と電気的に接続されることを特徴とする半導体装置。