JP2015534331A - バイカッドのキャリブレーション - Google Patents

Abstract

【課題】任意の所望のインパルス応答つまり伝達関数を指定可能な精度で実現するバイカッド回路のチューニング方法を提供する。【解決手段】ロスパッドを、所定の周波数において目標のゲイン値を生成するようにチューニングする過程と、第１の積分器の位相を、所定の周波数において目標の位相にチューニングする過程と、第２の積分器の位相を、所定の周波数において目標の位相にチューニングする過程と、第１の積分器のゲインを、所定の周波数において目標のゲイン値にチューニングする過程と、第２の積分器のゲインを、所定の周波数において目標のゲイン値にチューニングする過程とを含む。【選択図】図４

Description

関連出願

本願は、2012年9月5日付出願の米国仮特許出願第61/697,049号および2013年3月13日付出願の米国仮特許出願第61/779,390号の利益を主張する。これらの米国仮特許出願の全教示内容は、参照をもって本明細書に取り入れたものとする。

信号帯域幅の増大およびデータレートの増加は、広帯域信号に伴う課題を解決するための新たな信号処理技術の開発に拍車を掛けた。信号帯域幅の増大により、異機種環境での超広帯域（ＵＷＢ）技術ベースのアクティブ型無線周波数ＲＦ識別（ＲＦＩＤ）も含め、新しい様々なアプリケーションが可能になった。また、信号帯域幅の増大は測距精度の向上につながるので、広帯域技術は、レーダ、画像処理およびその他の用途にとって特に魅力的な技術である。

しかし、残念なことに、クロック速度、スイッチングおよび熱損失の根本的なスケーリング限界、ならびに障害回復の困難性から、デジタル論理は広帯域信号処理に向いていない。例えば、今日のＤＳＰ（デジタル信号処理）技術では、高精細度ＴＶ、ソフトウェア無線、コグニティブ無線、４Ｇ携帯サービス、ホワイトスペース、ＵＷＢベースのサービス、リアルタイムのＧＨｚ／ＴＨｚの医用画像処理などの最先端のアプリケーションに必要な広帯域信号を処理できない。また、速度の向上および帯域幅処理能力の向上が所望されている以外にも、電力消費を抑えることが、数多くの信号処理アプリケーションにおいて多大な魅力および有用性を有する。例えば、モバイル機器では、その電力消費を抑えることが極めて重要視されている。これは、高速ＤＳＰは、携帯電話およびＰＤＡ（携帯情報端末）の電池寿命を大きく短縮するからである。

広帯域アプリケーションでは、ナイキストレートが数Ｇｓｐ（ギガサンプル／秒）範囲なので、比較的単純な信号処理しか実施できず、多くの場合、複雑なパイプライン処理やパラレル処理のアーキテクチャが必要となる。ＣＭＯＳベースのデジタル信号処理構造の限界がもはやムーアの法則に従って伸びていないことを踏まえると、将来的にはＤＳＰ技術は、広帯域アプリケーションで要求される能力に恐らく到達しないであろう。事実、ディープサブミクロンＣＭＯＳのゲート幅は分子単位であり、これはトランジスタのサイズ（およびスイッチング速度）が根本的な限界に近付いていることを示唆している。換言すれば、トランジスタのサイズに反比例するトランジスタのスイッチング速度の現時点以上の高速化は不可能と考えられるため、ＤＳＰ技術の帯域幅処理能力に向上の余地がない。

一方、アナログ論理にも限界がある。アナログ回路を構成する各ブロックは、互いに完全に独立していないため、アナログ論理のブロックを１つでも変更したい場合、同じ回路内のその他のブロックを全て変更しなければならないこともある。また、プロセス技術の極めて高速な進歩により、あるアプリケーションに特化したデザインは、製造に移行する前に既に時代遅れとなる場合もある。さらに、アナログ回路は、完全に再構成できるものでも、また完全にプログラマブルではない。

本発明の実施形態には、状態変数フィルタをチューニングする（調整する）方法が含まれる。そのような状態変数フィルタの例として、当該フィルタ内の積分器の出力に接続された可変ゲインブロックによって中心周波数をチューニングすることのできる状態変数フィルタが挙げられる。信号に対して複数の１次および２次の状態変数フィルタが並列に作用し、これらの出力を組み合わせてフィルタ処理済み出力を生成するようにしてもよい。これらのフィルタは、アプリケーションに応じて、通過させたい信号又は除去したい信号をチューニングすることができる。そのようなアプリケーションの例として、アジャイルなフィルタリング（agile filtering）、スペクトル解析、干渉検出・除去、等化、中間周波数の直接伝達、および単側帯波変調・復調が挙げられるが、必ずしもこれらに限定されない。

例示的な一実施形態として、バイカッド回路のフィルタ（状態変数フィルタ）をチューニングする方法は、ロスパッド（loss pad）を、所定の周波数において目標のゲイン値を生成するようにチューニングする過程を含む。第１の積分器の位相が、前記所定の周波数において目標の位相にチューニングされる。次に、第２の積分器の位相が、前記所定の周波数において前記目標の位相にチューニングされる。前記第１の積分器のゲインが、前記所定の周波数において目標のゲイン値にチューニングされる。最後に、前記第２の積分器のゲインが、前記所定の周波数において前記目標のゲイン値にチューニングされる。

さらなる実施形態では、前記所定の周波数での前記目標のゲインが決定される。前記ロスパッドをチューニングする過程は、当該ロスパッドの減衰値を調節することを含んでもよい。前記第１の積分器の位相をチューニングする過程は、当該第１の積分器の位相を制御する、当該第１の積分器の入力の位相値を調節することを含んでもよい。前記第１の積分器のゲインをチューニングする過程は、当該第１の積分器のゲインを制御する、当該第１の積分器の粗ゲイン値を調節すること、および、当該第１の積分器のゲインを制御する、当該第１の積分器の微ゲイン値を調節することを含んでもよい。前記第２の積分器の位相をチューニングする過程は、当該第２の積分器の位相を制御する、当該第２の積分器の入力の位相値を調節することを含んでもよい。前記第２の積分器のゲインをチューニングする過程は、当該第２の積分器のゲインを制御する、当該第２の積分器の粗ゲイン値を調節すること、および、当該第２の積分器のゲインを制御する、当該第２の積分器の微ゲイン値を調節することを含んでもよい。

前述の内容は、添付の図面に示す本発明の例示的な実施形態についての以下の詳細な説明から明らかになる。なお、異なる図をとおして、同一の符号は同一の構成／構成要素を指すものとする。図面は必ずしも縮尺どおりではなく、本発明の例示的な実施形態を示すことに重点を置いている。

１次の状態変数フィルタを示すブロック図である。 ２次の状態変数フィルタの制御正準形（control canonical form）を示すブロック図である。 本発明の実施形態を適用可能なバイカッド回路の構成を示すブロック図である。 ２次の状態変数フィルタの観測正準形（observer canonical form）を示すブロック図である。 本発明の原理に基づく信号フィルタ処理のフロー図である。 状態変数フィルタの信号インターフェースを示すブロック図である。 状態変数フィルタのシリアルペリフェラルインターフェース（ＳＰＩ）のデータ割当てを示すブロック図である。 状態変数フィルタの動作を測定するテストポイント接続部を示すブロック図である。 状態変数フィルタをチューニングするプロセスを示す状態遷移図（state diagram）である。 ロスパッドをチューニングするプロセスのフロー図である。 図７Ａのフロー図の続きである。 図７Ａと図７Ｂとの関係を示す図である。 積分器の位相をチューニングするプロセスのフロー図である。 図８Ａのフロー図の続きである。 図８Ａ及び図８Ｂの続きである。 図８Ａと図８Ｂと図８Ｃとの関係を示す図である。 さらなる積分器の位相をチューニングするプロセスのフロー図である。 図９Ａのフロー図の続きである。 図９Ａ及び図９Ｂの続きである。 図９Ａと図９Ｂと図９Ｃとの関係を示す図である。 積分器のゲインをチューニングするプロセスのフロー図である。 図１０Ａのフロー図の続きである。 図１０Ａと図１０Ｂとの関係を示す図である。 さらなる積分器のゲインをチューニングするプロセスのフロー図である。 図１１Ａのフロー図の続きである。 図１１Ａと図１１Ｂとの関係を示す図である。 積分器の制御結果を示すグラフである。 積分器の制御結果を示す他のグラフである。 積分器のゲインをチューニングする回路の回路図である。 積分器の粗チューニング（粗調整）の例を示すグラフである。 積分器の粗チューニングの例を示す他のグラフである。 状態変数フィルタをノッチフィルタとして動作させるチューニング例の回路図である。 状態変数フィルタをノッチフィルタとして動作させるチューニング例のフロー図である。 状態変数フィルタをオールパスフィルタ（遅延フィルタ）として動作させるチューニング例の回路図である。 状態変数フィルタをオールパスフィルタ（遅延フィルタ）として動作させるチューニング例のフロー図である。

本発明の例示的な実施形態を以下に説明する。

広い周波数帯域（例えば、３．７〜１０．０ＧＨｚ）にわたって細かく信号エネルギーを分散する広帯域および超広帯域（ＵＷＢ）の通信システムが、多くの無線用途に有効であることは明らかである。広帯域通信の特質の多く（極限環境で作動する低電力システムにおいても、高精度の測距、材料透過、重畳（オーバーレイ）、および多重路フェージングに対する堅牢性）は、無線周波数識別（ＲＦＩＤ）のような、難易度の高い軍用および商用用途に立ち向かう重大な課題に、まさに対処している。さらに、ベースバンドで作動する広帯域システムは、受信機においてダウンコンバートを必要とせず、必要とされる受信機を単純化している。

重畳要求を満たすために、極めて広い周波数帯域にわたってエネルギーが細かく分散した広帯域システムの設計に関する課題は、通信システムの設計者には容易に明らかになる。具体的には、設計者は、一般に、オールデジタル（全帯域をデジタルにする）受信機、部分的または完全なレーキ（rake）受信機用のアナログ相関器、および基準送信受信機（transmitted reference receiver）の中から、極限の帯域幅（現在は７ＧＨｚだが将来的により広くなる可能性がある）に倍率変更可能な受信機の設計を選択する。

アナログ−デジタル（Ａ／Ｄ）変換は、オールデジタル受信機の帯域幅およびダイナミックレンジ（分解能）を制限する。現在では、ベースバンドのＵＷＢ信号を適切にサンプリング可能な高忠実度のＡ／Ｄ変換器は、複雑すぎて、特にＲＦＩＤ用途に対してはかなりの電力を消費する。代替的なオールデジタルシステムは、低分解能のＡ／Ｄ変換器に依存しているが、良好に機能しない。アナログ相関器については、帯域幅が広くなるにつれて、効率的なエネルギー受信（エネルギー捕獲）に対するレーキフィンガの数が増えるため、チャネル推定の回路が複雑になり困難性も増す。基準送信受信機は、低速ないし中速度のデータ転送速度動作には好適であるが、これら動作は、ＵＷＢ用途の受信機では広帯域幅の遅延ラインを必要とする。

ここで、本発明者らは、デジタル信号処理を強化し、このようなシステムの帯域幅処理能力を大幅に改善する、広帯域信号処理（ＷｉＳＰ）を開示する。この開示されたＷｉＳＰシステムおよび技術は、アナログ領域においてデジタル機能を実行して拡張することによって広帯域信号のための汎用的な信号処理を提供する。開示された本発明の実施形態は、任意の所望のインパルス応答つまり伝達関数を、指定可能な精度で実現するために、状態変数を使用したアーキテクチャを採用している。中心周波数を含む全てのフィルタパラメータは、低データ転送速度で動作するアルゴリズム、広帯域デジタル信号プロセッサ（ＤＳＰ）、または、制御経路において動作する他の適切な制御要素を用いて制御および最適化できる。広帯域信号プロセッサは、帯域幅が１０ＧＨｚを超える信号を含む、広帯域信号の処理を可能にするために、サブミクロンの相補型金属酸化物半導体（ＣＭＯＳ）構造で実現される。

開示されたＷｉＳＰシステムおよび装置の実施形態には、広帯域フィルタ、アジャイルフィルタ、適応フィルタ、等化器、直接中間周波（ＩＦ）送信機（direct intermediate-frequency transmitter）、ならびに単側波帯変調器および復調器として、またはこれらの内部において用いられる、動的および再構成可能なフィルタが含まれる。本発明の原理に従って作製されたフィルタ、プロセッサ、等化器およびタップ付遅延ラインは、能動的ＲＦＩＤ、レーダ、画像処理、ソフトウェア無線、コグニティブ無線、ベースバンドプロセッサ、計測器および無線高解像度マルチメディアインタフェーシングを含むがこれらに限定されるわけではない多種多様なアプリケーションで用いられてもよい。これらのコンポーネントおよびアプリケーションのリストは、全てを網羅したものではなく、むしろ、本発明の原理に基づいて製造または使用に適したコンポーネントおよびアプリケーションの代表例である。

［アナログ信号処理用のフィルタ］
典型的な信号処理システムは２平面上で動作する。信号平面（Ｓ平面）では、信号は、フィルタおよび他の処理操作を用いて操作される。制御平面（Ｃ平面）では、信号処理動作がセットアップ（設定）されて操作される。例えば、適応等化システムでは、信号は、トランスバーサルフィルタを通過するが、フィルタの係数は、Ｃ平面によって制御される。今日では、これらの両方の機能はＤＳＰによって実行される。デジタル信号処理の根底にある数学的基礎は、Ｓ平面理論、すなわち、サンプリング定理によって左右されるナイキストサンプリング速度における、またはそれを上回る、同期サンプリングに基づいている。言うまでもないが、このような機能を実行するシステムは、ＤＳＰ、Ａ／Ｄおよびデジタル−アナログ（Ｄ／Ａ）技術の利用に依存している。

ここで開示される実施形態では、Ｓ平面は、１０＋ＧＨｚの帯域幅を維持しながら、高度なアナログ信号処理（信号経路が全てアナログ）にかけられる。しかし、Ｃ平面は、従来のＡ／Ｄ、Ｄ／ＡおよびＤＳＰアーキテクチャで実現される。本明細書で開示された実施形態は、これらのハイブリッドシステムに起因する少ないゲート数およびブロックアーキテクチャゆえに、今日の標準に比べて極めて低い電力消費となる。

フィルタは、アナログ信号プロセッサに用いられる基礎的なコンポーネント（構成要素）である。これらフィルタは、周波数に対する信号の増幅および／または位相の特性を変更するため、Ｓ平面における信号処理が可能になる。フィルタは、特定の周波数範囲内の信号を通し、他の範囲内の信号を除去するために用いられる。帯域通過フィルタは、所与の帯域内にある周波数のみを通す。一方、ノッチフィルタまたは帯域除去フィルタは、特定の周波数を除去するが、その他の全ての周波数を乱すことなく通過させる。ローパスフィルタは遮断周波数よりも高い周波数を除去し、ハイパスフィルタは遮断周波数よりも低い周波数を除去する。オールパスフィルタは、信号を減衰させずに、入力信号を位相シフトさせる。

フィルタの周波数応答は伝達関数によって数学的に表すことができ、この伝達関数は、フィルタの出力信号と入力信号のラプラス変換の比である。理想的なフィルタは、矩形状の伝達関数、すなわち、通過帯域と阻止帯域との間における無限に急峻な境界と、通過帯域における一定のゲインとを伴う伝達関数を有する。さらに、理想的なフィルタは、信号に位相ひずみを導入することを避けるために、線形位相応答を有する。実際のフィルタは、理想的な応答を単に近似するものである。

フィルタの次数は、フィルタの伝達関数の多項式展開の次数に等しい。従来のＲＦシステムでは、高次のフィルタが、低次のフィルタをカスケード接続（すなわち、直列接続）することによって構成されている。例えば、１次フィルタの出力を２次フィルタの入力に接続することによって、３次フィルタが構成されることができる。高次のフィルタは、典型的には、低次のフィルタに比べて通過帯域性能が改善されており、ロールオフ（阻止帯域における減衰）をより高速に行う。

［フィルタの設計、実現および動作］
通常、フィルタを設計する場合、その目的は、特定の伝達関数またはインパルス応答を実現することである。有理関数による伝達関数は、以下の式になる。

但し、ｓ＝ｊωであり、単位はｒａｄ・Ｈｚである。分子の解は、フィルタの零点であり、分母の解はフィルタの極である。この式では部分分数展開がなされ、次に逆ラプラス変換され、時間的関数を複素正弦波の総和として表わすことができる。

この近似は、総和に追加の項を加えることによって、任意の精度の正確さを得ることができる。

式（２）におけるように、複素正弦波の総和の形式のインパルス応答の式を展開するために、パデ近似、プロニー法または任意の他の適切な方法を採用して、ｙ_ｍｎ（ｔ）のＲ_ｉおよびｐ_ｉの値を決定することができる。ｙ_ｍｎ（ｔ）が分かると、状態変数法を用いることができる。式（３）で表される系は、式（２）からのｙ_ｍｎ（ｔ）と同一形式の解、ｙ（ｔ）を有する。

プロニー法またはパデ近似を適用することによって、Ｒ_ｉおよびｐ_ｉの値の一覧表が得られる。これらの値のうちいくつかは実数であり、いくつかは複素数である。複素極／留数のペアは、共役複素数のペアとして表され、以下のように組み合わされることができる。

但し、全てのフィルタ係数（ａおよびｂ）は実数である。これらの共役ペアは、以下に詳細に説明する、２次の制御正準形および観測正準形を用いてもたらされる。

図１は、式（２）および（３）に対する実数解を実現するために用いられる１次の状態変数フィルタ１００を示している。１次の状態変数フィルタ１００は、広帯域入力ｕ（ｔ）に作用して、フィルタ処理済み出力ｘ_１（ｔ）を生成する。留数ブロック１４０がその入力の留数Ｒ_ｉを決定し、この留数はフィルタ処理済み出力の極ｐ_ｉと組み合わせる加算器１１０に送出される。加算器１１０は、留数と極の加算結果を積分器１２０に送る。従来の１次の状態変数フィルタとは異なり、この１次の状態変数フィルタ１００は、積分器１２０の出力に作用する可変ゲインブロック１３０を含む。可変ゲインブロック１３０は、そのゲイン設定Ｇに従って、積分済み信号を増幅または減衰して、フィルタ処理済み出力を生成する。可変ゲインブロック１３０に結合された極ブロック１５０が、フィルタ処理済み出力の極ｐ_ｉを生成し、これが、加算器１１０にフィードバックされる。極ブロック１５０と留数ブロック１４０のパラメータを変更することによって（すなわち、フィルタのタップ重みを変えることによって）、フィルタの中心周波数および通過帯域幅を含むフィルタの伝達特性を変化させる。

図１の１次の状態変数フィルタ１００を再検討すると、可変ゲインブロック１３０の効果が極めて興味深いことがわかる。可変ゲインブロック１３０は、積分器１２０が前段に存在する場合には、信号を増幅するのではなく、周波数スケールとして機能する（これは、ラプラス領域における１／ｓに等しい）。可変ゲインブロック１３０は、フィルタ伝達関数Ｔ（ｓ）をＴ（ｓ／Ｇ）に変換する。但し、Ｇは、可変ゲインブロック１３０のゲインである。ｓ＝ｊω＝ｊ２πｆであるため、１／Ｇによってｓを拡大または縮小（倍率変更）することによって、係数ＧでＴ（ｓ）の周波数を実質的に拡大または縮小する。Ｇを変えることで、フィルタの通過帯域の中心周波数をＵＷＢ帯域全体にわたって調整できる。

図２Ａおよび図３は、それぞれ、式（２）および（３）に対して２次の解を具現化する、制御正準形および観測正準形における２次の状態変数フィルタ２００および３００を示す。これら２つの正準形は、数学的には等価であるが、観測形３００は、追加の加算器を必要とし、異なる構成の入力および出力を有する。図１の１次の状態変数フィルタ１００と同様に、２次のフィルタ２００，３００は、フィルタの通過帯域の中心周波数を変化させる可変ゲインブロックを含む。２次のフィルタ２００，３００はまた、式（４）の伝達関数の係数（すなわち、ａ_０，ａ_１，ａ_２，ｂ_０，ｂ_１およびｂ_２）を表す、タップ重みまたはフラクショナルゲイン（１未満の分数ゲイン（fractional gain））ブロックも有する。可変ゲインブロックと同様に、フラクショナルゲインブロックは、対応する係数に従って信号を減衰または増幅する。典型的には、可変ゲインブロックとフラクショナルゲインブロックは、−１以上１以下の正規範囲内の値に信号を増加または減少させる。

図２の制御形の２次の状態変数フィルタ２００は、広帯域入力ｕ（ｔ）に作用して、フィルタ処理済み出力ｘ_２（ｔ）を生成する。加算器２１０が広帯域入力をフラクショナルゲインブロック２４０，２４１からの出力と結合する。加算器２１０は、広帯域入力とフラクショナルゲインブロックの２つの出力との差を第３のフラクショナルゲインブロック２４２に渡す。この第３のフラクショナルゲインブロック２４２は、加算器の出力を１／ａ_２倍する。フラクショナルゲインブロック２４２は、この倍率変更された加算器の出力を積分器２２０とフラクショナルゲインブロック２５２に送る。フラクショナルゲインブロック２５２では、倍率変更された加算器の出力をｂ_２倍する。

積分器２２０は、倍率変更された信号を積分して、その積分済み信号を可変ゲインブロック２３０に送る。可変ゲインブロック２３０は、そのゲイン設定Ｇ_１に従って、渡された信号周波数を調整する。可変ゲインブロック２３０の出力が、第２の積分器２２１とフラクショナルゲインブロック２４１，２５１とに送られる。フラクショナルゲインブロック２４１は可変ゲインブロック２３０からの出力をａ_１倍し、フラクショナルゲインブロック２５１は可変利得ブロック２３０からの出力をｂ_１倍する。第２の積分器２２１が信号を再度積分して、その結果である第２の積分済み信号を可変ゲインブロック２３１に送る。可変ゲインブロック２３１の出力はフラクショナルゲインブロック２４０，２５０に送られ、フラクショナルゲインブロック２４０は可変ゲインブロック２３１からの出力をａ_０倍し、フラクショナルゲインブロック２５０は可変ゲインブロック２３１からの出力をｂ_０倍する。加算器２１１がフラクショナルゲインブロック２５０，２５１および２５２の出力を結合して、フィルタ処理済み出力を提供する。

図２Ｂに、図２Ａを参照しながら説明したフィルタ２００のような、状態変数フィルタ回路（以降では、「バイカッド回路」と称する場合もある）を複数直列に接続した構成を示す。バイカッドとは、２次の状態変数構造のことを指す。２Ｎ次の伝達関数Ｔ（ｓ）’は、Ｎ個のバイカッドをカスケード接続することによって実現可能である。

図２Ｂに示す伝達関数は、単入力単出力（ＳＩＳＯ）のフィールドプログラマブルアナログアレイ（ＦＰＡＡ）を記述したものとも見なせる。つまり、減衰器の数値や積分器のゲイン値を変更することにより、適応フィルタの特性や遅延フィルタの特性を各種多様に実現することが可能である。このようにアナログ領域で様々な操作ができることにより、エンジニアは、広帯域信号を処理するうえで強力なツールを手に入れたことになる。

図３の観測形の２次の状態変数フィルタ３００は、図２のフィルタ２００とほぼ同一の方法で、広帯域入力ｕ（ｔ）に作用して、フィルタ処理済み出力ｘ_２（ｔ）を生成する。しかし、ここでは、フラクショナルゲインブロック３５０，３５１，３５２が、それぞれ、広帯域入力をｂ_０，ｂ_１およびｂ_２倍し、これら倍率変更後の出力を、それぞれ加算器３１０，３１１，３１２に送る。加算器３１０は、フラクショナルゲインブロック３４０からの倍率変更された出力を、フラクショナルゲインブロック３５０の出力と結合して（３５０の出力から差し引いて）、結合信号を提供する。

積分器３２０は、加算器３１０からの信号を積分して、その積分器３２０からの積分済み信号を可変ゲインブロック３３０に送る。可変ゲインブロック３３０は、そのゲイン設定に従って、渡された信号周波数をチューニングする。第２の加算器３１１が、可変ゲインブロック３３０の出力を、フラクショナルゲインブロック３４１，３５１からの出力と結合して、第２の結合出力を提供する。

第２の積分器３２１が、第２の結合出力（第２の加算器３１１からの出力）を積分して、その第２の積分器３２１からの第２の積分済み信号を第２の可変ゲインブロック３３１に送る。第３の加算器３１２が、第２の可変ゲインブロックの出力をフラクショナルゲインブロック３５２の出力と結合して、第３の結合信号を提供する。フラクショナルゲインブロック３４２が第３の結合信号を１／ａ_２倍して、フィルタ処理済み出力を提供する。フィルタ処理済み出力は、フラクショナルゲインブロック３４０，３４１に送られ、フラクショナルゲインブロック３４０はフィルタ処理済み出力をａ_０倍し、フラクショナルゲインブロック３４１はフィルタ処理済み出力をａ_１倍する。

図１〜図３の１次および２次の状態変数フィルタは、追加の積分器および可変ゲインブロックを適宜組み合わせまたは除去することによって、任意の次数に一般化できる。ｎ次の状態変数フィルタが、可変ゲインブロックをｎ個の積分器の各出力に結合することによって構成されることができる。高次の状態変数フィルタは、また、フィルタ全体の様々な箇所において、信号を倍率変更および結合するように構成された追加の機能的ゲインブロックおよび加算器を有してもよい。機能的ゲインブロックの倍率変更係数を０または１に設定する（フィルタの構成に応じて設定する）ことによって、フィルタ動作に対する機能的ゲインブロックの影響を、実質上抑えることもできる。また、図２Ｂを参照しながら説明したように、バイカッド回路を複数直列に接続し、具体的にはＮ個のバイカッド回路をカスケード接続することにより、２Ｎ次の伝達関数Ｔ（ｓ）’を実現することもできる。

図４は、本発明の原理に従った基本的な信号フィルタ動作４００を示したフロー図である。最初に、広帯域入力４０２が極４１８と結合されて（４０４）、結合信号４０６を生成する。ここで、極４１８は、信号フィルタ処理４００を通して得られるフィルタ処理済み信号４１６から求められるものである。高次のフィルタ処理の場合、極４１８は、フィルタ処理済み信号４１６をフラクショナルゲイン係数によって倍率変更することによって得るようにしてもよい。結合信号４０６は積分されて（４０８）、積分済み信号４１０を生成し、積分済み信号４１０は、可変ゲイン４１４によって増幅されて（４１２）、フィルタ処理済み信号４１６を生成する。可変ゲイン４１４を変更することで、フィルタ処理済み信号４１６の中心周波数をシフトさせることができる。

本発明の例示的な実施形態は、図１〜図４を参照しながら説明したような状態変数フィルタ（以降では「バイカッドフィルタ」と称する場合もある）をチューニングする方法を提供する。本発明に適用可能な広帯域フィルタの実施形態については、「広帯域信号処理の方法、システムおよび装置」（米国特許出願第12/921,987号；国際出願第PCT/US2009/001512号）および「広帯域信号処理」（米国特許出願第13/666,269号；国際出願第PCT/US2012/062965号）に詳細に記載されている。なお、これらの文献の全教示内容は、参照をもって本明細書に取り入れたものとする。以下で説明するチューニング手順を実行することにより、フィルタの性能を様々なかたちで向上させることができる。例えば、当該フィルタを集積回路で実現した場合に起こり得る精度低下を補償することができる。つまり、後述するチューニング手順により、当該手順を実行しない場合に比べて、より高い精度を達成することができる。

図５Ａは、状態変数フィルタの信号インターフェースを示すブロック図であり、データ信号平面と制御平面との２種類の平面を描いている。このインターフェースは、図１〜図４を参照しながら説明したような状態変数フィルタのインターフェースとして実施されてもよい。制御平面は、信号平面との相互作用を介してフィルタをチューニングする。このようにして、バイカッドのカスケード構造（バイカッドフィルタ）をチューニングすることができる。この制御平面は、バイカッドの動作周波数範囲よりも低い周波数（例えば、１００ＭＨｚなど）で動作し得る。この制御平面は、バイカッドの性能を向上させる測定メカニズムを提供する。具体的に述べると、この測定メカニズムは、バイカッドのサブコンポーネント（バイカッドの構成要素）（例えば、ロスパッド、積分器など）のゲイン及び位相の精密な設定を可能にすることにより、当該バイカッドの性能を向上させる。さらに具体的に述べると、測定結果が制御平面からＡＤＣ（Ａ／Ｄ変換器）に出力され、これがバイカッド内の回路値を変更して精度を高めるのに利用される。バイカッド内の数値の読み書きにはシリアルペリフェラルインターフェース（ＳＰＩ）が使用される。バイカッドのＳＰＩは、マスタであるマイクロプロセッサ／デジタル信号プロセッサ（μＰ／ＤＳＰ）に対するスレーブとして扱われ得る。

バイカッド内には、回路値を変更するためのＳＰＩアドレスが割り当てられている。一例として、８次の帯域通過フィルタの場合：

ａ）フィルタに含まれる４個のバイカッドおよび校正用の１個のテストバイカッドからなる５個のバイカッドのそれぞれに設けられた、５つのＳＰＩインターフェース；
ｂ）供給および測定用に組み合わされた、３つのＳＰＩインターフェース（信号の供給と測定値の取得とを担う、制御平面内のバス）；ならびに
ｃ）モード特定用の１個のＳＰＩインターフェース；
の合計２９個のＳＰＩインターフェースを有する。

図５Ｂのブロック図および図５Ｃのブロック図には、例示的なバイカッド回路での、データ接続部およびテストポイント接続部が描かれている。これらの接続部は、図６〜図１６Ｂを参照しながら後述する例示的なチューニング手順で利用される。具体的に述べると、図５Ｂには、バイカッドに対するＳＰＩデータ割当ての一例が描かれている。図５Ｃには、バイカッドの動作を測定するためのテストポイント接続部が描かれている。以下の表１〜表５に、図５Ｂ及び図５Ｃのデータ接続部およびテストポイント接続部のレジストリ・アドレス構成の一例をまとめた：

一例として、バイカッド回路をチューニングするために接続されたＳＰＩは、４０ＭＨｚの周波数で動作し得る。シリアル高速Ｉ／Ｏインターフェースを用いた場合、制御平面は、最大で２０Ｇｂｐｓの速度で動作し得る。積分器およびロスパッドのセットアップ（設定）には、３２ビットのワード（７ビットのアドレスレジスタおよび２５ビットのデータレジスタ）が使用され得る。一例である８次の帯域通過フィルタは、直列に接続された４個のバイカッドで構成され、各バイカッドは、２個の積分器および１個のロスパッドを有する。総セットアップ時間は、セットアップ・チューニング手順の具体的内容によって変わる。

［チューニング手順］
バイカッド回路をチューニングする手順を以下に説明する：

ａ）従来からの手法を用いて、所望の伝達関数を設計する。具体的に述べると、帯域通過フィルタを一例に挙げるならば、フィルタの種類、次数、中心周波数、帯域幅および通過帯域リップルを決定する。

ｂ）前記伝達関数を、各バイカッド部分に因数分解する。８次の帯域通過フィルタを一例に挙げるならば、そのような因数分解は、以下のかたちを取ることになる：

ｃ）「ｎ」個のバイカッドのそれぞれについて、係数パラメータを決定する。上記の数式において、係数パラメータはｋ、ｗ_ｒおよびＱである。

ｄ）決定した係数パラメータを、バイカッドフィルタ回路で実現される前記伝達関数にマッピングする。先ほどの８次の帯域通過フィルタの例において、そのようなマッピングは、以下のかたちを取り得る：

ｅ）各バイカッドに、チューニングを実行する。以下では、図６を参照しながらチューニング手順の一例を説明する。図６の各ステップの詳細については、図７〜図１１を参照されたい。

図６は、バイカッド回路を、一例として８次の帯域通過フィルタの構成にチューニングする方法を示す状態遷移図である。図示の手順は、当該フィルタを構成するように直列に接続された４個のバイカッドのそれぞれに対して、順次実行され得る。これ以外のフィルタの構成についても、バイカッドのサブコンポーネント（例えば、ロスパッド、積分器など）の位相および／またはゲインの精度をチューニングする際に、これと同様の手順を実行することができる。具体的な手順は、以下のとおりである：

１）Ｌ_ｎ＝ｋ_ｎ／Ｑ_ｎに設定する；
２）Ｇ_１＝Ｇ_２＝ｗ_ｒｎに設定する；
３）ａ_１＝１／Ｑ_ｎに設定する；
４）１００ＭＨｚでの目標のゲインを、Ｇ_{１００ＭＨｚ}＝２０ｌｏｇ_１０（ｗ_ｒｎ／２π（１００ＭＨｚ））と決定する；
５）１００ＭＨｚでの目標の位相を−８９°に設定する；
６）セットアップ：乗算器およびその他のコンポーネントを校正する；
７）前記ａ_１を制御するロスパッドをチューニングする；
８）第２の積分器の位相をチューニングする；
９）第１の積分器の位相をチューニングする；
１０）第２の積分器のゲインをチューニングする；
１１）第１の積分器のゲインをチューニングする。

以下では、上記ステップ７）〜１１）（すなわち、ロスパッドのチューニングならびに第１および第２の積分器の位相／ゲインのチューニング）の詳細について、図７〜図１１を参照しながら説明する。

図７は、図６のフィルタチューニング手順のうち、ロスパッドをチューニングするプロセスのフロー図である。

１）ＬＰ（ロスパッド）チューニング初期化：ＢＱ_ｎ＿２［１５〜２２］により、全てのＶ_ｂをオフにする（Ｌｏｗに設定する）。ＢＱ_ｎ＿３［３〜６］により、全てのＶ_ｃｔｐを１００ＭＨｚに接続する（Ｈｉｇｈに設定する）。ＭＴＲ６＜１２：２３＞によってＢＭ１を減衰ゼロに設定し、かつ、ＭＴＲ６＜０：１１＞によってＢＭ２を減衰ゼロに設定する（全て０にする）ことにより、減衰器をリセットする；
２）ＢＱ_ｎ＿４［１２〜２３］により、Ｖ_ｃ＿ａ１を介して、ＬＰを目標の数値に設定する；
３）ＢＱ_ｎ＿３［６］により、Ｖ_ｃｔｐ４をＬｏｗに設定することによって、第４のＴＰ（テストポイント）の測定を許可する；
４）ＢＱ_ｎ＿２［２０］により、Ｖ_ｂ７をＨｉｇｈに設定することによって、ＶＭ１による測定を行う；
５）ＢＱ_ｎ＿２［１９］により、Ｖ_ｂ８をＨｉｇｈに設定することによって、ＶＭ２による測定を行う；
６）それ以外のＶ_ｂについては、ＢＱ_ｎ＿２［１５〜１８、２１および２２］により、どれもオフを維持する；
７）（乗算器からの）検出器の出力を、ＡＤＣ（Ａ／Ｄ変換器）読取により、ＬＰ_{ＯＵＴ＿Ｔ}として記録する；
８）出力に応じて適宜調節を行う。出力が低ければ、ＭＴＲ７＜０：１１＞により、ＳＲＣ減衰器設定を減少させて、信号レベルを増加させる。出力が高ければ、ＭＴＲ６＜１２：２３＞によってＢＭ１メーター減衰をＬＰのＭａｘ^＊に調節し、かつ、ＭＴＲ６＜０：１１＞によってＢＭ２メーター減衰をＬＰのＭａｘ^＊に調節する；
９）（乗算器からの）検出器の出力を、ＡＤＣ（Ａ／Ｄ変換器）読取により、ＬＰ_ＯＵＴとして記録し、かつ、ＢＭ１メーター減衰およびＢＭ２メーター減衰を、それぞれＢＭ１_{ＬＰ＿ＯＵＴ}，ＢＭ２_{ＬＰ＿ＯＵＴ}として記録する；
１０）ＢＱ_ｎ＿２［１５〜２２］により、全てのＶ_ｂをオフにする（Ｌｏｗに設定する）。ＢＱ_ｎ＿３［３〜６］により、全てのＶ_ｃｔｐを１００ＭＨｚに接続する（Ｈｉｇｈに設定する）。ＭＴＲ６＜１２：２３＞によってＢＭ１を減衰ゼロに設定し、かつ、ＭＴＲ６＜０：１１＞によってＢＭ２を減衰ゼロに設定する（全て０にする）ことにより、減衰器をリセットする；
１１）ＢＱ_ｎ＿３［４］により、Ｖ_ｃｔｐ２をＬｏｗに設定することによって、第２のＴＰの測定を許可する；
１２）ＢＱ_ｎ＿２［１６］により、Ｖ_ｂ３をＨｉｇｈに設定することによって、ＶＭ１による測定を行う；
１３）ＢＱ_ｎ＿２［１５］により、Ｖ_ｂ４をＨｉｇｈに設定することによって、ＶＭ２による測定を行う；
１４）それ以外のＶ_ｂについては、ＢＱ_ｎ＿２［１７〜２２］により、どれもオフを維持する；
１５）（乗算器からの）検出器の出力を、ＡＤＣ読取により、ＬＰ_ＩＮ＿Ｔとして記録する；
１６）入力の測定値に応じて適宜調節を行う。入力が高ければ、ＭＴＲ６＜１２：２３＞によってＢＭ１メーター減衰をＬＰのＭａｘに調節し、かつ、ＭＴＲ６＜０：１１＞によってＢＭ２メーター減衰をＬＰのＭａｘに調節する。入力が低ければ、ＭＴＲ７＜０：１１＞により、ＳＲＣ減衰器設定を減少させて、信号レベルを増加させた後、初期化状態に戻る；
１７）（乗算器からの）検出器の出力を、ＡＤＣ読取により、ＬＰ_ＩＮとして記録し、かつ、ＢＭ１メーター減衰およびＢＭ２メーター減衰を、それぞれＢＭ１_{ＬＰ＿ＩＮ}，ＢＭ２_{ＬＰ＿ＩＮ}として記録する；
１８）ＬＰ_ＩＮ≒ＬＰ_ＯＵＴである？ この確認の結果が否定である場合、ＭＴＲ減衰限界状態（exhaust condition）を確認する。この状態に該当しなければ、ＭＴＲ６＜１２：２３＞およびＭＴＲ６＜０：１１＞によってＢＭ１およびＢＭ２をそれぞれ調節することにより、ＬＰ_ＩＮを減衰させる。そして、（乗算器からの）検出器の出力を、ＡＤＣ読取により、ＬＰ_ＩＮとして記録し、かつ、ＢＭ１メーター減衰およびＢＭ２メーター減衰を、それぞれＢＭ１_{ＬＰ＿ＩＮ}，ＢＭ２_{ＬＰ＿ＩＮ}として記録する。ＬＰ_ＩＮ≒ＬＰ_ＯＵＴとなるまで、比較・調節を続ける；
１９）ＢＭ１_{ＬＰ＿ＩＮ}／ＢＭ１_{ＬＰ＿ＯＵＴ}の比を算出する（ＢＭ２_{ＬＰ＿ＩＮ}／ＢＭ２_{ＬＰ＿ＯＵＴ}と等しくなるべきである）；
２０）ＢＭ１_{ＬＰ＿ＩＮ}／ＢＭ１_{ＬＰ＿ＯＵＴ}＝１／Ｑ_ｎである？ この確認の結果が否定である場合、ＬＰの傾き：β_ＬＰの知識を用いて、目標値を調節する。ΔＹ＝βΔＸとすると、ΔＹ＝（ＢＭ１_{ＬＰ＿ＩＮ}／ＢＭ１_{ＬＰ＿ＯＵＴ}−１／Ｑ_ｎ）／β_ＬＰ＝ΔＸなので、目標値_新＝目標値_旧±ΔＸとなる。ＢＭ１_{ＬＰ＿ＩＮ}／ＢＭ１_{ＬＰ＿ＯＵＴ}＝１／Ｑ_ｎとなるまで、１）〜２０）までのステップを繰り返す；
２１）（乗算器からの）検出器の出力を、ＡＤＣ読取により、ＬＰ_{ＯＵＴ＿Ｆｉｎａｌ}として記録する。

図８は、図６のフィルタチューニング手順のうち、第２の積分器の位相をチューニングするプロセスのフロー図である。以下では、第２の積分器の位相のチューニングを説明する：

１）第２の積分器の位相のチューニング初期化：積分器の全てのスイッチ設定が同じであることを確認する（例えば、Ｖ_{ｉ１＿ｓｗ}およびＶ_{ｉ２＿ｓｗ}がどれも１であることを確認する）。ＢＱ_ｎ＿２［１５〜２２］により、全てのＶ_ｂをオフにする（Ｌｏｗに設定する）。ＢＱ_ｎ＿３［３〜６］により、全てのＶ_ｃｔｐを１００ＭＨｚに接続する（Ｈｉｇｈに設定する）。ＭＴＲ６＜１２：２３＞によってＢＭ１を減衰ゼロに設定し、かつ、ＭＴＲ６＜０：１１＞によってＢＭ２を減衰ゼロに設定する（全て０にする）ことにより、減衰器をリセットする；
２）ＢＱ_ｎ＿３［５］により、Ｖ_ｃｔｐ３をＬｏｗに設定することによって、第３のＴＰの測定を許可する；
３）ＢＱ_ｎ＿２［２２］により、Ｖ_ｂ５をＨｉｇｈに設定することによって、ＶＭ１による測定を行う；
４）ＢＱ_ｎ＿２［２１］により、Ｖ_ｂ６をＨｉｇｈに設定することによって、ＶＭ２による測定を行う；
５）それ以外のＶ_ｂについては、ＢＱ_ｎ＿２［１５〜２０］により、どれもオフを維持する；
６）（乗算器からの）検出器の出力を、ＡＤＣ読取により、Ｉｎｔ２＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ_{ＯＵＴ＿Ｔ}として記録する；
７）出力がＩｎｔ２＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒの範囲内である？ 出力が高ければ、ＭＴＲ６＜１２：２３＞によってＢＭ１メーター減衰をＩｎｔ２＿Ｐｈａｓｅ＿ＩｎｄｉｃａｔｏｒのＭａｘ^＊に調節し、かつ、ＭＴＲ６＜０：１１＞によってＢＭ２メーター減衰をＩｎｔ２＿Ｐｈａｓｅ＿ＩｎｄｉｃａｔｏｒのＭａｘ^＊に調節する。出力が低ければ、ＭＴＲ７＜０：１１＞により、ＳＲＣ減衰器設定を減少させて、信号レベルを増加させる；
８）（乗算器からの）検出器の出力を、ＡＤＣ読取により、Ｉｎｔ２＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ_ＯＵＴとして記録し、かつ、ＢＭ１メーター減衰およびＢＭ２メーター減衰を、それぞれＢＭ１_{Ｉｎｔ２＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ＿ＯＵＴ}，ＢＭ２_{Ｉｎｔ２＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ＿ＯＵＴ}として記録する；
９）ＢＱ_ｎ＿２［１５〜２２］により、全てのＶ_ｂをオフにする（Ｌｏｗに設定する）。ＢＱ_ｎ＿３［３〜６］により、全てのＶ_ｃｔｐを１００ＭＨｚに接続する（Ｈｉｇｈに設定する）。ＭＴＲ６＜１２：２３＞によってＢＭ１を減衰ゼロに設定し、かつ、ＭＴＲ６＜０：１１＞によってＢＭ２を減衰ゼロに設定する（全て０にする）ことにより、減衰器をリセットする；
１０）ＢＱ_ｎ＿３［４］により、Ｖ_ｃｔｐ２をＬｏｗに設定することによって、第２のＴＰの測定を許可する；
１１）ＢＱ_ｎ＿２［１６］により、Ｖ_ｂ３をＨｉｇｈに設定することによって、ＶＭ１による測定を行う；
１２）ＢＱ_ｎ＿２［１５］により、Ｖ_ｂ４をＨｉｇｈに設定することによって、ＶＭ２による測定を行う；
１３）それ以外のＶ_ｂについては、ＢＱ_ｎ＿２［１７〜２２］により、どれもオフを維持する；
１４）（乗算器からの）検出器の出力を、ＡＤＣ読取により、Ｉｎｔ２＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ_ＩＮ＿Ｔとして記録する；
１５）入力がＩｎｔ２＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒの範囲内である？ 入力が低ければ、ＭＴＲ７＜０：１１＞により、ＳＲＣ減衰器設定を減少させて、信号レベルを増加させた後、初期化状態に戻る。入力が高ければ、ＭＴＲ６＜１２：２３＞によってＢＭ１メーター減衰をＩｎｔ２＿Ｐｈａｓｅ＿ＩｎｄｉｃａｔｏｒのＭａｘ^＊に調節し、かつ、ＭＴＲ６＜０：１１＞によってＢＭ２メーター減衰をＩｎｔ２＿Ｐｈａｓｅ＿ＩｎｄｉｃａｔｏｒのＭａｘ^＊に調節する；
１６）（乗算器からの）検出器の出力を、ＡＤＣ読取により、Ｉｎｔ２＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ_ＩＮとして記録し、かつ、ＢＭ１メーター減衰およびＢＭ２メーター減衰を、それぞれＢＭ１_{Ｉｎｔ２＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ＿ＩＮ}，ＢＭ２_{Ｉｎｔ２＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ＿ＩＮ}として記録する；
１７）Ｉｎｔ２＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ_ＩＮ≒Ｉｎｔ２＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ_ＯＵＴである？ この確認の結果が否定である場合、ＭＴＲ減衰限界状態を確認する。この状態に該当しなければ、ＭＴＲ６＜１２：２３＞およびＭＴＲ６＜０：１１＞によってＢＭ１およびＢＭ２をそれぞれ調節することにより、Ｉｎｔ２＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ_ＩＮを減衰させる。そして、（乗算器からの）検出器の出力を、ＡＤＣ読取により、Ｉｎｔ２＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ_ＩＮとして記録し、かつ、ＢＭ１メーター減衰およびＢＭ２メーター減衰を、それぞれＢＭ１_{Ｉｎｔ２＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ＿ＩＮ}，ＢＭ２_{Ｉｎｔ２＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ＿ＩＮ}として記録する。ＭＴＲ７＜０：１１＞により、ＳＲＣ減衰器設定を減少させて、信号レベルを増加させる。１）〜１７）までのステップを繰り返す；
１８）ＢＱ_ｎ＿２［１５〜２２］により、全てのＶ_ｂをオフにする（Ｌｏｗに設定する）。ＢＱ_ｎ＿３［３〜６］により、全てのＶ_ｃｔｐを１００ＭＨｚに接続する（Ｈｉｇｈに設定する）。ＭＴＲ６＜１２：２３＞によってＢＭ１を減衰ゼロに設定し、かつ、ＭＴＲ６＜０：１１＞によってＢＭ２を減衰ゼロに設定する（全て０にする）ことにより、減衰器をリセットする；
１９）ＢＱ_ｎ＿３［４］により、Ｖ_ｃｔｐ２をＬｏｗに設定することによって、第２のＴＰの測定を許可する；
２０）ＢＱ_ｎ＿３［５］により、Ｖ_ｃｔｐ３をＬｏｗに設定することによって、第３のＴＰの測定を許可する；
２１）ＢＱ_ｎ＿２［１６］により、Ｖ_ｂ３をＨｉｇｈに設定することによって、ＶＭ１による第２のＴＰの測定を行う；
２２）ＢＱ_ｎ＿２［２１］により、Ｖ_ｂ６をＨｉｇｈに設定することによって、ＶＭ２による第３のＴＰの測定を行う；
２３）それ以外のＶ_ｂについては、ＢＱ_ｎ＿２［１５、１７〜２０および２２］により、どれもオフを維持する；
２４）ＭＴＲ６＜１２：２３＞によってＢＭ１メーター減衰をＢＭ１_{Ｉｎｔ２＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ＿ＩＮ}に調節し、かつ、ＭＴＲ６＜０：１１＞によってＢＭ２メーター減衰をＢＭ２_{Ｉｎｔ２＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ＿ＯＵＴ}に設定する；
２５）（乗算器からの）検出器の出力を、ＡＤＣ読取により、Ｉｎｔ２＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ_＿Ｔとして記録する；
２６）Ｉｎｔ２＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ_＿Ｔ≒０^＊である？ この確認の結果が否定である場合、Ｖ_ＣＲ２の調節を行う。Ｖ_ＣＲ２を調節するとゲインが変化するので、初期化状態に戻り、これまでのステップを繰り返す必要がある。Ｖ_ＣＲ２の調節は、勾配探索アルゴリズムに従って行われる。具体的に述べると、このアルゴリズムは、勾配予測値からの誤差（勾配予測値の範囲については適宜決定する）に比例してステップサイズを調節する。例えば、ステップサイズは、誤差が大きい場合には３〜５のＬＳＢであり、誤差が小さい場合には１のＬＳＢである。１）〜２６）までのステップを繰り返す；
２７）（乗算器からの）検出器の出力を、ＡＤＣ読取により、Ｉｎｔ２＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ_{＿Ｆｉｎａｌ}として記録する。

図９は、図６のフィルタチューニング手順のうち、第１の積分器の位相をチューニングするプロセスのフロー図である。

以下では、第１の積分器の位相のチューニングを説明する：

１）第１の積分器の位相のチューニング初期化：ＢＱ_ｎ＿２［１５〜２２］により、全てのＶ_ｂをオフにする（Ｌｏｗに設定する）。ＢＱ_ｎ＿３［３〜６］により、全てのＶ_ｃｔｐを１００ＭＨｚに接続する（Ｈｉｇｈに設定する）。ＭＴＲ６＜１２：２３＞によってＢＭ１を減衰ゼロに設定し、かつ、ＭＴＲ６＜０：１１＞によってＢＭ２を減衰ゼロに設定する（全て０にする）ことにより、減衰器をリセットする；
２）ＢＱ_ｎ＿３［４］により、Ｖ_ｃｔｐ２をＬｏｗに設定することによって、第２のＴＰの測定を許可する；
３）ＢＱ_ｎ＿２［１６］により、Ｖ_ｂ３をＨｉｇｈに設定することによって、ＶＭ１による測定を行う。ＢＱ_ｎ＿２［１５］により、Ｖ_ｂ４をＨｉｇｈに設定することによって、ＶＭ２による測定を行う。それ以外のＶ_ｂについては、ＢＱ_ｎ＿２［１７〜２２］により、どれもオフを維持する；
４）（乗算器からの）検出器の出力を、ＡＤＣ読取により、Ｉｎｔ１＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ_{ＯＵＴ＿Ｔ}として記録する；
５）出力がＩｎｔ１＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒの範囲内である？ 出力が高ければ、ＭＴＲ６＜１２：２３＞によってＢＭ１メーター減衰をＩｎｔ１＿Ｐｈａｓｅ＿ＩｎｄｉｃａｔｏｒのＭａｘ^＊に調節し、かつ、ＭＴＲ６＜０：１１＞によってＢＭ２メーター減衰をＩｎｔ１＿Ｐｈａｓｅ＿ＩｎｄｉｃａｔｏｒのＭａｘ^＊に調節する。出力が低ければ、ＭＴＲ７＜０：１１＞により、ＳＲＣ減衰器設定を減少させて、信号レベルを増加させた後、１）に戻る；
６）（乗算器からの）検出器の出力を、ＡＤＣ読取により、Ｉｎｔ１＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ_ＯＵＴとして記録し、かつ、ＢＭ１メーター減衰およびＢＭ２メーター減衰を、それぞれＢＭ１_{Ｉｎｔ１＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ＿ＯＵＴ}，ＢＭ２_{Ｉｎｔ１＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ＿ＯＵＴ}として記録する；
７）ＢＱ_ｎ＿２［１５〜２２］により、全てのＶ_ｂをオフにする（Ｌｏｗに設定する）。ＢＱ_ｎ＿３［３〜６］により、全てのＶ_ｃｔｐを１００ＭＨｚに接続する（Ｈｉｇｈに設定する）。ＭＴＲ６＜１２：２３＞によってＢＭ１を減衰ゼロに設定し、かつ、ＭＴＲ６＜０：１１＞によってＢＭ２を減衰ゼロに設定する（全て０にする）ことにより、減衰器をリセットする；
８）ＢＱ_ｎ＿３［３］により、Ｖ_ｃｔｐ１をＬｏｗに設定することによって、第１のＴＰの測定を許可する；
９）ＢＱ_ｎ＿２［１８］により、Ｖ_ｂ１をＨｉｇｈに設定することによって、ＶＭ１による測定を行う。ＢＱ_ｎ＿２［１７］により、Ｖ_ｂ２をＨｉｇｈに設定することによって、ＶＭ２による測定を行う。それ以外のＶ_ｂについては、ＢＱ_ｎ＿２［１５、１６および１９〜２２］により、どれもオフを維持する；
１０）（乗算器からの）検出器の出力を、ＡＤＣ読取により、Ｉｎｔ１＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ_ＩＮ＿Ｔとして記録する；
１１）入力がＩｎｔ１＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒの範囲内である？ 入力が高ければ、ＭＴＲ６＜１２：２３＞によってＢＭ１メーター減衰をＩｎｔ１＿Ｐｈａｓｅ＿ＩｎｄｉｃａｔｏｒのＭａｘ^＊に調節し、かつ、ＭＴＲ６＜０：１１＞によってＢＭ２メーター減衰をＩｎｔ１＿Ｐｈａｓｅ＿ＩｎｄｉｃａｔｏｒのＭａｘ^＊に調節し、再試行する。入力が低ければ、ＭＴＲ７＜０：１１＞により、ＳＲＣ減衰器設定を減少させて、信号レベルを増加させた後、初期化状態に戻る；
１２）（乗算器からの）検出器の出力を、ＡＤＣ読取により、Ｉｎｔ１＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ_ＩＮとして記録し、かつ、ＢＭ１メーター減衰およびＢＭ２メーター減衰を、それぞれＢＭ１_{Ｉｎｔ１＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ＿ＩＮ}，ＢＭ２_{Ｉｎｔ１＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ＿ＩＮ}として記録する；
１３）Ｉｎｔ１＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ_ＩＮ≒Ｉｎｔ１＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ_ＯＵＴである？ この確認の結果が否定である場合、ＭＴＲ減衰限界状態を確認する。この状態に該当しなければ、ＭＴＲ６＜１２：２３＞およびＭＴＲ６＜０：１１＞によってＢＭ１およびＢＭ２をそれぞれ調節することにより、Ｉｎｔ１＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ_ＩＮを減衰させる。そして、（乗算器からの）検出器の出力を、ＡＤＣ読取により、Ｉｎｔ１＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ_ＩＮとして記録し、かつ、ＢＭ１メーター減衰およびＢＭ２メーター減衰を、それぞれＢＭ１_{Ｉｎｔ１＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ＿ＩＮ}，ＢＭ２_{Ｉｎｔ１＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ＿ＩＮ}として記録する。ＭＴＲ７＜０：１１＞により、ＳＲＣ減衰器設定を減少させて、信号レベルを増加させる。１）に戻る；
１４）ＢＱ_ｎ＿２［１５〜２２］により、全てのＶ_ｂをオフにする（Ｌｏｗに設定する）。ＢＱ_ｎ＿３［３〜６］により、全てのＶ_ｃｔｐを１００ＭＨｚに接続する（Ｈｉｇｈに設定する）。ＭＴＲ６＜１２：２３＞によってＢＭ１を減衰ゼロに設定し、かつ、ＭＴＲ６＜０：１１＞によってＢＭ２を減衰ゼロに設定する（全て０にする）ことにより、減衰器をリセットする；
１５）ＢＱ_ｎ＿３［３］により、Ｖ_ｃｔｐ１をＬｏｗに設定することによって、第１のＴＰの測定を許可する。ＢＱ_ｎ＿３［４］により、Ｖ_ｃｔｐ２をＬｏｗに設定することによって、第２のＴＰの測定を許可する；
１６）ＢＱ_ｎ＿２［１８］により、Ｖ_ｂ１をＨｉｇｈに設定することによって、ＶＭ１による第２のＴＰの測定を行う。ＢＱ_ｎ＿２［１５］により、Ｖ_ｂ４をＨｉｇｈに設定することによって、ＶＭ２による第２のＴＰの測定を行う。それ以外のＶ_ｂについては、ＢＱ_ｎ＿２［１６、１７および１９〜２２］により、どれもオフを維持する；
１７）ＭＴＲ６＜１２：２３＞によってＢＭ１メーター減衰をＢＭ１_{Ｉｎｔ１＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ＿ＩＮ}に調節し、かつ、ＭＴＲ６＜０：１１＞によってＢＭ２メーター減衰をＢＭ２_{Ｉｎｔ１＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ＿ＯＵＴ}に設定する；
１８）（乗算器からの）検出器の出力を、ＡＤＣ読取により、Ｉｎｔ１＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ_＿Ｔとして記録する；
１９）Ｉｎｔ１＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ_＿Ｔ≒０^＊である？ この確認の結果が否定である場合、Ｖ_ＣＲ１の調節を行う。Ｖ_ＣＲ１を調節するとゲインが変化するので、初期化状態に戻り、これまでのステップを繰り返す必要がある。Ｖ_ＣＲ１の調節は、勾配探索アルゴリズムに従って行われる。具体的に述べると、このアルゴリズムは、勾配予測値からの誤差（勾配予測値の範囲については適宜決定する）に比例してステップサイズを調節する。例えば、ステップサイズは、誤差が大きい場合には３〜５のＬＳＢであり、誤差が小さい場合には１のＬＳＢである。１）に戻る；
２０）（乗算器からの）検出器の出力を、ＡＤＣ読取により、Ｉｎｔ１＿Ｐｈａｓｅ＿Ｉｎｄｉｃａｔｏｒ_{＿Ｆｉｎａｌ}として記録する。

図１０は、図６のフィルタチューニング手順のうち、第２の積分器のゲインをチューニングするプロセスのフロー図である。

以下では、第２の積分器のゲインのチューニングを説明する：

１）第２の積分器のゲインのチューニング初期化：積分器の全てのスイッチ設定が同じ初期値であることを確認する。初期値はｗ_ｒｎに基づく数値であり、７個の粗周波数ビンのうちの１つに対応する。例えば、５番目のビンは、ＢＱ_ｎ＿２＜１２：１４＞およびＢＱ_ｎ＿３＜０：２＞によって、Ｖ_{ｉ１＿ｓｗ}およびＶ_{ｉ２＿ｓｗ}をそれぞれ１０１とした場合に相当する。ＢＱ_ｎ＿５＜１２：２３＞により、Ｖ_ＣＣ２を初期値（≒９００ｍＶ）に設定する；
２）ＢＱ_ｎ＿２［１５〜２２］により、全てのＶ_ｂをオフにする（Ｌｏｗに設定する）。ＢＱ_ｎ＿３［３〜６］により、全てのＶ_ｃｔｐを１００ＭＨｚに接続する（Ｈｉｇｈに設定する）。ＭＴＲ６＜１２：２３＞によってＢＭ１を減衰ゼロに設定し、かつ、ＭＴＲ６＜０：１１＞によってＢＭ２を減衰ゼロに設定する（全て０にする）ことにより、減衰器をリセットする；
３）ＢＱ_ｎ＿３［５］により、Ｖ_ｃｔｐ３をＬｏｗに設定することによって、第３のＴＰの測定を許可する；
４）ＢＱ_ｎ＿２［２２］により、Ｖ_ｂ５をＨｉｇｈに設定することによって、ＶＭ１による測定を行う。ＢＱ_ｎ＿２［２１］により、Ｖ_ｂ６をＨｉｇｈに設定することによって、ＶＭ２による測定を行う。それ以外のＶ_ｂについては、ＢＱ_ｎ＿２［１５〜２０］により、どれもオフを維持する；
５）（乗算器からの）検出器の出力を、ＡＤＣ読取により、Ｉｎｔ２＿Ｇａｉｎ_{ＯＵＴ＿Ｔ}として記録する；
６）出力がＩｎｔ２＿Ｇａｉｎの範囲内である？ 出力が低ければ、ＭＴＲ７＜０：１１＞により、ＳＲＣ減衰器設定を減少させて、信号レベルを増加させた後、２）に戻る。出力が高ければ、ＭＴＲ６＜１２：２３＞によってＢＭ１メーター減衰をＩｎｔ２＿ＧａｉｎのＭａｘ^＊に調節し、かつ、ＭＴＲ６＜０：１１＞によってＢＭ２メーター減衰をＩｎｔ２＿ＧａｉｎのＭａｘ^＊に調節し、再試行する；
７）（乗算器からの）検出器の出力を、ＡＤＣ読取により、Ｉｎｔ２＿Ｇａｉｎ_ＯＵＴとして記録し、かつ、ＢＭ１メーター減衰およびＢＭ２メーター減衰を、それぞれＢＭ１_{Ｉｎｔ２＿Ｇａｉｎ＿ＯＵＴ}，ＢＭ２_{Ｉｎｔ２＿Ｇａｉｎ＿ＯＵＴ}として記録する；
８）ＢＱ_ｎ＿２［１５〜２２］により、全てのＶ_ｂをオフにする（Ｌｏｗに設定する）。ＢＱ_ｎ＿３［３〜６］により、全てのＶ_ｃｔｐを１００ＭＨｚに接続する（Ｈｉｇｈに設定する）。ＭＴＲ６＜１２：２３＞によってＢＭ１を減衰ゼロに設定し、かつ、ＭＴＲ６＜０：１１＞によってＢＭ２を減衰ゼロに設定する（全て０にする）ことにより、減衰器をリセットする；
９）ＢＱ_ｎ＿３［４］により、Ｖ_ｃｔｐ２をＬｏｗに設定することによって、第２のＴＰの測定を許可する；
１０）ＢＱ_ｎ＿２［１６］により、Ｖ_ｂ３をＨｉｇｈに設定することによって、ＶＭ１による測定を行う。ＢＱ_ｎ＿２［１５］により、Ｖ_ｂ４をＨｉｇｈに設定することによって、ＶＭ２による測定を行う。それ以外のＶ_ｂについては、ＢＱ_ｎ＿２［１７〜２２］により、どれもオフを維持する；
１１）（乗算器からの）検出器の出力を、ＡＤＣ読取により、Ｉｎｔ２＿Ｇａｉｎ_ＩＮ＿Ｔとして記録する；
１２）入力がＩｎｔ２＿Ｇａｉｎの範囲内である？ 入力が低ければ、ＭＴＲ７＜０：１１＞により、ＳＲＣ減衰器設定を減少させて、信号レベルを増加させた後、初期化状態に戻る。入力が高ければ、ＭＴＲ６＜１２：２３＞によってＢＭ１メーター減衰をＩｎｔ２＿ＧａｉｎのＭａｘに調節し、かつ、ＭＴＲ６＜０：１１＞によってＢＭ２メーター減衰をＩｎｔ２＿ＧａｉｎのＭａｘに調節し、再試行する；
１３）（乗算器からの）検出器の出力を、ＡＤＣ読取により、Ｉｎｔ２＿Ｇａｉｎ_ＩＮとして記録し、かつ、ＢＭ１メーター減衰およびＢＭ２メーター減衰を、それぞれＢＭ１_{Ｉｎｔ２＿Ｇａｉｎ＿ＩＮ}，ＢＭ２_{Ｉｎｔ２＿Ｇａｉｎ＿ＩＮ}として記録する；
１４）Ｉｎｔ２＿Ｇａｉｎ_ＩＮ≒Ｉｎｔ２＿Ｇａｉｎ_ＯＵＴである？ この確認の結果が否定である場合、ＭＴＲ減衰限界状態を確認する。この状態に該当しなければ、ＭＴＲ６＜１２：２３＞およびＭＴＲ６＜０：１１＞によってＢＭ１およびＢＭ２をそれぞれ調節することにより、Ｉｎｔ２＿Ｇａｉｎ_ＩＮを減衰させる。そして、（乗算器からの）検出器の出力を、ＡＤＣ読取により、Ｉｎｔ２＿Ｇａｉｎ_ＩＮとして記録し、かつ、ＢＭ１メーター減衰およびＢＭ２メーター減衰を、それぞれＢＭ１_{Ｉｎｔ２＿Ｇａｉｎ＿ＩＮ}，ＢＭ２_{Ｉｎｔ２＿Ｇａｉｎ＿ＩＮ}として記録し、再試行する［ＭＴＲ減衰限界状態であれば、ＭＴＲ７＜０：１１＞により、ＳＲＣ減衰器設定を減少させて、信号レベルを増加させた後、２）に戻る］；
１５）ＢＭ１_{Ｉｎｔ２＿Ｇａｉｎ＿ＩＮ}／ＢＭ１_{Ｉｎｔ２＿Ｇａｉｎ＿ＯＵＴ}の比を算出する（ＢＭ２_{Ｉｎｔ２＿Ｇａｉｎ＿ＩＮ}／ＢＭ２_{Ｉｎｔ２＿Ｇａｉｎ＿ＯＵＴ}と等しくなるべきである）；
１６）ＢＭ１_{Ｉｎｔ２＿Ｇａｉｎ＿ＩＮ}／ＢＭ１_{Ｉｎｔ２＿Ｇａｉｎ＿ＯＵＴ}≒２０ｌｏｇ_１０（ｗ_ｒｎ／２π（１００ＭＨｚ））である？ この確認の結果が否定である場合、Ｉｎｔ２＿Ｇａｉｎの傾き：β_{Ｉｎｔ２＿Ｇａｉｎ}の知識を用いて、Ｖ_ＣＣ２の目標値を調節する。ΔＹ＝βΔＸとすると、ΔＹ＝（ＢＭ１_{Ｉｎｔ２＿Ｇａｉｎ＿ＩＮ}／ＢＭ１_{Ｉｎｔ２＿Ｇａｉｎ＿ＯＵＴ}−２０ｌｏｇ_１０（ｗ_ｒｎ／２π（１００ＭＨｚ）））／β_{Ｉｎｔ２＿Ｇａｉｎ}＝ΔＸなので、周波数_新＝周波数_旧±ΔＸとなる。このΔＸは、既知の所与のＶ_ＣＣ２調節量に対応する。ＢＱ_ｎ＿５＜１２：２３＞により、Ｖ_ＣＣ２をこの数値に設定する；
１７）（乗算器からの）検出器の出力を、ＡＤＣ読取により、Ｉｎｔ２＿Ｇａｉｎ_{ＯＵＴ＿Ｆｉｎａｌ}として記録する。

図１１は、図６のフィルタチューニング手順のうち、第１の積分器のゲインをチューニングするプロセスのフロー図である。以下では、第１の積分器のゲインのチューニングを説明する：

１）第１の積分器のゲインのチューニング初期化：積分器の全てのスイッチ設定が同じ初期値であることを確認する（初期値はｗ_ｒｎに基づく数値であり、７個の粗周波数ビンのうちの１つに対応する。例えば、５番目のビンは、ＢＱ_ｎ＿２＜１２：１４＞およびＢＱ_ｎ＿３＜０：２＞によって、Ｖ_{ｉ１＿ｓｗ}およびＶ_{ｉ２＿ｓｗ}をそれぞれ１０１とした場合に相当する。ＢＱ_ｎ＿２＜０：１１＞により、Ｖ_ＣＣ１を初期値（≒９００ｍＶ）に設定する）；
２）ＢＱ_ｎ＿２［１５〜２２］により、全てのＶ_ｂをオフにする（Ｌｏｗに設定する）。ＢＱ_ｎ＿３［３〜６］により、全てのＶ_ｃｔｐを１００ＭＨｚに接続する（Ｈｉｇｈに設定する）。ＭＴＲ６＜１２：２３＞によってＢＭ１を減衰ゼロに設定し、かつ、ＭＴＲ６＜０：１１＞によってＢＭ２を減衰ゼロに設定する（全て０にする）ことにより、減衰器をリセットする；
３）ＢＱ_ｎ＿３［４］により、Ｖ_ｃｔｐ２をＬｏｗに設定することによって、第２のＴＰの測定を許可する；
４）ＢＱ_ｎ＿２［１６］により、Ｖ_ｂ３をＨｉｇｈに設定することによって、ＶＭ１による測定を行う。ＢＱ_ｎ＿２［１５］により、Ｖ_ｂ４をＨｉｇｈに設定することによって、ＶＭ２による測定を行う。それ以外のＶ_ｂについては、ＢＱ_ｎ＿２［１７〜２２］により、どれもオフを維持する；
５）（乗算器からの）検出器の出力を、ＡＤＣ読取により、Ｉｎｔ１＿Ｇａｉｎ_{ＯＵＴ＿Ｔ}として記録する；
６）出力がＩｎｔ１＿Ｇａｉｎの範囲内である？ 出力が低ければ、ＭＴＲ７＜０：１１＞により、ＳＲＣ減衰器設定を減少させて、信号レベルを増加させた後、２）に戻る。出力が高ければ、ＭＴＲ６＜１２：２３＞によってＢＭ１メーター減衰をＩｎｔ１＿ＧａｉｎのＭａｘ^＊に調節し、かつ、ＭＴＲ６＜０：１１＞によってＢＭ２メーター減衰をＩｎｔ１＿ＧａｉｎのＭａｘ^＊に調節し、再試行する；
７）（乗算器からの）検出器の出力を、ＡＤＣ読取により、Ｉｎｔ１＿Ｇａｉｎ_ＯＵＴとして記録し、かつ、ＢＭ１メーター減衰およびＢＭ２メーター減衰を、それぞれＢＭ１_{Ｉｎｔ１＿Ｇａｉｎ＿ＯＵＴ}，ＢＭ２_{Ｉｎｔ１＿Ｇａｉｎ＿ＯＵＴ}として記録する；
８）ＢＱ_ｎ＿２［１５〜２２］により、全てのＶ_ｂをオフにする（Ｌｏｗに設定する）。ＢＱ_ｎ＿３［３〜６］により、全てのＶ_ｃｔｐを１００ＭＨｚに接続する（Ｈｉｇｈに設定する）。ＭＴＲ６＜１２：２３＞によってＢＭ１を減衰ゼロに設定し、かつ、ＭＴＲ６＜０：１１＞によってＢＭ２を減衰ゼロに設定する（全て０にする）ことにより、減衰器をリセットする；
９）ＢＱ_ｎ＿３［３］により、Ｖ_ｃｔｐ１をＬｏｗに設定することによって、第１のＴＰの測定を許可する；
１０）ＢＱ_ｎ＿２［１８］により、Ｖ_ｂ１をＨｉｇｈに設定することによって、ＶＭ１による測定を行う。ＢＱ_ｎ＿２［１７］により、Ｖ_ｂ２をＨｉｇｈに設定することによって、ＶＭ２による測定を行う。それ以外のＶ_ｂについては、ＢＱ_ｎ＿２［１５、１６および１９〜２２］により、どれもオフを維持する；
１１）（乗算器からの）検出器の出力を、ＡＤＣ読取により、Ｉｎｔ１＿Ｇａｉｎ_ＩＮ＿Ｔとして記録する；
１２）入力がＩｎｔ１＿Ｇａｉｎの範囲内である？ 入力が低ければ、ＭＴＲ７＜０：１１＞により、ＳＲＣ減衰器設定を減少させて、信号レベルを増加させた後、初期化状態に戻る。ＭＴＲ６＜１２：２３＞によってＢＭ１メーター減衰をＩｎｔ１＿ＧａｉｎのＭａｘに調節し、かつ、ＭＴＲ６＜０：１１＞によってＢＭ２メーター減衰をＩｎｔ１＿ＧａｉｎのＭａｘに調節し、再試行する；
１３）（乗算器からの）検出器の出力を、ＡＤＣ読取により、Ｉｎｔ１＿Ｇａｉｎ_ＩＮとして記録し、かつ、ＢＭ１メーター減衰およびＢＭ２メーター減衰を、それぞれＢＭ１_{Ｉｎｔ１＿Ｇａｉｎ＿ＩＮ}，ＢＭ２_{Ｉｎｔ１＿Ｇａｉｎ＿ＩＮ}として記録する；
１４）Ｉｎｔ１＿Ｇａｉｎ_ＩＮ≒Ｉｎｔ１＿Ｇａｉｎ_ＯＵＴである？ この確認の結果が否定である場合、ＭＴＲ減衰限界状態を確認する。この状態に該当しなければ、ＭＴＲ６＜１２：２３＞およびＭＴＲ６＜０：１１＞によってＢＭ１およびＢＭ２をそれぞれ調節することにより、Ｉｎｔ１＿Ｇａｉｎ_ＩＮを減衰させる。そして、（乗算器からの）検出器の出力を、ＡＤＣ読取により、Ｉｎｔ１＿Ｇａｉｎ_ＩＮとして記録し、かつ、ＢＭ１メーター減衰およびＢＭ２メーター減衰を、それぞれＢＭ１_{Ｉｎｔ１＿Ｇａｉｎ＿ＩＮ}，ＢＭ２_{Ｉｎｔ１＿Ｇａｉｎ＿ＩＮ}として記録し、再試行する［ＭＴＲ減衰限界状態であれば、ＭＴＲ７＜０：１１＞により、ＳＲＣ減衰器設定を減少させて、信号レベルを増加させた後、２）に戻る］；
１５）ＢＭ１_{Ｉｎｔ１＿Ｇａｉｎ＿ＩＮ}／ＢＭ１_{Ｉｎｔ１＿Ｇａｉｎ＿ＯＵＴ}の比を算出する（ＢＭ２_{Ｉｎｔ１＿Ｇａｉｎ＿ＩＮ}／ＢＭ２_{Ｉｎｔ１＿Ｇａｉｎ＿ＯＵＴ}と等しくなるべきである）；
１６）ＢＭ１_{Ｉｎｔ１＿Ｇａｉｎ＿ＩＮ}／ＢＭ１_{Ｉｎｔ１＿Ｇａｉｎ＿ＯＵＴ}≒２０ｌｏｇ_１０（ｗ_ｒｎ／２π（１００ＭＨｚ））である？ この確認の結果が否定である場合、Ｉｎｔ１＿Ｇａｉｎの傾き：β_{Ｉｎｔ１＿Ｇａｉｎ}の知識を用いて、Ｖ_ＣＣ１の目標値を調節する。ΔＹ＝βΔＸとすると、ΔＹ＝（ＢＭ１_{Ｉｎｔ１＿Ｇａｉｎ＿ＩＮ}／ＢＭ１_{Ｉｎｔ１＿Ｇａｉｎ＿ＯＵＴ}−２０ｌｏｇ_１０（ｗ_ｒｎ／２π（１００ＭＨｚ）））／β_{Ｉｎｔ１＿Ｇａｉｎ}＝ΔＸなので、周波数_新＝周波数_旧±ΔＸとなる。このΔＸは、既知の所与のＶ_ＣＣ１調節量に対応する。ＢＱ_ｎ＿２＜０：１１＞により、Ｖ_ＣＣ１をこの数値に設定する；
１７）（乗算器からの）検出器の出力を、ＡＤＣ読取により、Ｉｎｔ１＿Ｇａｉｎ_{ＯＵＴ＿Ｆｉｎａｌ}として記録する。

［積分器およびロスパッドの制御］
図１２Ａ及び図１２Ｂは、積分器の制御および当該制御による出力を示すグラフである。上記例の８次の帯域通過フィルタでは、Ｖ_ＣＲ１，Ｖ_ＣＲ２，Ｖ_ＣａｐＡ，Ｖ_{ｉ１＿ｓｗ}，Ｖ_{ｉ２＿ｓｗ}，Ｖ_ＣＣ１およびＶ_ＣＣ２が、積分器の位相及びゲインのチューニングに関わる主なピンである。まず、位相応答が目標の−８９°位相シフトにチューニングされるように、Ｖ_ＣＲ１およびＶ_ＣＲ２を（動作周波数しだいでは、Ｖ_ＣａｐＡも）設定する。次に、ゲインが目標値にチューニングされるように、Ｖ_{ｉ１＿ｓｗ}，Ｖ_{ｉ２＿ｓｗ}，Ｖ_ＣＣ１およびＶ_ＣＣ２を設定する。これらのピンは、対応するビットにより、位相値及びゲイン値を制御する。

図１３は、積分器のゲインをチューニングする回路の回路図である。図５Ｂにおいて、入力Ｖ_{ｉ１＿ｓｗ}／Ｖ_{ｉ２＿ｓｗ}は左側でスイッチに接続されており、ゲインの粗チューニングを制御する。また、入力Ｖ_ＣＣ１／Ｖ_ＣＣ２は、図１３のＣ_Ｌを介して、ゲインの微チューニング（微調整）を制御する。図１４Ａのグラフ及び図１４Ｂのグラフに、粗チューニング値の例を示す。

図５Ｂにおいて、ロスパッドの制御ならびに積分器の位相及びゲインの制御を行う入力は、以下のように割り当てられ得る：

１）ピンＶ_ＣＲ１は第１の積分器の位相の調節を制御し、ピンＶ_ＣＲ２は第２の積分器の位相の調節を制御する。これらのピンは、それぞれの１２個のビットにより、位相値を制御する；
２）ピンＶ_ＣａｐＡは、必要な場合に、第１および第２の積分器の位相の微調節を制御する。このピンは、その１２個のビットにより、位相値を制御する。このピンを使用するか否かは動作周波数範囲に依存し、具体的には、動作周波数が所与の閾値（例えば、１．５ＧＨｚ）を超える場合にのみ必要とされる；
３）スイッチＶ_{ｉ１＿ｓｗ}は第１の積分器のゲインの粗調節を制御し、スイッチＶ_{ｉ２＿ｓｗ}は第２の積分器のゲインの粗調節を制御する（演繹的情報からのルックアップを用いて、７段階の粗調節が可能である）。これらのスイッチは、それぞれの３個のビットにより、ルックアップテーブルのどの数値を使用するかを制御する；
４）ピンＶ_ＣＣ１は第１の積分器のゲインの微調節を制御し、ピンＶ_ＣＣ２は第２の積分器のゲインの微調節を制御する。これらのピンは、それぞれの１２個のビットにより、ゲイン値を制御する。また、これらＶ_ＣＣ１及びＶ_ＣＣ２は、典型的に約９００ｍＶに設定される；
５）Ｖ_Ｃａ＿１は、前記ａ_１を制御するロスパッドの減衰調節を制御する。

［ノッチフィルタの場合のバイカッド］
図１５Ａは、状態変数フィルタをノッチフィルタとして動作させるチューニング例の回路図であり、図１５Ｂは、そのフロー図である。図１５Ａには、前記チューニング手順により実現可能な伝達関数の演算が記載されている。図１５Ｂの状態遷移図は、状態変数フィルタをノッチフィルタとして動作させる際の、経験的に定まるチューニング手順を表したものである。具体的に述べると、図６の状態マシンを介して帯域通過フィルタを構築した後、係数「ｂ」を調節する。詳細には、ｂ_１ロスパッドを「最大減衰」に変更すると共に、ｂ_０およびｂ_２を最大減衰から「減衰なし」に調節する。これらの調節で所望のノッチフィルタが得られない場合には、ｂ_０ロスパッドのゲイン及び位相ならびにｂ_２ロスパッドのゲインをさらに細かく調節することが考えられる。

［オールパスフィルタ（遅延ライン）の場合のバイカッド］
図１６Ａは、状態変数フィルタをオールパスフィルタ（遅延フィルタ）として動作させるチューニング例の回路図であり、図１６Ｂは、その状態遷移図である。図１６Ａには、前記チューニング手順により実現可能な伝達関数の演算が記載されている。図１６Ｂの状態遷移図は、状態変数フィルタをオールパスフィルタ（遅延フィルタ）として動作させる際の、経験的に定まるチューニング手順を表したものである。具体的に述べると、図６の状態マシンを介して帯域通過フィルタを構築した後、係数「ｂ」を調節する。詳細には、ｂ_１ロスパッドをａ_１ロスパッドの数値に設定することにより、ｂ_１が正の数値から負の数値に切り替わる。これに加えて、ｂ_０ロスパッドおよびｂ_２ロスパッドを最大減衰から「減衰なし」に調節する。これらの調節で所望のオールパスフィルタが得られない場合には、ｂ_０ロスパッドのゲイン及び位相ならびにｂ_２ロスパッドのゲインをさらに細かく調節することが考えられる。

本発明を例示的な実施形態を参照しながら具体的に図示・説明したが、当業者であれば、添付の特許請求の範囲に包含される本発明の範囲から逸脱することなく、形態および細部の様々な変更が可能であることを理解するであろう。

Claims (9)

1. バイカッド回路のフィルタをチューニングする方法であって、
   ロスパッドを、所定の周波数において目標のゲイン値を生成するようにチューニングする過程と、
   第１の積分器の位相を、前記所定の周波数において目標の位相にチューニングする過程と、
   第２の積分器の位相を、前記所定の周波数において前記目標の位相にチューニングする過程と、
   前記第１の積分器のゲインを、前記所定の周波数において前記目標のゲイン値にチューニングする過程と、
   前記第２の積分器のゲインを、前記所定の周波数において前記目標のゲイン値にチューニングする過程と、
   を含む、チューニング方法。
2. 請求項１に記載のチューニング方法において、さらに、
   前記所定の周波数での前記目標のゲイン値を決定する過程、
   を含む、チューニング方法。
3. 請求項１に記載のチューニング方法において、前記ロスパッドをチューニングする過程が、当該ロスパッドの減衰値を調節することを含む、チューニング方法。
4. 請求項１に記載のチューニング方法において、前記第１の積分器の位相をチューニングする過程が、当該第１の積分器の位相を制御する、当該第１の積分器の入力の位相値を調節することを含む、チューニング方法。
5. 請求項１に記載のチューニング方法において、前記第１の積分器のゲインをチューニングする過程が、当該第１の積分器のゲインを制御する、当該第１の積分器の粗ゲイン値を調節すること、および、当該第１の積分器のゲインを制御する、当該第１の積分器の微ゲイン値を調節することを含む、チューニング方法。
6. 請求項１に記載のチューニング方法において、前記第２の積分器の位相をチューニングする過程が、当該第２の積分器の位相を制御する、当該第２の積分器の入力の位相値を調節することを含む、チューニング方法。
7. 請求項１に記載のチューニング方法において、前記第２の積分器のゲインをチューニングする過程が、当該第２の積分器のゲインを制御する、当該第２の積分器の粗ゲイン値を調節すること、および、当該第２の積分器のゲインを制御する、当該第２の積分器の微ゲイン値を調節することを含む、チューニング方法。
8. 請求項１に記載のチューニング方法において、前記バイカッド回路が、ノッチフィルタとして動作するようにチューニングされる、チューニング方法。
9. 請求項１に記載のチューニング方法において、前記バイカッド回路が、オールパスフィルタとして動作するようにチューニングされる、チューニング方法。