JP2016006708A - 記憶装置、並びにそれを有する半導体装置および電子機器 - Google Patents

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Abstract

【課題】リフレッシュサイクルを最適化することが可能な記憶装置を提供する。
【解決手段】記憶装置は、リフレッシュ動作のトリガーとなる信号を生成するモニタ回路１０１を有する。モニタ回路１０１はトランジスタＭｒｐ１及び容量素子Ｃｒｐ１を有する。モニタ回路１０１は、容量素子Ｃｒｐ１で保持している電位が参照電位Ｖｒｅｆよりも低くいことを検出する機能と、検出結果に基づいて第１信号ｒｆｓｈ及び第２信号ｓｔｒを生成する機能と、第２信号ｓｔｒに従い、トランジスタＭｒｐ１を導通状態にして、容量素子Ｃｒｐ１で保持しているノードＭＮＴの電位Ｖｍｎｔを初期状態にリセットする機能と、を有する。第１信号ｒｆｓｈに基づいて、メモリセルのリフレッシュを開始する。
【選択図】図５

Description

本発明の一形態は、半導体を利用した記憶装置やその他の半導体装置、そのための駆動方法、およびそのための作製方法等に関する。
本発明の一形態は、上記の技術分野に限定されない。本出願の明細書、図面、及び特許請求の範囲（以下、本明細書等と呼ぶ）で開示する発明の一形態の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書等で開示する本発明の一形態の技術分野としては、半導体装置、記憶装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、入力装置、撮像装置、それらの駆動方法、または、それらの製造方法を一例として挙げることができる。
一般的なＤＲＡＭ（ダイナミックランダムアクセスメモリ）は、メモリセルが１つの書き込みトランジスタ（１Ｔ）と１つの容量素子（１Ｃ）で構成されている。１Ｔ１Ｃ型ＤＲＡＭは、容量素子に電荷を蓄積することで、データを保持することが可能なメモリであるため、原理的に無制限に書き込みができる。また、書き込みおよび読み出しの速度が比較的高速であり、メモリセルの素子数が少ないため高集積が容易であることから、ＤＲＡＭは大容量なメモリ装置として、多くの電子機器に組み込まれている。また、１Ｔ１Ｃ型メモリセルに対して、２つのトランジスタまたは３つのトランジスタで形成されたゲインセルと呼ばれる構造のメモリセルが知られている。
書き込みトランジスタはオフ状態であっても、わずかにソースとドレイン間にリーク電流が生じるため、データは比較的短時間で失われる。そのため、ＤＲＡＭでは、一定周期（一般的には数十ミリ秒に一度）でデータを再書き込み（リフレッシュ）する必要がある。
１Ｔ１Ｃ型メモリセル、およびゲインセルの書き込みトランジスタに、チャネルが酸化物半導体で形成されているトランジスタ（以下、”ＯＳトランジスタ”と呼ぶ場合がある。）を適用することが提案されている。例えば、特許文献１では、ＯＳトランジスタのオフ電流が極めて小さいという特性を利用することで、電力が供給されない状態でも、メモリセルにおいてデータの保持が長期間可能とされている。また、ＯＳトランジスタが用いられたメモリセルのリフレッシュのタイミングを検出する機能を有する回路が提案されている（例えば、特許文献２、３）。
特開２０１１−１８７９５０号公報 特開２０１２−６４９３０号公報 特開２０１２−２５６４０８号公報
本発明の一形態は、新規な半導体装置、または新規な半導体装置の駆動方法を提供することを課題の一つとする。または、本発明の一形態は、信頼性が向上された半導体装置、同駆動方法を提供することを課題の一つとする。または、本発明の一形態は、消費電力を削減することが可能な記憶装置、または同駆動方法を提供することを課題の一つとする。または、本発明の一形態は、リフレッシュサイクルを最適化することが可能な記憶装置、または同駆動方法を提供することを課題の一つとする。または、本発明の一形態は、温度補償が可能な記憶装置、または同駆動方法を提供することを課題の一つとする。
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一形態は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。
本発明の一形態に係る記憶装置は、メモリセルおよび第１回路を有する。第１回路は、トランジスタおよび容量素子を有する。第１回路は、容量素子で保持している電位が参照電位よりも低くいことを検出する機能と、検出結果に基づいて第１信号および第２信号を生成する機能と、第２信号に従い、トランジスタを導通状態にして容量素子で保持している電位を初期状態にリセットする機能と、を有する。第１信号に基づいて、メモリセルのリフレッシュを開始することが可能である。
本明細書等において、”第１”、”第２”、”第３”という序数詞は構成要素の混同を避けるために付す場合があり、その場合は数的に限定するものではなく、また順序を限定するものでもない。
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つのノード（端子）を有する。ゲートは、トランジスタの導通状態を制御する制御ノードとして機能するノードである。ソースまたはドレインとして機能する一対の入出力ノードは、トランジスタの導電型及び各ノード（端子）に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。一般的に、ｎ型トランジスタでは、低い電位が与えられるノードがソースと呼ばれ、高い電位が与えられるノードがドレインと呼ばれる。逆に、ｐ型トランジスタでは、低い電位が与えられるノードがドレインと呼ばれ、高い電位が与えられるノードがソースと呼ばれる。本明細書では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合がある。
本明細書では、回路構成やその動作の理解を容易にするため、トランジスタの２つの入出力ノードの一方をソースに、他方をドレインに限定して説明する場合がある。もちろん、駆動方法によっては、トランジスタの３つの端子に印加される電位の大小関係が変化し、ソースとドレインが入れ替わる場合がある。したがって、本発明の一態様において、トランジスタのソースとドレインの区別は、明細書および図面での記載に限定されるものではない。
本明細書等において、能動素子（例えば、トランジスタ、ダイオードなど）、受動素子（例えば、容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
本発明の一形態は、新規な半導体装置、または新規な半導体装置の駆動方法を提供することを可能とする。または、本発明の一形態は、信頼性が向上された半導体装置、同駆動方法を提供することを可能とする。または、本発明の一形態は、消費電力を削減することが可能な記憶装置、または同駆動方法を提供することを可能とする。または、本発明の一形態は、リフレッシュサイクルを最適化することが可能な記憶装置、または同駆動方法を提供することを可能とする。または、本発明の一形態は、温度補償が可能な記憶装置、または同駆動方法を提供することを可能とする。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
記憶装置の構成の一例を示すブロック図。 Ａ−Ｄ：メモリセルの構成の一例を示す回路図。 Ａ、Ｂ：メモリセルアレイの構成の一例を回路図。 モニタ回路の構成の一例を示すブロック図。 Ａ：モニタ回路の構成の一例を示す回路図。Ｂ：コンパレータの構成の一例を示す回路図。Ｃ：書き込み回路の構成の一例を示す回路図。 モニタ回路の構成の一例を示す回路図。 メモリセルアレイの構成の一例を示すブロック図。 バンクの構成の一例を示すブロック図。 マットの構成の一例を示すブロック図。 信号ｓｔｒを生成する機能を有する回路の構成の一例を示す回路図。 ＯＳトランジスタの構成の一例を示す図。Ａ：上面図。Ｂ：ｙ１−ｙ２線断面図。Ｃ：ｘ１−ｘ２線断面図。Ｄ：ｘ３−ｘ４線断面図。 ＯＳトランジスタの構成の一例を示す図。Ａ：上面図。Ｂ：ｙ１−ｙ２線断面図。Ｃ：ｘ１−ｘ２線断面図。Ｄ：ｘ３−ｘ４線断面図。 ＯＳトランジスタの構成の一例を示す図。Ａ：上面図。Ｂ：ｙ１−ｙ２線断面図。Ｃ：ｘ１−ｘ２線断面図。Ｄ：ｘ３−ｘ４線断面図。 ＯＳトランジスタの構成の一例を示す図。Ａ：上面図。Ｂ：ｙ１−ｙ２線断面図。Ｃ：ｘ１−ｘ２線断面図。Ｄ：ｘ３−ｘ４線断面図。：ｘ１−ｘ２線断面図。Ｂ：ｘ３−ｘ４線断面図。 ＯＳトランジスタの構成の一例を示す図。Ａ：上面図。Ｂ：ｙ１−ｙ２線断面図。Ｃ：ｘ１−ｘ２線断面図。Ｄ：ｘ３−ｘ４線断面図。 ＯＳトランジスタの構成の一例を示す図。Ａ：上面図。Ｂ：ｙ１−ｙ２線断面図。Ｃ：ｘ１−ｘ２線断面図。Ｄ：ｘ３−ｘ４線断面図。 Ａ：図１２Ｂの部分拡大図。Ｂ：ＯＳトランジスタのエネルギーバンド図。 記憶装置のデバイス構造の一例を示す断面図。 プロセッシングユニット（ＣＰＵ）の一例を示すブロック図。 プロセッシングユニット（ＲＦＩＤタグ）の一例を示すブロック図。 Ａ−Ｆ：ＲＦＩＤタグの使用例を示す図。 Ａ：電子部品の作製方法の一例を示すフローチャート。Ｂ：電子部品の構成の一例を示す斜視模式図。 Ａ−Ｈ：電子機器の一例を説明する図。
以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。また、同じ符号を用いる場合、特に、その中でも区別する必要があるときには、符号に”＿１”、”＿２”、”［ｎ］”、”［ｍ、ｎ］”等の識別用の符号を付記して記載する場合がある。例えば、メモリセルアレイ中の複数の配線ＷＬＷを個々に区別する場合、メモリセルアレイのアドレス番号（行番）を利用して、２行目の配線ＷＬＷを配線ＷＬＷ［２］と記載する場合がある。
本明細書において、例えば、クロック信号ＣＫを、単に信号ＣＫ、ＣＫ等と省略して記載する場合がある。これは、他の構成要素（例えば、信号、電圧、電位、回路、素子、電極、配線等）についても同様である。
以下に本発明の実施の形態を示すが、実施の形態を適宜組み合わせることが可能である。また、１つの実施の形態の中に、いくつかの構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
（実施の形態１）
本実施の形態では、半導体装置の一例として記憶装置について説明する。
＜＜記憶装置の構成例＞＞
図１は、記憶装置の構成の一例を示すブロック図である。図１に示す記憶装置１０は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）として用いることが可能である。
記憶装置１０は、メモリセルアレイ２０、ロウアドレスバッファ３１、カラムアドレスバッファ３２、ロウデコーダ３３、カラムデコーダ３４、ロウ駆動回路３５、カラム駆動回路３６、入出力回路３７、コントロールロジック回路４０、クロック生成回路４１、選択回路４２、モニタ回路５０、及びリフレッシュ制御回路６０を有する。
記憶装置１０には外部から信号が入力される。外部から入力される信号として、クロック信号ＣＫ、コマンド信号（／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ）、アドレス信号ＡＤＤＲ、およびデータ信号ＷＤＡＴＡがある。データ信号ＷＤＡＴＡは、書き込みデータ信号である。コマンド信号／ＣＳは、チップセレクト信号である。コマンド信号／ＲＡＳはロウアドレスストローブ信号である。コマンド信号／ＣＡＳはカラムアドレスストローブ信号である。コマンド信号／ＷＥはライトイネーブル信号である。また、記憶装置１０を駆動するため、外部から高電源電位ＶＤＤ、および低電源電位ＶＳＳが入力される。例えば、電位ＶＳＳは接地電位、または０Ｖとすることができる。
コントロールロジック回路４０は、記憶装置１０の全体を制御する機能を有する。コントロールロジック回路４０は、外部から入力されるコマンド信号（／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ）をデコードする機能を有する。コントロールロジック回路４０が処理するコマンド信号は、これらに限定されるものではなく、記憶装置１０の回路構成や動作に応じて、他のコマンド信号を入力することができる。また、不要なコマンド信号があれば、それを入力しなくてもよい。コントロールロジック回路４０は、デコードしたコマンドデータや、内部に格納しているコマンドデータ等に基づいて、記憶装置１０に含まれる回路の制御信号を生成し、それぞれに出力する。
クロック生成回路４１は、外部クロック信号ＣＫから、記憶装置１０で使用される内部クロック信号を生成する機能を有する。また、内部クロック信号の供給を制御する機能を有する。
リフレッシュ制御回路６０は、少なくともロウアドレス信号ｒａｄｄ２を生成する機能を有する。ロウアドレス信号ｒａｄｄ２はリフレッシュ制御回路６０に含まれるアドレス生成回路６１で生成される。ロウアドレス信号ｒａｄｄ２は、リフレッシュ動作を行う行を指定する機能を有する信号である。リフレッシュ制御回路６０は、さらに、メモリセルアレイ２０のリフレッシュ動作を制御する機能を有していてもよい。リフレッシュ制御回路６０は、モニタ回路５０からの信号ｒｆｓｈ、コントロールロジック回路４０からの制御信号、および外部から入力されるコマンド信号等に基づいて、リフレッシュ動作を実行するための制御信号、およびロウアドレス信号ｒａｄｄ２を生成する。また、リフレッシュ動作を実行するための制御信号の全て、または一部をコントロールロジック回路４０で生成するようにしてもよい。
入出力回路３７は、記憶装置１０へのデータ信号ＷＤＡＴＡとデータ信号ＲＤＡＴＡの入出力を制御する機能、データ信号ＷＤＡＴＡのメモリセルアレイ２０への書き込みを制御する機能、メモリセルアレイ２０からのデータの読み出しを制御する機能、メモリセルアレイ２０から読み出したデータから、データ信号ＲＤＡＴＡを生成し、出力する機能等を有する。データ信号ＲＤＡＴＡはデジタル信号である。
アドレス信号ＡＤＤＲは、ロウアドレスバッファ３１、およびカラムアドレスバッファ３２に入力される。ロウアドレスバッファ３１は、ロウアドレス信号を保持する機能を有する。選択回路４２は、ロウアドレスバッファ３１から出力されるロウアドレス信号ｒａｄｄ１、またはリフレッシュ制御回路６０から出力されるロウアドレス信号ｒａｄｄ２の何れか一方を選択し、出力する機能を有する。
ロウデコーダ３３は、選択回路４２から入力されるロウアドレス信号ｒａｄｄ０をデコードする機能を有する。ロウ駆動回路３５は配線ＷＬＷに出力する信号を生成する機能を有する。ロウ駆動回路３５により、ロウアドレス信号ｒａｄｄ０が指定する行の配線ＷＬＷが選択される。
カラムデコーダ３４は、カラムアドレスバッファ３２から出力されるカラムアドレス信号ｃａｄｄをデコードする機能を有する。カラム駆動回路３６は、読み出し回路、および書き込み回路を有する。読み出し回路は、カラムアドレス信号ｃａｄｄが指定する列のメモリセル２１から、データを読み出す機能を有する。読み出し回路は、センスアンプ（メインアンプとも呼ぶ）を有し、一対の配線ＢＬＷ間の電位差を検知し増幅する機能を有する。具体的には、センスアンプは、参照電圧（例えば、ＶＤＤ／２）と配線ＢＬＷとの電位差を増幅する機能を有する。センスアンプで増幅された電位は入出力回路３７に出力される。書き込み回路は、カラムアドレス信号ｃａｄｄが指定する列の配線ＢＬＷにデータ信号を出力する機能を有する。書き込み回路は、配線ＢＬＷをプリチャージする機能を有するプリチャージ回路を有していてもよい。
＜メモリセル、メモリセルアレイ＞
図２は、メモリセルの構成の一例を示す回路図であり、図３はメモリセルアレイの構成の一例を示す回路図である。なお、図２において、トランジスタの導電型は適宜変更することが可能である。例えば、図２Ａに示すトランジスタＭＡ１はｐ型トランジスタであるが、これをｎ型トランジスタとすることができる。メモリセル２１は、１ビットのデータを保持できる２値のメモリセルでもよいし、２ビット以上のデータを保持できる多値のメモリセルでもよい。
図２Ａに示すメモリセル１２１は、ノードＦＮ１、トランジスタＭＷ１、トランジスタＭＡ１および容量素子Ｃ１を有する。メモリセル１２１は２つのトランジスタを有するゲイン型セルである。ノードＦＮ１はデータに対応する電位を保持する電位保持部として機能する。トランジスタＭＷ１は書き込みトランジスタとして機能することができる。トランジスタＭＷ１を導通状態とすることで、ノードＦＮ１にデータ信号が書き込まれる。トランジスタＭＡ１は読み出しトランジスタとして機能させることができる。また、トランジスタＭＡ１は、ノードＦＮ１で保持された電位を増幅する増幅トランジスタとして機能することができる。
容量素子Ｃ１はノードＦＮ１の保持容量として機能することができる。なお、ノードＦＮ１の負荷容量は、意図的に設けた容量素子Ｃ１と、ノードＦＮ１の寄生容量（例えば、トランジスタＭＡ１のゲート容量）との合成容量となる。この負荷容量がノードＦＮ１の保持容量として機能することができる。そのため、メモリセル１２１のデバイス構造等によって、容量素子Ｃ１を設けずにノードＦＮ１の電位を保持することが可能な場合がある。
図３Ａに、メモリセル１２１で構成されるメモリセルアレイの一例を示す。図３Ａには、２行２列に配置されたメモリセル１２１を示している。図３Ａの参照符号に付している符号［ｍ］、［２ｎ−１］等は、ロウアドレスまたはカラムアドレスを示しており、ここでは、ｍは２以上の整数であり、ｎは１以上の整数である。
図３Ａに示すメモリセルアレイ２２には、行ごとに配線ＷＬＷ、配線ＷＬＣが設けられ、列ごとに配線ＢＬＷが設けられている。また、配線ＳＬは、隣接する２つの列で共有されている。配線ＷＬＣの電位はロウ駆動回路３５で制御すればよい。配線ＳＬの電位はカラム駆動回路３６で制御すればよい。配線ＳＬに一定電位（例えば、ＶＤＤ、ＶＳＳ）を供給する場合は、配線ＳＬを電位供給線として機能させればよい。
配線ＷＬＣとノードＦＮ１は容量素子Ｃ１により容量結合しているため、配線ＷＬＣの電位に応じて、ノードＦＮ１の電位を変化させることが可能である。つまり、容量素子Ｃ１は結合用キャパシタとしての機能を有し、配線ＷＬＣは、容量素子Ｃ１の端子に信号（電位）を供給する信号供給線（電位供給線）として機能することができる。
図２Ｂに示すメモリセル１２２は、メモリセル１２１の変形例である。トランジスタＭＷ１の代わりに、バックゲート電極を有するトランジスタＭＷ２が設けられている。
図２Ｃに示すメモリセル１２３は、ノードＦＮ１、トランジスタＭＷ１、トランジスタＭＡ１、トランジスタＭＲ１および容量素子Ｃ１を有する。メモリセル１２３は３つのトランジスタを有するゲイン型セル（３Ｔゲイン型セル）である。トランジスタＭＲ１は読み出しトランジスタとして機能することができる。
図３Ｂに、メモリセル１２３で構成されるメモリセルアレイの一例を示す。図３Ｂに示すメモリセルアレイ２３には、行ごとに配線ＷＬＷおよび配線ＷＬＲが設けられ、列ごとに配線ＢＬＷおよび配線ＢＬＲが設けられている。図３Ｂの例では、配線ＳＬは、一定電位（例えば、ＶＳＳやＶＤＤ）を供給する電位供給線として機能し、メモリセルアレイ２３で共有されている。また、配線ＷＬＣは、容量素子Ｃ１の端子に一定電位（例えば、ＶＳＳやＶＤＤ）を供給する電位供給線として機能し、メモリセルアレイ２３で共有されている。メモリセル１２３の駆動方法により、トランジスタＭＡ１の第１端子の電位を変化させる場合は、例えば、配線ＳＬを列ごとに、あるいは図３Ａのように２列ごとに設ければよく、容量素子Ｃ１の端子の電位を変化させる場合は、例えば、配線ＷＬＣを図３Ａのように行ごとに設ければよい。
なお、メモリセルアレイ２２にも、メモリセルアレイ２３と同様に、配線ＢＬＲを設け、トランジスタＭＷ１を配線ＢＬＲと電気的に接続してもよい。
また、メモリセル２１には、図２Ｄに示すような、ノードＦＮ１、トランジスタＭＷ１、および容量素子Ｃ１を有するメモリセル１２４を適用することができる。
＜メモリセルのトランジスタ＞
メモリセル２１のリフレッシュ回数を低減させるには、書き込みトランジスタ（具体的には、トランジスタＭＷ１、トランジスタＭＷ２）はオフ状態におけるドレイン電流（オフ電流）が小さいほど望ましい。トランジスタのオフ電流をきわめて小さくするには、例えば、バンドギャップが２．５電子ボルト以上で、かつ、キャリア濃度が１×１０１４ｃｍ−３以下の半導体でチャネルを形成すればよい。このような特性を有する半導体層として、例えば、酸化物半導体層が挙げられる。したがって、メモリセル２１のリフレッシュ回数の低減のため、トランジスタＭＷ１をＯＳトランジスタとすることが非常に効果的である。ＯＳトランジスタでは、ソースードレイン間電圧が１０Ｖの状態で、チャネル幅１μｍあたりの規格化されたオフ電流を１０×１０−２１Ａ（１０ゼプトＡ）以下とすることが可能である。
記憶装置１０に適用されるＯＳトランジスタにおいて、チャネルが形成される領域を含む酸化物半導体（ＯＳ）層は単層の酸化物半導体膜で形成してもよいし、２以上の多層の酸化物半導体膜で形成してもよい。ＯＳ層を構成する酸化物半導体膜は、少なくともＩｎ、Ｇａ、ＳｎおよびＺｎのうちの１種以上の元素を含有する酸化物半導体で形成されることが好ましい。このような酸化物としては、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物や、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物や、Ｉｎ−Ｇａ酸化物、Ｉｎ酸化物、Ｓｎ酸化物、Ｚｎ酸化物等を用いることができる。また、これら酸化物にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ２を含む酸化物半導体を用いることができる。
トランジスタＭＡ１、トランジスタＭＲ１について特段の制約はない。ｎ型トランジスタとする場合は、トランジスタＭＷ１と同様にＯＳトランジスタとすることができる。また、トランジスタＭＡ１、トランジスタＭＲ１を例えば、第１４族元素（Ｓｉ，Ｃ、Ｇｅ等）でなる半導体でチャネルを形成することができる。このようなトランジスタの代表例は、シリコントランジスタである。トランジスタＭＲ１、トランジスタＭＡ１には、半導体基板（バルク型、ＳＯＩ型）を用いて形成されたトランジスタを適用することができる。例えば、トランジスタＭＡ１は、バルク型の単結晶シリコン基板に形成されたＳｉトランジスタ、または、ＳＯＩ型の単結晶シリコン基板に形成されたＳｉトランジスタ等とすることができる。なお、Ｓｉトランジスタとは、チャネルがシリコンで形成されているトランジスタのこととする。
記憶装置１０を作製するための半導体基板は、単結晶シリコン基板に限定されるものでない、半導体基板には、例えば、シリコン、ゲルマニウムなどの単体半導体、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、窒化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの化合物半導体でなる基板を用いることができる。また、半導体基板の結晶性は、単結晶が好ましいが、これに限定されるものではなく、非晶質、多結晶、微結晶でもよい。
半導体基板を用いて、記憶装置１０を作製する場合、半導体基板の素子領域上に、ＯＳトランジスタを積層して設けることができる。記憶装置１０をこのようなデバイス構造とすることで、記憶装置１０を、ロジック回路（ＣＰＵコア等）と同一ＩＣチップに組み込まれた混載メモリとすることができる。また、メモリセル２１のサイズを縮小することが可能となるため、メモリセルアレイ２０の大容量化が容易になる。なお、記憶装置１０のデバイス構造については、実施の形態３で説明する。
＜＜モニタ回路＞＞
モニタ回路５０は、リフレッシュ動作を要求する信号ｒｆｓｈを生成することができる機能を有する。具体的には、信号ｒｆｓｈは、リフレッシュの実行を許可する機能を有し、セルフリフレッシュ動作のトリガー信号として機能することができる。図４に、モニタ回路５０の構成の一例を示す。図４に示すモニタ回路５０は、レプリカ回路５１、読み出し回路５２、書き込み回路５３を有する。
メモリセル２１で保持している電位を直接的に検出することが困難なため、レプリカ回路５１は、電位検出用に代替的に設けた参照用のメモリセルである。レプリカ回路５１は、電位を保持するノードＭＮＴを有する。読み出し回路５２は、レプリカ回路５１のノードＭＮＴの電位Ｖｍｎｔを読み出し、電位Ｖｍｎｔに基づいて、信号ｒｆｓｈおよび信号ｓｔｒを生成する機能を有する。書き込み回路５３は、信号ｓｔｒに従い、レプリカ回路５１にデータを書き込む機能を有する。つまり、モニタ回路５０は、レプリカ回路５１に電位を書き込む機能、レプリカ回路５１で保持している電位を監視する機能、および監視結果に基づいて信号ｒｆｓｈおよび信号ｓｔｒを生成する機能を有している。
モニタ回路５０で生成する信号ｒｆｓｈによって、リフレッシュを開始させることで、記憶装置１０のリフレッシュのサイクルを動的に変化させることができる。リフレッシュサイクルの最適化は消費電力の低減に有効である。メモリセル２１に設けられるトランジスタの電気特性は温度によって変化するため、メモリセル２１の保持特性も温度によって変化する。温度によって、レプリカ回路５１の保持特性も、メモリセル２１と同様に変化するため、リフレッシュサイクルの温度補償が可能である。リフレッシュサイクルの最適化のためには、レプリカ回路５１はメモリセルアレイ２０と物理的に近接して設けることが好ましい。
よって、モニタ回路５０を設けることで、適切なタイミングでリフレッシュを行うことができるため、消費電力を低減できる。モニタ回路５０を設けることで、タイマー機能を備えていなくとも、記憶装置１０でセルフリフレッシュを適切なタイミングで実行することができる。また、温度検出機能を備えていなくても、リフレッシュサイクルの温度補償が可能である。また、各メモリセル２１で長期間にわたって確実にデータを保持することが可能となるため、信頼性の高い記憶装置１０を提供することが可能となる。メモリセル２１が多値のデータを記憶することができる多値メモリセルである場合、許容される保持電位の変動量は、２値メモリセルよりも小さいため、リフレッシュサイクルが短くなる。モニタ回路５０を設けることで、消費電力の増加を抑え、多値メモリセルでも確実に長期間データを保持することが可能となる。
よって、記憶装置１０を搭載した電子部品や電子機器の消費電力を削減すること、またはこれらの信頼性を向上すること、これらの誤作動を抑制して安定して動作させること、等を実現することができる。
＜モニタ回路の構成例１＞
図５Ａにモニタ回路の回路構成の一例を示す。図５Ａに示すモニタ回路１０１は、レプリカ回路１１１、コンパレータ（ＣＭＰ）１１２、回路１１３を有する。図５Ｂは、ＣＭＰ１１２の回路構成の一例を示す。
＜レプリカ回路＞
レプリカ回路１１１は、ノードＭＮＴ、トランジスタＭｒｐ１、容量素子Ｃｒｐ１を有する。トランジスタＭｒｐ１は、トランジスタＭＷ１と同様、書き込みトランジスタとして機能することができる。容量素子Ｃｒｐ１は、ノードＭＮＴの電位Ｖｍｎｔを保持する保持容量として機能する。容量素子Ｃｒｐ１の第１端子はノードＭＮＴに接続され、第２端子は一定電位（例えば、ＶＳＳ、接地電位）が印加される。レプリカ回路１１１のトランジスタＭｒｐ１は、ゲートが回路１１３の出力に電気的に接続され、第１端子は配線ＢＬｒｐに接続され、第２端子はノードＭＮＴに電気的に接続されている。配線ＢＬｒｐはビット線として機能することができ、レプリカ回路１１１に書き込む電位が入力される配線である。
リフレッシュサイクルを最適化するため、レプリカ回路１１１のトランジスタＭｒｐ１は、メモリセル２１の書き込みトランジスタと同じ工程で作製されたものであることが好ましい。また、レプリカ回路１１１は、メモリセル２１よりも保持特性が劣化しているものが好ましい。これにより、メモリセル２１でデータが失われる前に、リフレッシュをより確実に実行することが可能となる。レプリカ回路１１１は、データ保持部（ＭＮＴ）からの電荷のリーク量がメモリセル２１よりも多くなるようにすればよい。具体的には、トランジスタＭｒｐ１のチャネル幅を大きくする、容量素子Ｃｒｐ１の容量を小さくする、参照電位Ｖｒｅｆを高くする等の少なくとも１つの手段をとればよい。例えば、トランジスタＭｒｐ１および容量素子Ｃｒｐ１の仕様や電気特性をメモリセル２１と同等とする場合は、ＣＭＰ１１２の参照電位Ｖｒｅｆを高くすればよい。
＜読み出し回路＞
ＣＭＰ１１２は、図４の読み出し回路５２に対応する回路であり、ノードＭＮＴの電位Ｖｎｍｔが、参照電位Ｖｒｅｆ未満であるかどうかを検出することができる機能を有する。ＣＭＰ１１２は、参照電位Ｖｒｅｆと電位Ｖｍｎｔを比較し、その比較結果を、高レベル電位または低レベル電位の２つ論理状態で出力することができる機能を有する。図５Ａの例では、ＣＭＰ１１２の出力信号が信号ｒｆｓｈであり、かつ信号ｒｆｓｈが信号ｓｔｒとしても用いられている。信号ｒｆｓｈと、他の制御信号等との論理演算をすることができる回路を別途設けて、信号ｓｔｒを生成するようにしてもよい。
図５Ｂに示すＣＭＰ１１２は、増幅回路１１５、回路１１６およびトランジスタＭｐ１を有する。トランジスタＭｎ１およびトランジスタＭｐ１のそれぞれのゲートには信号ｅｎが入力される。トランジスタＭｎ１は、増幅回路１１５の電流源として機能することができるトランジスタである。増幅回路１１５の出力は、Ｖｍｎｔ＞Ｖｒｅｆであれば高レベル電位となり、Ｖｍｎｔ＜Ｖｒｅｆであれば低レベル電位となる。回路１１６は、増幅回路１１５の出力信号を処理して、ハイ（”Ｈ”）またはロー（”Ｌ”）の論理レベルをもつ信号ｒｆｓｈにすることができる機能を有する。図５Ｂの例では、回路１１６にはバッファ回路が適用されており、回路１１６は奇数段のインバータ回路を有する。信号ｒｆｓｈの論理レベルは、増幅回路１１５の出力が高レベル電位であれば”Ｌ”となり、低レベル電位であれば”Ｈ”となる。
信号ｅｎは、ＣＭＰ１１２を活性化するイネーブル信号として用いられる。信号ｅｎが”Ｌ”のとき、増幅回路１１５は機能せず、トランジスタＭｐ１により、増幅回路１１５の出力は常時高レベル電位となる。よって、信号ｅｎが”Ｌ”である期間は、信号ｒｆｓｈが常時”Ｌ”となり、リフレッシュ制御回路６０が動作しない。
例えば、記憶装置１０に電源電位ＶＤＤが供給されている間は、信号ｅｎとしてＶＤＤを入力してもよい。また、”Ｈ”の信号ｅｎを定期的にまたは不定期にＣＭＰ１１２に入力するようにしてもよい。例えば、記憶装置１０の保持期間の１×１０−３倍以上０．５倍以下の間隔で、”Ｈ”の信号ｅｎを入力するようにしてもよい。また、記憶装置１０の電源遮断や、電源投入のタイミングで、”Ｈ”の信号ｅｎを入力して、レプリカ回路１１１の電位Ｖｍｎｔを検出するようにしてもよい。
＜書き込み回路＞
回路１１３は、図４に示す書き込み回路５３を構成する回路である。図５Ａの例では、回路１１３は、回路１３１および回路１３２を有する。回路１３１、回路１３２は、それぞれ、偶数段のインバータ回路を有しており、遅延回路として機能することができる。なお、トランジスタＭｒｐ１がｐ型トランジスタの場合は、回路１３１に奇数段のインバータ回路を設ければよい。回路１３１は、信号ｓｔｒを遅延して、遅延信号ｓｔｒｄｌｙ１を生成できる機能を有し、回路１３２は、信号ｓｔｒｄｌｙ１を遅延し、遅延信号ｓｔｒｄｌｙ２を生成できる機能を有する。回路１３１の最終段のインバータ回路の高電源電位により、信号ｓｔｒｄｌｙ１の高レベル電位を設定でき、回路１３２の最終段のインバータ回路の高電源電位により、信号ｓｔｒｄｌｙ２の高レベル電位を設定できる。
信号ｓｔｒｄｌｙ１は、トランジスタＭｒｐ１のゲートに入力され、信号ｓｔｒｄｌｙ２は、配線ＢＬｒｐに入力される。信号ｒｆｓｈが”Ｈ”になると、高レベル電位の信号ｓｔｒｄｌｙ１および信号ｓｔｒｄｌｙ２が回路１１３で生成され、レプリカ回路１１１に出力される。よって、トランジスタＭｒｐ１のゲートが高レベル電位となった後に、トランジスタＭｒｐ１の第１端子にノードＭＮＴに書き込む電位が入力される。したがって、モニタ回路１０１では、メモリセルアレイ２０のリフレッシュが行われるのに先立って、レプリカ回路１１１のノードＭＮＴを初期状態にリセットすることが可能である。例えば、回路１３２の最終段のインバータ回路の高電源電位がＶＤＤであれば、レプリカ回路１１１の初期状態のノードＭＮＴの電位はＶＤＤとなる。
（他の構成例）
また、回路１１３の代わりに、回路１３２を含まない回路１１４（図５Ｃ参照）を、書き込み回路５３として用いることができる。この場合、トランジスタＭｒｐ１のゲートおよび配線ＢＬｒｐに、信号ｓｔｒｄｌｙ１が入力される。書き込み回路５３としては、回路１３２を有する回路１１３の方が好ましい。その理由は、例えば、レプリカ回路１１１のトランジスタＭｒｐ１を非導通状態から導通状態への遷移を開始させてから、配線ＢＬｒｐを高レベル電位にできること、または、トランジスタＭＷ１のゲートの高レベル電位と、配線ＢＬｒｐの高レベル電位を異ならせることができること、等である。
モニタ回路１０１を適用することで、記憶装置１０のセルフリフレッシュと独立して、レプリカ回路１１１の再書き込みを行うことが可能である。セルフリフレッシュの開始のタイミングで、レプリカ回路１１１を初期状態にすることができるため、レプリカ回路１１１の状態は、メモリセルアレイ２０のうちの、最も遅く書き換えがされたメモリセル２１と同等とみなすことができる。よって、レプリカ回路１１１の電位Ｖｍｎｔを監視し、その監視結果に基づいて信号ｒｆｓｈを生成することで、メモリセルアレイ２０の信頼性を確保しつつ、リフレッシュが必要以上に実行されることが回避できるため、記憶装置１０の消費電力を削減すること、処理効率を向上することができる。
＜モニタ回路の構成例２＞
図６にモニタ回路の他の構成例を示す。図６に示すモニタ回路１０２は、レプリカ回路１１１を複数行設けたものである。これにより、ノードＭＮＴの電位を平均化することができる。モニタ回路１０２において、回路１３２を設けなくてもよい。
＜＜記憶装置の他の構成例＞＞
図１に示す記憶装置１０では、モニタ回路５０から出力される信号ｒｆｓｈによって、メモリセルアレイ２０の全てのメモリセル２１のセルフリフレッシュが実行される。メモリセルアレイ２０を部分的にリフレッシュするようにすることが可能である。例えば、バンク単位、マット単位、またはロウ単位でリフレッシュを行うようにしてもよい。
＜構成例２＞
図１に示すメモリセルアレイは、複数のバンクを有するマルチバンク構造としてもよい。この場合、図１の例では、信号ｒｆｓｈにより、全てのバンクに対してセルフリフレッシュが行われることとなる。メモリセルアレイ２０がマルチバンク構造である場合、バンクごとにモニタ回路５０およびリフレッシュ制御回路６０を設けて、バンクごとに独立してセルフリフレッシュすることも可能である。そのような例を、図７に示す。図７の例では、メモリセルアレイ２０は、４つのバンク（ＢＮＫ０、ＢＮＫ１、ＢＮＫ２、ＢＮＫ３）に区分されている。バンクＢＮＫ０−ＢＮＫ３には、それぞれ、モニタ回路（５０＿０、５０＿１、５０＿２、５０＿３）、およびリフレッシュ制御回路（６０＿０、６０＿１、６０＿２、６０＿３）が設けられている。バンクＢＮＫ０−ＢＮＫ３について、独立して、書き込みおよび読み出し動作が可能となっている。そのため、ロウデコーダ３３、カラムデコーダ３４、ロウ駆動回路３５、およびカラム駆動回路３６は、バンクＢＮＫ０−ＢＮＫ３にそれぞれ設けられている。図７では、各回路に符号＿０等を付記して、回路がバンクごとに設けられていることを表している。
例えば、モニタ回路５０＿１で信号ｒｆｓｈが生成されると、リフレッシュ制御回路６０＿１では、ロウアドレス信号、およびバンクＢＮＫ１をリフレッシュするための制御信号を生成し、ＢＮＫ１に対応する周辺回路に出力する。バンクＢＮＫ１以外のバンクではリフレッシュ動作が実行されず、通常のアクセス要求により動作が可能である。
また、各バンクＢＮＫ０−ＢＮＫ３を、読み出し動作、書き込み動作を独立して実行できるブロックに分割することもできる。このブロックはマット（ｍａｔ）と呼ばれる場合がある。図８は、バンクＢＮＫ０を８行８列のブロックに分割した例を示している。他のＢＮＫ１−３も同様の構成を有している。図８にはバンクＢＮＫ０と一部の周辺回路が示されている。マット８０は、バンクＢＮＫ０に含まれているメモリセルアレイ８１の他に、サブ・ロウ駆動回路７５、センスアンプ部７６を有する。サブ・ロウ駆動回路７５は、ロウ駆動回路３５＿０に含まれる回路であり、センスアンプ部７６は、カラム駆動回路３６＿０に含まれる回路である。マット８０毎に、モニタ回路５０およびリフレッシュ制御回路６０が設けられている。このような構成により、マット８０ごとに独立してリフレッシュを行うことが可能となる。また、マット８０ごとにリフレッシュサイクルを最適化することが可能になる。そのため、記憶装置１０において、リフレッシュを効率よく行うことが可能となる。
また、マット８０の行ごと（配線ＷＬＷごと）に、モニタ回路５０およびリフレッシュ制御回路６０を設けてもよい。そのような構成例を図９に示す。この場合、モニタ回路５０に信号ｓｔｒを生成する回路を設けてもよい。図１０に、信号ｓｔｒを生成する回路の一例を示す。図１０に示す回路１５０はＡＮＤ回路１５１およびＯＲ回路１５２を有する。ＡＮＤ回路１５１には信号ＭＥおよび信号ＲＡが入力される。信号ＭＥ、ＲＡは、それぞれ、記憶装置１０の内部で生成されるコマンド信号である。信号ＭＥはマットイネーブル信号であり、信号ＲＡはリフレッシュアドレス信号である。例えば、信号ＭＥは、マット８０を含むバンクのロウデコーダ３３で生成される。信号ＲＡは、マット８０のロウデコーダで生成される。
回路１５０では、信号ＭＥおよび信号ＲＡの論理レベルにかかわらず、信号ｒｆｓｈが”Ｈ”であれば、信号ｓｔｒの論理レベルとは”Ｈ”となり、該当する行のモニタ回路５０のレプリカ回路５１が初期化され、またその行のメモリセル２１がリフレッシュされる。また、信号ｒｆｓｈの論理レベルにかかわらず、信号ＭＥおよび信号ＲＡがともに”Ｈ”の場合、信号ｓｔｒの論理レベルは”Ｈ”となる。つまり、信号ＭＥおよび信号ＲＡの要求により、書き込み、もしくは読み出し時のリフレッシュが実行された場合も、該当する行のレプリカ回路５１をリセットすることができる。よって、行ごとに適切なサイクルでリフレッシュを実行することが可能となる。その結果、記憶装置１０の信頼性の向上、および消費電力の削減が可能となる。
（実施の形態２）
本実施の形態では、ＯＳトランジスタについて説明する。
＜＜ＯＳトランジスタ構成例１＞＞
図１１にＯＳトランジスタの構成の一例を示す。図１１ＡはＯＳトランジスタの構成の一例を示す上面図である。図１１Ｂは、ｙ１−ｙ２線断面図であり、図１１Ｃはｘ１−ｘ２線断面図であり、図１１Ｄはｘ３−ｘ４線断面図である。ここでは、ｙ１−ｙ２線の方向をチャネル長方向と、ｘ１−ｘ２線方向をチャネル幅方向と呼称する場合がある。よって、図１１Ｂは、ＯＳトランジスタのチャネル長方向の断面構造を示す図になり、図１１Ｃおよび図１１Ｄは、ＯＳトランジスタのチャネル幅方向の断面構造を示す図になる。なお、デバイス構造を明確にするため、図１１Ａでは、一部の構成要素が省略されている。
図１１に示すＯＳトランジスタ５０１は、バックゲートを有する。ＯＳトランジスタ５０１は絶縁表面に形成される。ここでは、絶縁層５１１上に形成されている。絶縁層５１１は基板５１０表面に形成されている。ＯＳトランジスタ５０１は、絶縁層５１４および絶縁層５１５に覆われている。なお、絶縁層５１４および５１５をＯＳトランジスタ５０１の構成要素とみなすこともできる。ＯＳトランジスタ５０１は、絶縁層５１２、絶縁層５１３、酸化物半導体（ＯＳ）層５２１−５２３、導電層５３０、導電層５３１、導電層５４１、および導電層５４２を有する。ここでは、ＯＳ層５２１、ＯＳ層５２２およびＯＳ層５２３をまとめて、ＯＳ層５２０と呼称する。
絶縁層５１３はゲート絶縁層として機能する領域を有する。導電層５３０はゲート電極として機能する。導電層５３１はバックゲート電極として機能する。導電層５３１に、一定の電位を供給してもよいし、導電層５３０と同じ電位や同じ信号を供給してもよいし、異なる電位や異なる信号を供給してもよい。導電層５４１および導電層５４２は、それぞれ、ソース電極またはドレイン電極として機能する。
図１１Ｂ−Ｃに示すように、ＯＳ層５２０は、ＯＳ層５２１、ＯＳ層５２２、ＯＳ層５２３の順に積層している部分を有する。絶縁層５１３はこの積層部分を覆っている。導電層５３０は絶縁層５１３を介して積層部分と重なる。導電層５４１および導電層５４２はＯＳ層５２１およびＯＳ層５２２とでなる積層膜上に設けられており、これらは、この積層膜上面、および積層膜のチャネル長方向の側面に接している。また図１１の例では、導電層５４１、５４２は絶縁層５１２とも接している。ＯＳ層５２３は、ＯＳ層５２１、５２２、および導電層５４１、５４２を覆うように形成されている。ＯＳ層５２３の下面はＯＳ層５２２の上面と接している。
ＯＳ層５２０において、絶縁層５１３を介して、ＯＳ層５２１−５２３の積層部分のチャネル幅方向を取り囲むように、導電層５３０が形成されている（図１１Ｃ参照）。このため、この積層部分には、垂直方向からのゲート電界と、側面方向からのゲート電界も印加される。ＯＳトランジスタ５０１において、ゲート電界とは、導電層５３１（ゲート電極層）に印加される電圧により形成される電界のことをいう。よって、ゲート電界によって、ＯＳ層５２１−５２３の積層部分全体を電気的に取り囲むことができるので、ＯＳ層５２２の全体（バルク）にチャネルが形成される場合がある。そのため、ＯＳトランジスタ５０１は高いオン電流特性を有することができる。
本明細書では、このようにゲート電界によって半導体を電気的に取り囲むことができるトランジスタの構造を”ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）”構造と呼ぶ。ＯＳトランジスタ５０１は、ｓ−ｃｈａｎｎｅｌ構造である。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通状態でのドレイン電流（オン電流）を高くすることができる。
ＯＳトランジスタ５０１をｓ−ｃｈａｎｎｅｌ構造とすることで、ＯＳ層５２２の側面に対してゲート電界によるチャネル形成領域の制御がしやすくなる。導電層５３０がＯＳ層５２２の下方まで伸び、ＯＳ層５２１の側面と対向している構造では、さらに制御性が優れ、好ましい。その結果、ＯＳトランジスタ５０１のサブスレッショルドスイング値（Ｓ値ともいう。）を小さくすることができ、短チャネル効果を抑制することができる。従って、微細化に適した構造である。
図１１に示すＯＳトランジスタ５０１のように、ＯＳトランジスタを立体的なデバイス構造とすることで、チャネル長を１００ｎｍ未満にすることができる。ＯＳトランジスタを微細化することで、回路面積が小さくできる。ＯＳトランジスタのチャネル長は、６５ｎｍ未満とすることが好ましく、３０ｎｍ以下または２０ｎｍ以下がより好ましい。
トランジスタのゲートとして機能する導電体をゲート電極、トランジスタのソースとして機能する導電体をソース電極、トランジスタのドレインとして機能する導電体をドレイン電極、トランジスタのソースとして機能する領域をソース領域、トランジスタのドレインとして機能する領域をドレイン領域、と呼ぶ。本明細書では、ゲート電極をゲート、ドレイン電極またはドレイン領域をドレイン、ソース電極またはソース領域をソース、と記す場合がある。
チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
＜＜ＯＳトランジスタの構成例２＞＞
図１２に示すＯＳトランジスタ５０２は、ＯＳトランジスタ５０１の変形例である。図１２ＡはＯＳトランジスタ５０２の上面図である。図１２Ｂは、ｙ１−ｙ２線断面図であり、図１２Ｃは、ｘ１−ｘ２線断面図であり、図１２Ｄは、ｘ３−ｘ４線断面図である。なお、デバイス構造を明確にするため、図１２Ａでは、一部の構成要素が省略されている。
図１２に示すＯＳトランジスタ５０２も、ＯＳトランジスタ５０１と同様に、ｓ−ｃｈａｎｎｅｌ構造である。ＯＳトランジスタ５０２は、導電層５３１を有していない。導電層５４１および導電層５４２の形状がＯＳトランジスタ５０１と異なる。ＯＳトランジスタ５０２の導電層５４１および導電層５４２は、ＯＳ層５２１とＯＳ層５２２の積層膜を形成するために使用されるハードマスクから作製されている。そのため、導電層５４１および導電層５４２は、ＯＳ層５２１およびＯＳ層５２２の側面に接していない（図１２Ｄ）。
次のような工程を経て、ＯＳ層５２１、５２２、導電層５４１、５４２を作製することができる。ＯＳ層５２１、５２２を構成する２層の酸化物半導体膜を形成する。酸化物半導体膜上に、単層または積層の導電膜を形成する。この導電膜をエッチングしてハードマスクを形成する。このハードマスクを用いて、２層の酸化物半導体膜をエッチングして、ＯＳ層５２１とＯＳ層５２２の積層膜を形成する。次に、ハードマスクをエッチングして、導電層５４１および導電層５４２を形成する。
＜＜ＯＳトランジスタの構成例３、４＞＞
図１３に示すＯＳトランジスタ５０３は、ＯＳトランジスタ５０１の変形例であり、図１４に示すＯＳトランジスタ５０４は、ＯＳトランジスタ５０２の変形例である。ＯＳトランジスタ５０３およびＯＳトランジスタ５０４では、導電層５３０をマスクに用いて、ＯＳ層５２３および絶縁層５１３がエッチングされている。そのため、ＯＳ層５２３および絶縁層５１３の端部は導電層５３０の端部とほぼ一致することになる。
＜＜ＯＳトランジスタの構成例５、６＞＞
図１５に示すＯＳトランジスタ５０５は、ＯＳトランジスタ５０１の変形例であり、図１６に示すＯＳトランジスタ５０６は、ＯＳトランジスタ５０２の変形例である。ＯＳトランジスタ５０５およびＯＳトランジスタ５０６は、それぞれ、ＯＳ層５２３と導電層５４１の間に層５５１を有し、ＯＳ層５２３と導電層５４２の間に層５５２を有する。
層５５１、５５２は、例えば、透明導電体、酸化物半導体、窒化物半導体または酸化窒化物半導体でなる層で形成することができる。層５５１、５５２は、ｎ型の酸化物半導体層で形成することができ、または、導電層５４１、５４２よりも抵抗が高い導電体層で形成することができる。例えば、層５５１、層５５２、インジウム、スズおよび酸素を含む層、インジウムおよび亜鉛を含む層、インジウム、タングステンおよび亜鉛を含む層、スズおよび亜鉛を含む層、亜鉛およびガリウムを含む層、亜鉛およびアルミニウムを含む層、亜鉛およびフッ素を含む層、亜鉛およびホウ素を含む層、スズおよびアンチモンを含む層、スズおよびフッ素を含む層またはチタンおよびニオブを含む層などを用いればよい。例示したこれらの層は水素、炭素、窒素、シリコン、ゲルマニウムまたはアルゴンの１または複数を含んでも構わない。
層５５１、５５２は、可視光線を透過する性質を有しても構わない。または、層５５１、５５２は、可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは吸収することで透過させない性質を有しても構わない。このような性質を有することで、迷光によるトランジスタの電気特性の変動を抑制できる場合がある。
また、層５５１、５５２は、ＯＳ層５２３との間にショットキー障壁を形成しない層を用いると好ましい。こうすることで、ＯＳトランジスタ５０５、５０６のオン特性を向上させることができる。
層５５１、５５２は、導電層５４１および導電層５４２よりも高抵抗の層とすることが好ましい。また、層５５１および層５５２は、トランジスタのチャネル抵抗よりも低抵抗であることが好ましい。例えば、層５５１および層５５２の抵抗率を、０．１Ωｃｍ以上１００Ωｃｍ以下、０．５Ωｃｍ以上５０Ωｃｍ以下、または１Ωｃｍ以上１０Ωｃｍ以下とすればよい。層５５１および層５５２の抵抗率を上述の範囲とすることにより、チャネルとドレインとの境界部における電界集中を緩和することができる。そのため、トランジスタの電気特性の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても、飽和特性を良好にすることができる。なお、ソースとドレインとが入れ替わらない回路構成であれば、層５５１または層５５２のいずれか一方のみ（例えば、ドレイン側）を配置するほうが好ましい場合がある。
以下、ＯＳトランジスタ５０１、５０２の構成要素について説明する。
＜酸化物半導体層＞
ＯＳ層５２１−５２３の半導体材料としては、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）がある。また、ＯＳ層５２１−５２３は、インジウムを含む酸化物層に限定されない。ＯＳ層５２１−５２３は、例えば、Ｚｎ−Ｓｎ酸化物層、Ｇａ−Ｓｎ酸化物層、Ｚｎ−Ｍｇ酸化物層等で形成することができる。また、ＯＳ層５２２は、Ｉｎ−Ｍ−Ｚｎ酸化物で形成することが好ましい。また、ＯＳ層５２１、ＯＳ層５２３は、それぞれ、Ｇａ酸化物で形成することができる。
ＯＳ層５２１−５２３をスパッタリング法で成膜されたＩｎ−Ｍ−Ｚｎ酸化物膜で形成する場合について説明する。ＯＳ層５２２の形成に用いられるＩｎ−Ｍ−Ｚｎ酸化物の成膜用のターゲットの金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とし、ＯＳ層５２１、ＯＳ層５２３の形成に用いられるターゲットの金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とする。
ＯＳ層５２２の形成には、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下のＩｎ−Ｍ−Ｚｎ酸化物の多結晶ターゲットを用いることが好ましい。ｚ１／ｙ１を１以上６以下とすることで、ＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例は、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１等がある。なお、ＣＡＡＣ−ＯＳとは、ｃ軸に配向する結晶部を有する酸化物半導体のことであり、これについては後述する。ＣＡＡＣ−ＯＳ膜は、特にスピネル型の結晶構造が含まれないことが好ましい。これにより、ＣＡＡＣ−ＯＳ膜を用いたトランジスタの電気特性、信頼性を向上させることができる。
ＯＳ層５２１、ＯＳ層５２３の形成に用いられるターゲットは、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ましい。ｚ２／ｙ２を１以上６以下とすることで、ＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例は、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：６、Ｉｎ：Ｍ：Ｚｎ＝１：４：７、Ｉｎ：Ｍ：Ｚｎ＝１：４：８、Ｉｎ：Ｍ：Ｚｎ＝１：５：５、Ｉｎ：Ｍ：Ｚｎ＝１：５：６、Ｉｎ：Ｍ：Ｚｎ＝１：５：７、Ｉｎ：Ｍ：Ｚｎ＝１：５：８、Ｉｎ：Ｍ：Ｚｎ＝１：６：８等がある。
Ｉｎ−Ｍ−Ｚｎ酸化物膜の原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス４０％の変動を含む。例えば、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１の酸化物ターゲットを用いて成膜された酸化物半導体膜に含まれる金属元素の原子数比は、およそＩｎ：Ｍ：Ｚｎ＝４：２：３である。
＜エネルギーバンド構造＞
次に、ＯＳ層５２１、ＯＳ層５２２、およびＯＳ層５２３の積層により構成されるＯＳ層５２０の機能およびその効果について、図１７Ｂに示すエネルギーバンド構造図を用いて説明する。図１７Ａは、ＯＳトランジスタ５０２のチャネル領域を拡大した図であり、図１２Ｂの部分拡大図である。図１７Ｂに、図１７Ａで点線ｚ１−ｚ２で示した部位（ＯＳトランジスタ５０２のチャネル形成領域）のエネルギーバンド構造を示す。以下、ＯＳトランジスタ５０２を例に説明するが、ＯＳトランジスタ５０１、５０３−５０６でも同様である。
図１７Ｂ中、Ｅｃ５１２、Ｅｃ５２１、Ｅｃ５２２、Ｅｃ５２３、Ｅｃ５１３は、それぞれ、絶縁層５１２、ＯＳ層５２１、ＯＳ層５２２、ＯＳ層５２３、絶縁層５１３の伝導帯下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．４ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：６のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．３ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：２のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．９ｅＶ、電子親和力は約４．３ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：８のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．４ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：１０のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．２ｅＶ、電子親和力は約４．７ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約２．８ｅＶ、電子親和力は約５．０ｅＶである。
絶縁層５１２と絶縁層５１３は絶縁体であるため、Ｅｃ５１３とＥｃ５１２は、Ｅｃ５２１、Ｅｃ５２２、およびＥｃ５２３よりも真空準位に近い（電子親和力が小さい）。
また、Ｅｃ５２１は、Ｅｃ５２２よりも真空準位に近い。具体的には、Ｅｃ５２１は、Ｅｃ５２２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。
また、Ｅｃ５２３は、Ｅｃ５２２よりも真空準位に近い。具体的には、Ｅｃ５２３は、Ｅｃ５２２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。
また、ＯＳ層５２１とＯＳ層５２２との界面近傍、および、ＯＳ層５２２とＯＳ層５２３との界面近傍では、混合領域が形成されるため、伝導帯下端のエネルギーは連続的に変化する。即ち、これらの界面において、準位は存在しないか、ほとんどない。
従って、当該エネルギーバンド構造を有する積層構造において、電子はＯＳ層５２２を主として移動することになる。そのため、ＯＳ層５２１と絶縁層５１２との界面、または、ＯＳ層５２３と絶縁層５１３との界面に準位が存在したとしても、当該準位は電子の移動にほとんど影響しない。また、ＯＳ層５２１とＯＳ層５２２との界面、およびＯＳ層５２３とＯＳ層５２２との界面に準位が存在しないか、ほとんどないため、当該領域において電子の移動を阻害することもない。従って、上記酸化物半導体の積層構造を有するＯＳトランジスタ５０２は、高い電界効果移動度を有することができる。
なお、図１７Ｂに示すように、ＯＳ層５２１と絶縁層５１２の界面、およびＯＳ層５２３と絶縁層５１３の界面近傍には、不純物や欠陥に起因したトラップ準位Ｅｔ５０２が形成され得るものの、ＯＳ層５２１、およびＯＳ層５２３があることにより、ＯＳ層５２２と当該トラップ準位とを遠ざけることができる。
ＯＳトランジスタ５０２は、チャネル幅方向において、ＯＳ層５２２の上面と側面がＯＳ層５２３と接し、ＯＳ層５２２の下面がＯＳ層５２１と接して形成されている（図１２Ｃ参照）。このように、ＯＳ層５２２をＯＳ層５２１とＯＳ層５２３で覆う構成とすることで、上記トラップ準位の影響をさらに低減することができる。
ただし、Ｅｃ５２１またはＥｃ５２３と、Ｅｃ５２２とのエネルギー差が小さい場合、ＯＳ層５２２の電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
従って、Ｅｃ５２１、およびＥｃ５２３と、Ｅｃ５２２とのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変動が低減され、トランジスタの電気特性を良好なものとすることができるため、好ましい。
また、ＯＳ層５２１、およびＯＳ層５２３のバンドギャップは、ＯＳ層５２２のバンドギャップよりも広いほうが好ましい。
ＯＳ層５２１およびＯＳ層５２３には、例えば、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄをＯＳ層５２２よりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体に生じることを抑制する機能を有する。すなわち、ＯＳ層５２１およびＯＳ層５２３は、ＯＳ層５２２よりも酸素欠損が生じにくいということができる。
ＯＳ層５２１、ＯＳ層５２２、ＯＳ層５２３が、少なくともインジウム、亜鉛およびＭ（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）を含むＩｎ−Ｍ−Ｚｎ酸化物である場合、ＯＳ層５２１をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、ＯＳ層５２２をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、ＯＳ層５２３をＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、ＯＳ層５２２において、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
このような条件を満たすＩｎ−Ｍ−Ｚｎ酸化物膜は、上述した金属元素の原子数比を満たすＩｎ−Ｍ−Ｚｎ酸化物のターゲットを用いることで形成することができる。
ＯＳ層５２１およびＯＳ層５２３のＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％よりも高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％よりも高くする。また、ＯＳ層５２２のＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％よりも高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％よりも高く、Ｍが６６ａｔｏｍｉｃ％未満とする。
また、ＯＳ層５２１およびＯＳ層５２３の少なくとも一方が、インジウムを含まなくても構わない場合がある。例えば、ＯＳ層５２１および／またはＯＳ層５２３を酸化ガリウム膜で形成することができる。
ＯＳ層５２１およびＯＳ層５２３の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、ＯＳ層５２２の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。また、ＯＳ層５２３は、ＯＳ層５２１およびＯＳ層５２２より薄いが好ましい。
なお、酸化物半導体をチャネルとするＯＳトランジスタに安定した電気特性を付与するには、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。
また、酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、ＯＳ層５２１、ＯＳ層５２２およびＯＳ層５２３の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
酸化物半導体を真性または実質的に真性とするためには、ＳＩＭＳ分析において、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、水素濃度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体の結晶性を低下させることがある。酸化物半導体の結晶性を低下させないためには、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。また、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。
また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍから数ｚＡ／μｍにまで低減することが可能となる。
＜酸化物半導体膜の結晶構造＞
以下に、ＯＳ層５２０を構成する酸化物半導体膜の構造について説明する。
本明細書において、”平行”とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、”略平行”とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、”垂直”とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、”略垂直”とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
（ＣＡＡＣ−ＯＳ膜）
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
ＣＡＡＣ−ＯＳ膜を用いたＯＳトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
（微結晶酸化物半導体膜）
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
（非晶質酸化物半導体膜）
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
酸化物半導体膜は、構造ごとに膜密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶酸化物半導体膜の膜密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶酸化物半導体膜の膜密度に対し、ａ−ｌｉｋｅ ＯＳ膜の膜密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶酸化物半導体膜の膜密度に対し、ｎｃ−ＯＳ膜の膜密度およびＣＡＡＣ−ＯＳ膜の膜密度は９２．３％以上１００％未満となる。なお、単結晶酸化物半導体膜の膜密度に対し膜密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の膜密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の膜密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の膜密度およびＣＡＡＣ−ＯＳ膜の膜密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶酸化物半導体膜が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶酸化物半導体膜を組み合わせることにより、所望の組成の単結晶酸化物半導体膜に相当する膜密度を算出することができる。所望の組成の単結晶酸化物半導体膜の膜密度は、組成の異なる単結晶酸化物半導体膜を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、膜密度は、可能な限り少ない種類の単結晶酸化物半導体膜を組み合わせて算出することが好ましい。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
＜基板＞
基板５１０は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、ＯＳトランジスタ５０１の導電層５３０、導電層５４１、および導電層５４２の一つは、上記の他のデバイスと電気的に接続されていてもよい。
＜下地絶縁膜＞
絶縁層５１１は、基板５１０からの不純物の拡散を防止する役割を有する。絶縁層５１２はＯＳ層５２０に酸素を供給する役割を有することが好ましい。したがって、絶縁層５１２は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）において、膜の表面温度が１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲における酸素分子の放出量が１．０×１０１８［分子／ｃｍ３］以上である膜とする。基板５１０が他のデバイスが形成された基板である場合、絶縁層５１１は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
絶縁層５１１、５１２は、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル、窒化シリコン、窒化酸化シリコン、窒化酸化アルミニウムなどの絶縁材料、またはこれらの混合材料を用いて形成することができる。なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い材料であり、窒化酸化物とは、酸素よりも窒素の含有量が多い材料である。
＜ゲート電極＞
導電層５３０は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）、白金（Ｐｔ）等の金属、これらを主成分とする合金、またはこれらを主成分とする化合物で形成することが好ましい。
また、導電層５３０は、一層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造、Ｃｕ−Ｍｎ合金膜の単層構造、Ｃｕ−Ｍｎ合金膜上にＣｕ膜を積層する二層構造、Ｃｕ−Ｍｎ合金膜上にＣｕ膜を積層し、さらにその上にＣｕ−Ｍｎ合金膜を積層する三層構造等がある。特にＣｕ−Ｍｎ合金膜は、電気抵抗が低く、且つ、酸素を含む絶縁膜との界面に酸化マンガンを形成し、Ｃｕの拡散を防ぐことができるため好ましい。
また、導電層５３０には、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
＜ゲート絶縁層＞
絶縁層５１３は、単層構造または積層構造の絶縁膜で形成される。絶縁層５１３には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁層５１３は上記材料の積層であってもよい。なお、絶縁層５１３に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。また、絶縁層５１１も絶縁層５１３と同様に形成することができる。絶縁層５１３は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコン対して物理的な膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
＜ソース電極、ドレイン電極、バックゲート電極＞
導電層５４１、導電層５４２および導電層５３１は、導電層５３０と同様に作製することができる。Ｃｕ−Ｍｎ合金膜は、電気抵抗が低く、且つ、ＯＳ層５２０との界面に酸化マンガンを形成し、Ｃｕの拡散を防ぐことができるため、導電層５４１、導電層５４２に用いることが好ましい。
＜保護絶縁膜＞
絶縁層５１４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有することが好ましい。このような絶縁層５１４を設けることで、ＯＳ層５２０からの酸素の外部への拡散と、外部からＯＳ層５２０への水素、水等の入り込みを防ぐことができる。絶縁層５１４としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁層５１４に適用するのに好ましい。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特性の変動要因となる水素、水分などの不純物のＯＳ層５２０への混入防止、ＯＳ層５２０を構成する主成分材料である酸素の酸化物半導体からの放出防止、絶縁層５１２からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体中に拡散させることもできる。
＜層間絶縁膜＞
また、絶縁層５１４上には絶縁層５１５が形成されていることが好ましい。絶縁層５１５は単層構造または積層構造の絶縁膜で形成することができる。当該絶縁膜には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。
＜＜成膜方法＞＞
半導体装置を構成する絶縁膜、導電膜、半導体膜等の成膜方法としては、スパッタ法や、プラズマＣＶＤ法が代表的である。その他の方法、例えば、熱ＣＶＤ法により形成すること可能である。熱ＣＶＤ法として、例えば、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使用することができる。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り換えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができ、例えば、ＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジエチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、（ＣＨ３）３Ｉｎである。また、トリメチルガリウムの化学式は、（ＣＨ３）３Ｇａである。また、ジエチル亜鉛の化学式は、（ＣＨ３）２Ｚｎである。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式（Ｃ２Ｈ５）３Ｇａ）を用いることもでき、ジエチル亜鉛に代えてジメチル亜鉛（化学式（ＣＨ３）２Ｚｎ）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、（ＣＨ３）３ＩｎガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し、その後、（ＣＨ３）３ＧａガスとＯ３ガスを同時に導入してＧａＯ層を形成し、更にその後（ＣＨ３）２ＺｎとＯ３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成してもよい。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いてもよいが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、（ＣＨ３）３Ｉｎガスにかえて、（Ｃ２Ｈ５）３Ｉｎガスを用いてもよい。また、（ＣＨ３）３Ｇａガスにかえて、（Ｃ２Ｈ５）３Ｇａガスを用いてもよい。また、（ＣＨ３）２Ｚｎガスを用いてもよい。
（実施の形態３）
本実施の形態では、半導体装置のデバイス構造について説明する。実施の形態１で述べたように、半導体装置をＳｉトランジスタとＯＳトランジスタとで構成することが可能である。このような構成例においては、ＳｉトランジスタとＯＳトランジスタを積層することで、半導体装置を小型化することが可能である。図１８を参照して、このような積層構造を有する半導体装置の構成例について説明する。
半導体装置の一例として、記憶装置１０のデバイス構造について説明する。代表的に、メモリセル１２２（図２Ｂ）を例に、記憶装置１０のデバイス構造を説明する。図１８は、メモリセル１２２の構成例を示す断面図である。図１８においては、区間ａ１−ａ２にはトランジスタＭＷ１およびトランジスタＭＡ２のチャネル長方向の断面構造を示し、区間ｃ１−ｃ２には、トランジスタＭＷ２のチャネル幅方向の断面図が示されている。
図１８において、符号及びハッチングパターンが与えられていない領域は絶縁体で構成された領域を表している。当該領域は、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体で形成することができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。
＜トランジスタＭＡ１＞
ここでは、トランジスタＭＡ１は、プレーナ型の電界効果トランジスタとしている。トランジスタＭＡ１は、単結晶シリコン層を有するＳＯＩ型半導体基板から作製されている。基板４００は、単結晶シリコン層を支持する基板（例えば、単結晶シリコン基板）である。絶縁層４０１は、単結晶シリコン層と基板４００を絶縁分離するための埋め込み酸化物層（ＢＯＸ層）である。もちろん、トランジスタＭＡ１等のＳｉトランジスタを、バルク型の単結晶シリコン基板から作製することも可能である。また、トランジスタＭＡ１のデバイス構造は図１８の例に限定されるものではない。例えば、半導体基板の凸部を利用して作成される３Ｄトランジスタ（フィン型、トライゲート型など）とすることが可能である。
トランジスタＭＡ１は、Ｓｉ層４１０、ゲート絶縁層４１６、導電体４２０を有する。Ｓｉ層には、不純物領域４１１、不純物領域４１２、不純物領域４１３、不純物領域４１４およびチャネル形成領域４１５が形成されている。不純物領域４１１、４１２は、ソース領域またはドレイン領域として機能する。不純物領域４１３、４１４は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域やエクステンション領域として機能する。ここでは不純物領域４１１−４１４の導電型は、ｐ型である。不純物領域４１２は、配線ＳＬとして機能する領域を有する。導電体４２０は、トランジスタＭＡ１のゲート電極として機能する領域を有する。導電体４２０の側面には、絶縁層４１８、４１９が形成されている。絶縁層４１８、４１９を形成することで、Ｓｉ層４１０に、不純物領域４１１−４１４を自己整合的に形成することができる。トランジスタＭＡ１は、絶縁層４０２に覆われている。
＜トランジスタＭＷ２＞
トランジスタＭＷ２は、バックゲートを設けたＯＳトランジスタ５０４と同様のデバイス構造を有している。トランジスタＭＷ２のデバイス構造は、これに限定されるものではない。
トランジスタＭＷ２は、絶縁層４０３上に形成されている。トランジスタＭＷ２は、チャネル形成領域を含むＯＳ層４３０、導電体４３５、導電体４３６、導電体４３７、導電体４３８、ゲート絶縁層４３９を有する。トランジスタＭＷ２は絶縁層４０４および絶縁層４０５に覆われている。トランジスタＭＷ２のＯＳ層４３０は、ＯＳトランジスタ５０２（図１２）と同様の３層構造であり、ＯＳ層４３１−４３３とでなる。導電体４３５は、トランジスタＭＷ２のバックゲート電極および配線ＢＧＬとして機能する領域を有する。導電体４３６は、トランジスタＭＷ２のゲート電極および配線ＷＷＬとして機能する領域を有する。導電体４３７および導電体４３８は、トランジスタＭＷ２のソース電極またはドレイン電極として機能する。
トランジスタＭＷ２の下地絶縁層となる絶縁層４０３は、下層から、ＯＳ層４３０に水素の拡散を防止する効果を有するような絶縁体で形成することが好ましい。これは、Ｓｉトランジスタでは、水素によりＳｉ層中のシリコンのダングリングボンドを終端して、信頼性を向上させる効果がある。これに対して、上述したように、ＯＳトランジスタでは、水素はＯＳ層に対しては、信頼性を低下させる不純物となる。よって、絶縁層４０３により、下層に水素を閉じ込め、かつ下層から上層に水素が拡散することとで、トランジスタＭＡ１（Ｓｉトランジスタ）およびトランジスタＭＷ２（ＯＳトランジスタ）双方の信頼性を向上させることができる。絶縁層４０３としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。特に、酸化アルミニウム膜は、水素、水分などの不純物および酸素の双方に対して膜を透過させない遮断（ブロッキング）効果が高く好ましい。
導電体４５０は、配線ＢＬとして機能する領域を有する。導電体４５０は、導電体４５１―４５４により、トランジスタＭＷ２の導電体４３７と電気的に接続される。また、導電体４５０は、導電体４５１―４５６により、トランジスタＭＡ１の不純物領域４１１と電気的に接続される。
＜容量素子Ｃ１＞
導電体４６１および導電体４６２が誘電体を介して重なっている領域が容量素子Ｃ１として機能する。また、導電体４６１は、配線ＲＷＬとして機能する領域を有する。導電体４６２は、導電体４６３―４６６により、トランジスタＭＡ１のゲート電極（導電体４２０）と電気的に接続されている。
図１８には、トランジスタＭＡ１を製造する工程で、記憶装置１０に含まれる各種回路を作製することが可能であることが示されている。よって、本発明の一形態により、低電圧での書き込み動作が可能で、リフレッシュ頻度が低減された混載メモリ（混載ＲＡＭ）を提供することが可能である。
（実施の形態４）
本実施の形態では、半導体装置の一例として記憶装置と、記憶装置に記憶したデータを処理するプロセッシングユニットについて説明する。
＜＜ＣＰＵ＞＞
図１９に、ＣＰＵの構成の一例を示す。図１９に示すＣＰＵ３００は、ＣＰＵコア３０１、パワーマネージメントユニット３２１および周辺回路３２２を有する。パワーマネージメントユニット３２１は、パワーコントローラ３０２、およびパワースイッチ３０３を有する。周辺回路３２２は、キャッシュメモリを有するキャッシュ３０４、バスインターフェース（ＢＵＳ Ｉ／Ｆ）３０５、及びデバッグインターフェース（Ｄｅｂｕｇ Ｉ／Ｆ）３０６を有する。ＣＰＵコア３０１は、データバス３２３、制御装置３０７、プログラムカウンタ（ＰＣ）３０８、パイプラインレジスタ３０９、パイプラインレジスタ３１０、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）３１１、およびレジスタファイル３１２を有する。ＣＰＵコア３０１と、キャッシュ３０４等の周辺回路３２２とのデータのやり取りは、データバス３２３を介して行われる。
本発明の一形態に係る記憶装置は、キャッシュ３０４に適用することができる。その結果、キャッシュの高速化、低消費電力化が可能となり、より高速で動作する半導体装置、或いはより低消費電力の半導体装置を提供できる。
制御装置３０７は、ＰＣ３０８、パイプラインレジスタ３０９、パイプラインレジスタ３１０、ＡＬＵ３１１、レジスタファイル３１２、キャッシュ３０４、バスインターフェース３０５、デバッグインターフェース３０６、及びパワーコントローラ３０２の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。
ＡＬＵ３１１は、四則演算、論理演算などの各種演算処理を行う機能を有する。キャッシュ３０４は、使用頻度の高いデータを一時的に記憶しておく機能を有する。ＰＣ３０８は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。なお、図１９では図示していないが、キャッシュ３０４には、キャッシュメモリの動作を制御するキャッシュコントローラが設けられている。
パイプラインレジスタ３０９は、命令データを一時的に記憶する機能を有するレジスタである。レジスタファイル３１２は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、またはＡＬＵ３１１の演算処理の結果得られたデータ、などを記憶することができる。パイプラインレジスタ３１０は、ＡＬＵ３１１の演算処理に利用するデータ、またはＡＬＵ３１１の演算処理の結果得られたデータなどを一時的に記憶する機能を有するレジスタである。
バスインターフェース３０５は、ＣＰＵ３００とＣＰＵ３００の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース３０６は、デバッグの制御を行うための命令をＣＰＵ３００に入力するための信号の経路としての機能を有する。
パワースイッチ３０３は、ＣＰＵ３００が有する、パワーコントローラ３０２以外の各種回路への、電源電圧の供給を制御する機能を有する。上記各種回路は、幾つかのパワードメインにそれぞれ属しており、同一のパワードメインに属する各種回路は、パワースイッチ３０３によって電源電圧の供給の有無が制御される。また、パワーコントローラ３０２はパワースイッチ３０３の動作を制御する機能を有する。このような構成を有することで、ＣＰＵ３００は、パワーゲーティングを行うことが可能である。パワーゲーティングの流れについて、一例を挙げて説明する。
まず、ＣＰＵコア３０１が、電源電圧の供給を停止するタイミングを、パワーコントローラ３０２のレジスタに設定する。次いで、ＣＰＵコア３０１からパワーコントローラ３０２へ、パワーゲーティングを開始する旨の命令を送る。次いで、ＣＰＵ３００内に含まれる各種レジスタとキャッシュ３０４が、データの退避を開始する。次いで、ＣＰＵ３００が有するパワーコントローラ３０２以外の各種回路への電源電圧の供給が、パワースイッチ３０３により停止される。次いで、割込み信号がパワーコントローラ３０２に入力されることで、ＣＰＵ３００が有する各種回路への電源電圧の供給が開始される。なお、パワーコントローラ３０２にカウンタを設けておき、電源電圧の供給が開始されるタイミングを、割込み信号の入力に依らずに、当該カウンタを用いて決めるようにしてもよい。次いで、各種レジスタとキャッシュ３０４が、データの復帰を開始する。次いで、制御装置３０７における命令の実行が再開される。
このようなパワーゲーティングは、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において行うことができる。また、短い時間でも電源の供給を停止することができる。このため、空間的に、あるいは時間的に細かい粒度で消費電力の削減を行うことができる。
本発明の一形態に係る記憶装置をキャッシュ３０４に適用することで、キャッシュ３０４は、電源電圧の供給が停止されても、一定期間データを保持することができる。したがって、パワーゲーティングを行う際に、キャッシュ３０４のデータの退避動作期間を確保しやすい。また、電源電圧が予期せず遮断されても、キャッシュ３０４のデータの退避を行うことが可能である。また、データを退避する場合には、データの退避および復帰に必要な電力と時間を要するが、本発明の一形態に係る記憶装置を適用することで、これらを削減することができる。
＜＜ＲＦＩＤタグ＞＞
プロセッシングユニットの一例として、ＲＦＩＤタグについて説明する。ＲＦＩＤタグは、無線タグ、ＲＦＩＤ、ＲＦタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、電子タグ、無線ＩＣタグ等と呼ばれている。ＲＦＩＤタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦＩＤタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。
図２０は、ＲＦＩＤタグの一例を示すブロック図である。なお、図２０に示すＲＦＩＤタグ８００は、アンテナ８０４、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、ＲＡＭ８１０、ＲＯＭ（読み取り専用メモリ）８１１、および電池８２０を有する。本発明の一形態にかかる記憶装置はＲＡＭ８１０に適用できる。これらの回路は、必要に応じて、適宜、取捨することができる。例えば、図２０のＲＦＩＤタグ８００は、アクティブ型であるが、電池８２０を設けずパッシブ型とすることもできる。
本発明の一形態に係る記憶装置は、混載メモリとすることが可能なデバイス構造を有している。そのため、ＲＦＩＤタグ８００において、製造プロセスを複雑化することなく、アンテナ８０４以外の回路を１つのＩＣチップに組み込むことができる。ＩＣチップに、通信帯域に応じた性能のアンテナ８０４が実装されている。データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式などがある。本実施の形態に示すＲＦＩＤタグ８００は、いずれの方式に用いることも可能である。図２０の例ではＲＦＩＤタグ８００は、パッシブ型であるが、もちろん、ＲＦＩＤタグ８００を、電池を内蔵したアクティブ型とすることができる。
本発明の一形態に係る記憶装置は、ＲＡＭ８１０に適用することができる。ＲＡＭ８１０の書き込み動作電位を低減できるため、ＲＦＩＤタグ８００の動作に必要な電力が削減でき、ＲＦＩＤタグ８００の通信距離を延長することが可能になる。
アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調を行うための回路である。
論理回路８０９は復調信号を解読し、処理を行うための回路である。ＲＡＭ８１０は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
なお、ＲＡＭ８１０以外の回路において、ｎチャネル型トランジスタには、実施の形態２で説明したＯＳトランジスタを用いることができる。ＯＳトランジスタが低いオフ電流と高いオン電流を有するため低いリーク電流と高速動作を両立することができる。また、復調回路８０７に含まれる整流作用を示す素子に、ＯＳトランジスタを用いてもよい。ＯＳトランジスタが低いオフ電流を有するため、整流作用を示す素子の逆方向電流を小さく抑えることが可能となる。その結果、優れた整流効率を実現できる。また、これらの酸化物半導体を用いたトランジスタは同じプロセスで作製することができるため、プロセスコストを抑えたままＲＦＩＤタグ８００を高性能化できる。
＜ＲＦＩＤの使用例＞
ＲＦＩＤタグの用途は多岐にわたる。その用途として、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２１Ａ）、包装用容器類（包装紙やボトル等、図２１Ｃ）、記録媒体（ＤＶＤやビデオテープ等、図２１Ｂ）、乗り物類（自転車等、図２１Ｄ））、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、スマートフォン、携帯電話、時計、腕時計）等の物品、若しくは各物品に取り付けるタグ（図２１Ｅ、図２１Ｆ）等に、ＲＦＩＤタグ８００を設けて使用することができる。
ＲＦＩＤタグ８００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。ＲＦＩＤタグ８００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等にＲＦＩＤタグ８００を設けることにより、認証機能を付与することができる。この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等にＲＦＩＤタグ８００を取り付けることにより、検品システム、在庫管理システム等のシステムの効率化を図ることができる。また、乗り物類にＲＦＩＤタグ８００を取り付けることにより、セキュリティを高めることができる。
また、ＲＦＩＤタグ８００にセンサユニットを組み込むことで、無線により様々な情報を取得することが可能となる。たとえば、ＲＦＩＤタグに、温度センサ回路や湿度センサ回路を搭載することで、例えば、文化財の温湿度管理などに利用することができる。
ここでは、プロセッシングユニットとして、ＣＰＵおよびＲＦＩＤタグについて説明したが、本発明の一形態に係る記憶装置は、様々なプロセッシングユニットに適用することができる。例えば、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＭＣＵ（Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ Ｕｎｉｔ）、カスタムＬＳＩ、などにも適用可能である。
（実施の形態５）
本実施の形態では、半導体装置の一例として、電子部品、及び電子部品を具備する電子機器等について説明する。
＜＜電子部品の作製方法例＞＞
図２２Ａは、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図２２Ａに示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図る。
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対する損傷を低減することができ、また水分や埃による特性の劣化を低減することができる。
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、消費電力の低減、及び小型化が図られた電子部品を実現することができる。
完成した電子部品の斜視模式図を図２２Ｂに示す。図２２Ｂでは、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図２２Ｂに示すように、電子部品７００は、リード７０１及び回路部７０３を示している。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板７０４は、電子機器等の内部に設けられる。例えば、電子部品７００は、データを記憶するランダムアクセスメモリ、および、ＭＣＵ（マイクロコントローラユニット）やＲＦＩＤタグ、等の各種の処理を実行するプロセッシングユニットとして用いることができる。
よって、電子部品７００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このような電子機器としては、表示機器、パーソナルコンピュータ（ＰＣ）、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、カメラ（ビデオカメラ、デジタルスチルカメラ等）、ウエアラブル型表示装置または端末（ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレッド型、ネックレス型等）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２３に示す。
＜＜電子機器＞＞
図２３Ａ−図２３Ｆは、表示部を備え、またバッテリーで駆動される電子機器の例である。
図２３Ａに示す携帯型ゲーム機９００は、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロホン９０５、スピーカー９０６、操作キー９０７等を有する。表示部９０３は、入力装置としてタッチスクリーンが設けられており、スタイラス９０８等により操作可能となっている。
図２３Ｂに示す情報端末９１０は、筐体９１１に、表示部９１２、マイク９１７、スピーカー部９１４、カメラ９１３、外部接続部９１６、および操作用のボタン９１５等を有する。表示部９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。情報端末９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型ＰＣ、電子書籍端末等として用いることができる。
図２３Ｃに示すノート型ＰＣ９２０は、筐体９２１、表示部９２２、キーボード９２３、およびポインティングデバイス９２４等を有する。
図２３Ｄに示すビデオカメラ９４０は、筐体９４１、筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、および接続部９４６等を有する。操作キー９４４およびレンズ９４５は筐体９４１に設けられており、表示部９４３は筐体９４２に設けられている。そして、筐体９４１と筐体９４２は、接続部９４６により接続されており、筐体９４１と筐体９４２の間の角度は、接続部９４６により変えることが可能な構造となっている。筐体９４１に対する筐体９４２の角度によって、表示部９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。
図２３Ｅにバングル型の情報端末の一例を示す。情報端末９５０は、筐体９５１、および表示部９５２等を有する。表示部９５２は、曲面を有する筐体９５１に支持されている。表示部９５２には、可撓性基板が用いられた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末９５０を提供することができる。
図２３Ｆに腕時計型の情報端末の一例を示す。情報端末９６０は、筐体９６１、表示部９６２、バンド９６３、バックル９６４、操作ボタン９６５、入出力端子９６６などを備える。情報端末９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
表示部９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部９６２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部９６２に表示されたアイコン９６７に触れることで、アプリケーションを起動することができる。操作ボタン９６５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末９６０に組み込まれたオペレーティングシステムにより、操作ボタン９６５の機能を設定することもできる。
また、情報端末９６０は、通信規格に準拠する近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末９６０は入出力端子９６６を備え、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また入出力端子９６６を介して充電を行うこともできる。なお、充電動作は入出力端子９６６を介さずに無線給電により行ってもよい。
図２３Ｇに家庭用電気製品の一例として電気冷凍冷蔵庫を示す。電気冷凍冷蔵庫９７０は、筐体９７１、冷蔵室用扉９７２、および冷凍室用扉９７３等を有する。
図２３Ｈは、自動車の構成の一例を示す外観図である。自動車９８０は、車体９８１、車輪９８２、ダッシュボード９８３、およびライト９８４等を有する。
本実施の形態に示す電子機器には、上掲の実施の形態に係る半導体装置を有する電子部品が搭載されている。このため、消費電力の低減された、または安定して動作が可能な電子機器を提供することが可能になる。
１０ 記憶装置
２０、２２、２３ メモリセルアレイ
２１ メモリセル
３１ ロウアドレスバッファ
３２ カラムアドレスバッファ
３３ ロウデコーダ
３４ カラムデコーダ
３５ ロウ駆動回路
３６ カラム駆動回路
３７ 入出力回路
４０ コントロールロジック回路
４１ クロック生成回路
４２ 選択回路
５０ モニタ回路
５１ レプリカ回路
５２ 読み出し回路
５３ 書き込み回路
６０ リフレッシュ制御回路
６１ アドレス生成回路
７５ サブ・ロウ駆動回路
７６ センスアンプ部
８０ マット
８１ メモリセルアレイ
１０１、１０２ モニタ回路
１０２ モニタ回路
１１１ レプリカ回路
１１２ コンパレータ（ＣＭＰ）
１１３ 回路
１１５ 増幅回路
１１６ 回路
１２１―１２４ メモリセル
１３１、１３２、１５０ 回路
１５１ ＡＮＤ回路
１５２ ＯＲ回路

Claims (11)

  1. 第１乃至第３配線と、
    メモリセルと、
    第１回路と、
    を有し、
    前記メモリセルは、第１トランジスタ、および第１容量素子を有し、
    前記第１トランジスタは、第１配線と第１容量素子の第１端子間の導通状態を制御する機能を有し、
    前記第２配線に、前記第１トランジスタのゲートが電気的に接続され、
    前記第１回路は、第２トランジスタ、および第２容量素子を有し、
    前記第２トランジスタは、前記第３配線と第２容量素子の第１端子間の導通状態を制御する機能を有し、
    前記第１回路は、前記第２容量素子の前記第１端子の電位が第２電位未満であることを検出することができる機能と、前記検出結果に基づいて第１信号および第２信号を生成する機能と、前記第２信号に従い、前記第２トランジスタを導通状態にする機能と、前記第２信号に従い、前記第３配線に第３電位を印加する機能と、を有し、
    前記第１信号は、前記メモリセルのリフレッシュ動作を開始させる機能を有する記憶装置。
  2. 請求項１において、
    前記第１回路は、前記第２信号を遅延した第３信号を生成する機能を有し、
    前記第３信号が前記第３配線に入力され、
    前記第２信号が前記第２トランジスタのゲートに入力される記憶装置。
  3. 請求項１または２において、
    前記第１回路は、増幅回路、およびスイッチを有し、
    前記増幅回路は、前記第２容量素子の前記第１端子の電位と、前記第２電位との差を増幅する機能を有し、
    前記増幅回路は、第３トランジスタを有し、
    前記第３トランジスタは電流源として機能することができ、
    前記スイッチは、第４電位を供給することができる配線と、前記増幅回路との間の導通状態を制御する機能を有し、前記第３トランジスタが非導通状態の期間、導通状態になる記憶装置。
  4. 請求項１乃至３の何れか１項において、
    前記第１および前記第２トランジスタは、チャネルが酸化物半導体で形成されている記憶装置。
  5. 請求項４において、
    前記酸化物半導体は、ｃ軸に配向している結晶部をする記憶装置。
  6. 請求項１乃至５の何れか１項において、
    前記メモリセル、前記第１配線、および前記第２配線が複数配列されているメモリセルアレイを有し、
    前記メモリセルアレイは、複数のバンクを有し、
    前記複数のバンクは、それぞれ、前記第１回路を有し、
    前記第１回路で生成される前記第１信号は、対応する前記バンクのリフレッシュ動作を開始させることができる機能を有する記憶装置。
  7. 請求項１乃至５の何れか１項において、
    前記メモリセル、前記第１配線、および前記第２配線が複数配列されているメモリセルアレイを有し、
    前記メモリセルアレイは、複数のバンクを有し、
    前記複数のバンクは、それぞれ、複数のブロックを有し、
    前記複数のブロックは、それぞれ、前記第１回路を有し、
    前記第１回路で生成される前記第１信号は、対応する前記ブロックのリフレッシュ動作を開始させる機能を有する記憶装置。
  8. 請求項１乃至５の何れか１項において、
    前記メモリセル、前記第１配線、および前記第２配線が複数配列されているメモリセルアレイを有し、
    前記メモリセルアレイは、複数のバンクを有し、
    前記複数のバンクは、それぞれ、複数のブロックを有し、
    前記複数のブロックにおいて、それぞれ、前記第１配線ごとに、前記第１回路が設けられ、
    前記第１回路で生成される前記第１信号は、対応する前記第１配線に電気的に接続されている前記メモリセルのリフレッシュ動作を開始させる機能を有する記憶装置。
  9. 請求項１乃至８のいずれか１項に記載の記憶装置と、
    ＣＰＵコアと、
    を有する半導体装置。
  10. 請求項１乃至８のいずれか１項に記載の記憶装置と、
    制御回路と、
    アンテナと、
    を有する半導体装置。
  11. 請求項１乃至８に記載の記憶装置、並びに請求項９および１０に記載の半導体装置のうちのいずれか１つと、
    筐体、マイクロホン、スピーカー、または、操作キーの少なくとも１つと、
    を有する電子機器。
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