JP2017163082A - 高電子移動度トランジスタ、及び高電子移動度トランジスタの製造方法 - Google Patents

高電子移動度トランジスタ、及び高電子移動度トランジスタの製造方法 Download PDF

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Abstract

【課題】高濃度ｎ型半導体領域とゲート電極とが過度に近づくことを抑制し、ゲート・ドレイン間の耐圧性能の低下、及びゲート・ソース間の容量の増大を抑える。【解決手段】ＨＥＭＴ１Ａは、メサ１４ｂを有する電子走行層１４と、メサ１４ｂ上に設けられた障壁層１５と、高濃度ｎ型半導体領域２６ａ，２６ｂと、一方の高濃度ｎ型半導体領域２６ａ上に設けられたソース電極３１と、他方の高濃度ｎ型半導体領域２６ｂ上に設けられたドレイン電極３２と、障壁層１５上に設けられたゲート電極３３と、を備える。障壁層１５の表面の水平位置は高濃度ｎ型半導体領域２６ａ，２６ｂの各表面の水平位置よりも低く、各高濃度ｎ型半導体領域２６ａ，２６ｂの表面のうち障壁層１５に隣接する一部２６ｃと、障壁層１５の表面との成す角θ１は１３５°以上１６０°以下の範囲内にある。【選択図】図１

Description

本発明は、高電子移動度トランジスタ、及び高電子移動度トランジスタの製造方法に関するものである。
特許文献１には、高電子移動度トランジスタが開示されている。この高電子移動度トランジスタは、アンドープＧａＮバッファ層、ｎ型ＡｌＧａＮ障壁層、及びｎ型ＩｎＡｌＧａＮキャップ層を備える。ｎ型ＩｎＡｌＧａＮキャップ層の上にはソース電極及びドレイン電極が形成されている。ｎ型ＩｎＡｌＧａＮキャップ層の一部が除去されてｎ型ＡｌＧａＮ障壁層が露出しており、該露出部分上にはゲート電極が形成されている。
特開２００６−２６１６４２号公報
ＧａＮ系半導体は、広いバンドギャップを有し、極めて大きな絶縁破壊電圧及び飽和電子速度を有するので、高速且つ高耐圧の電子デバイスを実現するための材料として注目されている。電子デバイスたるトランジスタの動作周波数を高めることは即ち遮断周波数（ｆｔ）を大きくすることであり、その為にはゲート容量を低減すると同時に相互コンダクタンスｇｍを増大させるとよい。相互コンダクタンスｇｍを増大させるためには、障壁層を薄くすることが効果的であり、例えば、薄い膜厚で高い電子濃度を得ることができるＩｎＡｌＮ障壁層が用いられる。また、相互コンダクタンスｇｍを増大させるためには、ソース−ゲート間のアクセス抵抗を低減することが効果的であり、ソース電極のコンタクト抵抗を低減することが望ましい。
しかしながらＧａＮ系のＨＥＭＴにおいて、障壁層の上に成長させた高濃度ｎ型半導体層の上にソース電極を形成した場合、高濃度ｎ型半導体層と障壁層とのヘテロ界面にポテンシャルバリアが形成されコンタクト抵抗を増大する方向に作用する。
本発明は、ゲート・ソース間の容量の増大を抑えつつコンタクト抵抗を低減することができる高電子移動度トランジスタ、及び高電子移動度トランジスタの製造方法を提供することを目的とする。
上述した課題を解決するために、本発明の一実施形態に係る高電子移動度トランジスタは、主面を有する基板と、主面上に設けられ、メサ構造を有する電子走行層と、メサ構造上に設けられ、電子走行層よりも大きいバンドギャップを有する障壁層と、電子走行層上に設けられ、メサ構造及び障壁層の側面にそれぞれ接する二つの高濃度ｎ型半導体領域と、一方の高濃度ｎ型半導体領域上に設けられたソース電極と、他方の高濃度ｎ型半導体領域上に設けられたドレイン電極と、障壁層上に設けられたゲート電極と、を備える。障壁層の表面の水平位置は高濃度ｎ型半導体領域の各表面の水平位置よりも低い。各高濃度ｎ型半導体領域の表面のうち障壁層に隣接する一部と、障壁層の表面との成す角は１３５°以上１６０°以下の範囲内にある。
また、本発明の一実施形態に係る高電子移動度トランジスタの製造方法は、電子走行層、及び電子走行層よりも大きいバンドギャップを有する障壁層を基板の主面上に順に成長させる工程と、障壁層及び電子走行層をエッチングすることによりメサ構造を形成する工程と、主面上に高濃度ｎ型半導体層を形成する工程と、メサ構造上に開口を有するマスクを高濃度ｎ型半導体層上に形成する工程と、マスクの開口を通じてメサ構造上の高濃度ｎ型半導体層にウェットエッチングを施すことにより、高濃度ｎ型半導体領域を形成する工程と、メサ構造上にゲート電極を形成する工程と、を含む。
本発明による高電子移動度トランジスタ、及び高電子移動度トランジスタの製造方法によれば、ゲート・ソース間の容量の増大を抑えつつコンタクト抵抗を低減することができる。
図１は、本発明の一実施形態に係る高電子移動度トランジスタ（ＨＥＭＴ）の構成を示す断面図である。 図２（ａ）は、基板上においてバッファ層、電子走行層、及び障壁層を順に成長する工程を示す。図２（ｂ）は、凹部と、凹部に挟まれたメサ構造とを形成する工程を示す。 図３（ａ）は、高濃度ｎ型半導体層を成長させる工程を示す。図３（ｂ）は、高濃度ｎ型半導体層上にレジストマスクを形成する工程を示す。 図４（ａ）は、傾斜した表面を有する高濃度ｎ型半導体領域を形成する工程を示す。図４（ｂ）は、メサ構造上にゲート電極を形成する工程を示す。 図５（ａ）は、比較例において基板上にバッファ層、電子走行層、及び障壁層を順に成長する工程を示す。図５（ｂ）は、比較例において、凹部と凹部に挟まれたメサ構造とを形成する工程を示す。 図６（ａ）は、比較例においてメサ構造上にマスクを形成する工程を示す。図６（ｂ）は、比較例においてメサ構造上の高濃度ｎ型ＧａＮ層を除去する工程を示す。 図７は、比較例において高濃度ｎ型ＧａＮ層上にソース電極及びドレイン電極を形成する工程を示す。 図８は、ゲート・ドレイン間の耐圧性能を示すグラフである。
本発明の実施形態に係る高電子移動度トランジスタ、及び高電子移動度トランジスタの製造方法の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
図１は、本発明の一実施形態に係る高電子移動度トランジスタ（ＨＥＭＴ）１Ａの構成を示す断面図である。ＨＥＭＴ１Ａは、基板１１、バッファ層１３、電子走行層（チャネル層）１４、障壁層（電子供給層）１５、二つの高濃度ｎ型半導体領域２６ａ及び２６ｂ、ソース電極３１、ドレイン電極３２、並びにゲート電極３３を備える。このＨＥＭＴ１Ａは絶縁性の表面保護膜（不図示）によって覆われており、ソース電極３１、ドレイン電極３２、及びゲート電極３３は、表面保護膜に形成された開口を介して、対応する各金属配線にそれぞれ接続される。
基板１１は、平坦な主面１１ａを有する結晶成長用の基板である。基板１１は、例えばＧａＮ基板、ＳｉＣ基板、Ｓｉ基板、及びサファイア基板の何れかとすることができる。バッファ層１３は、基板１１の主面１１ａ上にエピタキシャル成長した層である。バッファ層１３は、例えばＡｌＮ又はＡｌＧａＮといった、Ａｌを含むIII族窒化物半導体層である。電子走行層１４は、主面１１ａ上に設けられ、バッファ層１３上にエピタキシャル成長した層である。電子走行層１４の厚さは、例えば４００ｎｍ以上１２００ｎｍ以下である。電子走行層１４は、例えばｉ型ＧａＮ層といったIII族窒化物半導体層である。
電子走行層１４は、ドライエッチングにより形成された凹部（リセス）１４ａと、二つの凹部１４ａに挟まれたメサ構造であるメサ１４ｂとを有する。凹部１４ａの底面は平坦であり、主面１１ａと同じ面方位を有する。メサ１４ｂの側面１４ｃは、主面１１ａの法線に対して傾斜している。側面１４ｃと主面１１ａの法線との成す角は、例えば２０°以上４５°以下である。言い換えれば、側面１４ｃと、主面１１ａに平行な仮想平面との成す角θ２は、例えば４５°以上７０°以下である。一例では、この角度θ２はＧａＮ結晶の面方位によって決定され、４５°もしくは６０°である。
障壁層１５は、電子走行層１４上にエピタキシャル成長した層であって、メサ１４ｂ上に設けられている。障壁層１５は、電子走行層１４よりも大きなバンドギャップを有するIII族窒化物半導体層である。このようなIII族窒化物半導体層としては、例えばｉ型ＡｌＧａＮ層またはｉ型ＩｎＡｌＮ層が挙げられる。障壁層１５の厚さは、例えば５ｎｍ以上２０ｎｍ以下であり、一例では８ｎｍである。電子走行層１４と障壁層１５との界面の電子走行層１４側に２次元電子ガス（２ＤＥＧ）が生じ、これがチャネル領域となる。障壁層１５がＩｎＡｌＮからなる場合、そのＩｎ組成は例えば１５％以上１９％以下であり、電子走行層１４との格子整合を考慮して定められる。一例では、障壁層１５のＩｎ組成は１７％である。
高濃度ｎ型半導体領域２６ａ，２６ｂは、電子走行層１４の凹部１４ａ上に形成された領域である。高濃度ｎ型半導体領域２６ａは、メサ１４ｂの一方の側面１４ｃ、及び障壁層１５の一方の側面に接する。高濃度ｎ型半導体領域２６ｂは、メサ１４ｂの他方の側面１４ｃ、及び障壁層１５の他方の側面に接する。言い換えれば、電子走行層１４のうちメサ１４ｂを構成する一部および障壁層１５は、高濃度ｎ型半導体領域２６ａ，２６ｂの間に設けられている。
高濃度ｎ型半導体領域２６ａ，２６ｂは、ｎ型のＺｎＯ系化合物半導体領域であり、一例ではｎ型ＺｎＯ若しくはｎ型ＺｎＭｇＯからなる。また、高濃度ｎ型半導体領域２６ａ，２６ｂには、ｎ型不純物としてのＡｌ及びＧａの少なくとも一方が高濃度でドープされている。高濃度ｎ型半導体領域２６ａ，２６ｂの電子濃度は、例えば１×１０19ｃｍ-3以上である。
高濃度ｎ型半導体領域２６ａ，２６ｂの厚さは、メサ１４ｂの高さと障壁層１５の厚さとを合わせた厚さよりも厚い。高濃度ｎ型半導体領域２６ａ，２６ｂの厚さは例えば５０ｎｍ以上２００ｎｍ以下であり、一例では１２０ｎｍである。従って、主面１１ａから測った障壁層１５の表面の水平位置Ｈ１は、高濃度ｎ型半導体領域２６ａ，２６ｂの各表面の水平位置Ｈ２よりも低い。
後述するように、障壁層１５は、高濃度ｎ型半導体領域２６ａ，２６ｂのウェットエッチングによりその表面を露出する。このエッチングの際、高濃度ｎ型半導体領域２６ａ，２６ｂの表面のうち障壁層１５に隣接する一部の表面２６ｃは、主面１１ａの法線に対して大きく傾斜して形成される。表面２６ｃと障壁層１５の表面との成す角θ１は、１３５°以上１６０°以下の範囲内にある。言い換えれば、障壁層１５の表面に平行な仮想面と、表面２６ｃとの成す角は、２０°以上４５°以下の範囲内にある。
ソース電極３１、ゲート電極３３、及びドレイン電極３２は、この順に並んで形成されている。ソース電極３１は、一方の高濃度ｎ型半導体領域２６ａ上に設けられて該高濃度ｎ型半導体領域２６ａとオーミック接触を成す。ドレイン電極３２は、他方の高濃度ｎ型半導体領域２６ｂ上に設けられて該高濃度ｎ型半導体領域２６ｂとオーミック接触を成す。ゲート電極３３は、障壁層１５上であって高濃度ｎ型半導体領域２６ａと高濃度ｎ型半導体領域２６ｂとの間の領域上に設けられる。ゲート電極３３は、ゲート抵抗を下げるために断面Ｔ字状に形成されている。
以上の構成を備える本実施形態のＨＥＭＴ１Ａの製造方法について、図２〜図４を参照しながら説明する。まず、図２（ａ）に示されるように、基板１１上にバッファ層１３、電子走行層１４、及び障壁層１５を順に成長する。具体的には、基板１１をＭＯＣＶＤ装置内に配置して、トリメチルアルミニウム（ＴＭＡ）及びＮＨ3を装置内に供給し、基板１１上にＡｌＮバッファ層１３をエピタキシャル成長する。このときの成長温度は例えば１０００℃〜１２００℃であり、一例では１０８０℃である。次に、トリメチルガリウム（ＴＭＧ）及びＮＨ3を供給し、ＡｌＮバッファ層１３上にＧａＮ電子走行層１４をエピタキシャル成長する。このときの成長温度は例えば１０００℃〜１１００℃であり、一例では１０８０℃である。これら二つの層１３，１４を成長する時の装置内の圧力は例えば１３．３ｋＰａである。
続いて、ＧａＮ電子走行層１４上に障壁層１５をエピタキシャル成長する。障壁層１５がＩｎＡｌＮからなる場合、トリメチルインジウム（ＴＭＩ）、ＴＭＡ及びＮＨ3を供給する。成長温度は例えば６５０℃〜８５０℃であり、一例では８００℃である。圧力は例えば１５．０ｋＰａである。また、障壁層１５がＡｌＧａＮからなる場合、ＴＭＡ、ＴＭＧ及びＮＨ3を供給する。成長温度は例えば１０００℃〜１２００℃であり、一例では１０８０℃である。圧力は例えば１３．３ｋＰａである。こうして、バッファ層１３、電子走行層１４、及び障壁層１５を基板１１上に有する基板生産物を作製する。
続いて、上記の基板生産物をＭＯＣＶＤ装置から取り出し、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）装置内に移す。そして、例えば塩素系ガスを反応ガスとするＲＩＥによって、前述の障壁層１５及び電子走行層１４をそれぞれ含む二つの領域Ａ１，Ａ２を除去する。特に、電子走行層１４がｉ型ＧａＮ層であり、障壁層１５がｉ型ＩｎＡｌＮ層である場合には、例えばＣｌ2及びＢＣｌ3のうち少なくとも一方を用いたＲＩＥを行う。こうして、図２（ｂ）に示されるように、凹部１４ａと、この凹部１４ａに挟まれたメサ１４ｂとが形成される。このとき、エッチング条件（塩素ガスの混合比、圧力等）を調節することにより、メサ１４ｂの側面１４ｃを主面１１ａの法線に対して傾斜させる（好適には４５°の角度で形成する）。エッチング条件の一例としては、Ｃｌ2ガス流量：５ｓｓｍ、ＢＣｌ3ガス流量：３０ｓｃｃｍ、圧力：０．４Ｐａ、プラズマ周波数：１３．５６ＭＨｚ、ＲＦパワー：１５０Ｗである。凹部１４ａの深さ（エッチング深さ）は、障壁層１５の表面から少なくとも８０ｎｍである。
続いて、基板生産物をＲＩＥ装置から取り出し、基板生産物の表面を洗浄する。具体的には、基板生産物の表面、すなわち障壁層１５の表面およびエッチングにより露出した凹部１４ａの表面に対し、ＨＦまたはＨＣｌを用いて洗浄を行う。
続いて、図３（ａ）に示されるように、主面１１ａの全面（すなわち凹部１４ａ及びメサ１４ｂ上）に、分子線エピタキシー（ＭＢＥ）法を用いて、高濃度ｎ型半導体層２６を成長させる。このとき、ｎ型不純物としてのＡｌ及びＧａの少なくとも一方を高濃度（例えば１×１０19ｃｍ-3以上）でドープする。高濃度ｎ型半導体層２６の厚さは例えば１２０ｎｍである。高濃度ｎ型半導体層２６がｎ型ＺｎＯ層の場合、例えば亜鉛（Ｚｎ）の固体原料を用い、Ｏ2プラズマ雰囲気中で高濃度ｎ型半導体層２６を気相成長する。このときの成長温度は、例えば６００℃である。
続いて、高濃度ｎ型半導体層２６の熱処理を行う。熱処理温度は例えば６００℃以上８００℃以下である。一例では、Ｏ2雰囲気下で８００℃３０分の熱処理を行う。
続いて、通常のリソグラフィー技術及びリフトオフ技術を用いて、メサ１４ｂを挟む高濃度ｎ型半導体層２６上の領域のそれぞれに、ソース電極３１及びドレイン電極３２を形成する。ソース電極３１及びドレイン電極３２は、例えばＩｎ／Ａｕ積層金属である。その後、この積層金属を熱処理してそれぞれソース電極３１、ドレイン電極３２とする。熱処理の温度は例えば３５０℃である。
続いて、図３（ｂ）に示されるように、通常のリソグラフィー技術を用いて、高濃度ｎ型半導体層２６上にレジストマスク６４を形成する。レジストマスク６４は、メサ１４ｂ上に開口６４ａを有する。この開口６４ａは例えばＥＢ露光技術を用いて形成され、その幅は例えば０．１μｍである。レジストマスク６４の厚さは例えば３００ｎｍである。
続いて、レジストマスク６４の開口６４ａを通じてメサ１４ｂ上の高濃度ｎ型半導体層２６をウェットエッチングにより除去し、図４（ａ）に示されるように、傾斜した表面２６ｃを有する高濃度ｎ型半導体領域２６ａ，２６ｂを形成する。上述したように、表面２６ｃと障壁層１５の表面との成す角θ１は１３５°〜１６０°である。高濃度ｎ型半導体層２６がｎ型のＺｎＯ系化合物半導体層の場合には、このような表面２６ｃの角度を実現するために、エッチャントとして例えば希釈クエン酸、希釈アコニット酸、及び酢酸のうち少なくとも一つが用いられる。
続いて、図４（ｂ）に示されるように、レジストマスク６４を利用して、メサ１４ｂ上にゲート電極３３を形成する。このとき、ゲート電極３３の下部はレジストマスク６４の開口６４ａを充填し、ウェットエッチングにより生じた空隙を通って障壁層１５に達する。また、ゲート電極３３の上部はレジストマスク６４上に拡がる。これにより、ゲート電極３３は断面Ｔ字状となる。ゲート電極３３は、例えばＮｉ／Ａｕからなる。最後に、レジストマスク６４を除去し、例えば原子層堆積（ＡＬＤ）法を用いてＡｌ2Ｏ3を形成し、半導体の表面を保護する。以上の各工程を経て、図１に示される本実施形態のＨＥＭＴ１Ａが完成する。
以上に説明した、本実施形態によるＨＥＭＴ１Ａ及びその製造方法によって得られる効果について説明する。ＨＥＭＴ１Ａ及びその製造方法では、障壁層１５および電子走行層１４のうちゲート電極３３の下に位置する部分の両側の一対の部分を除去し、除去後の領域（リセス）に高濃度ｎ型半導体領域２６ａ，２６ｂを形成し、該高濃度ｎ型半導体領域２６ａ，２６ｂ上にソース電極３１及びドレイン電極３２を形成する。これにより、高濃度ｎ型半導体領域２６ａ，２６ｂが障壁層１５と電子走行層１４との界面に直接接するので、アクセス抵抗を低減することができる。
ここで、図５〜図７は、比較例に係るＨＥＭＴの製造方法を示す断面図である。まず、図５（ａ）に示されるように、基板１１上においてバッファ層１３、電子走行層１４、及び障壁層１５を順に成長する。このときの具体的方法は本実施形態と同様である。
次に、例えば塩素系ガスを反応ガスとするＲＩＥによって、領域Ａ３，Ａ４を除去する。領域Ａ３，Ａ４は、それぞれ電子走行層１４及び障壁層１５の一部を含む。こうして、図５（ｂ）に示されるように、凹部（リセス）１０２と、凹部１０２に挟まれたメサ１０４が形成される。本実施形態のメサ１４ｂ（図２（ｂ）参照）と異なり、比較例に係るメサ１０４の側面１０４ａは、凹部１０２の底面に対して略垂直である。
続いて、表面を洗浄したのち、図６（ａ）に示されるように、メサ１０４上にマスク１０６を形成する。マスク１０６は、例えばＳｉＯ2からなり、ＳｉＯ2膜を主面１１ａ上の全面（凹部１０２上及びメサ１０４上）に成膜したのち、凹部１０２上のＳｉＯ2膜を、例えばフッ素系ガス（ＳＦ6またはＣＦ4）を用いたＲＩＥにより除去して形成される。そして、例えばＭＯＣＶＤ法を用いて、高濃度ｎ型ＧａＮ層１０８を凹部１０２上に選択成長する。このとき、ＴＭＧとＮＨ3を原料としてＳｉＨ4をドーパントとする。また、成長後の高濃度ｎ型ＧａＮ層１０８の厚さは例えば１２０ｎｍであり、不純物濃度は例えば１×１０19ｃｍ-3である。成長温度は例えば１０００℃であり、圧力は例えば２０．０ｋＰａである。その後、ＨＦ溶液に例えば１０分程度浸漬して、図６（ｂ）に示されるようにマスク１０６を除去し、メサ１０４上の高濃度ｎ型ＧａＮ層１０８を除去する。
続いて、図７に示されるように、通常のリソグラフィー技術及びリフトオフ技術を用いて、メサ１０４を挟む高濃度ｎ型ＧａＮ層１０８上の領域に、ソース電極３１及びドレイン電極３２を形成する。そして、ソース電極３１及びドレイン電極３２の間の障壁層１５上にＳｉＮ保護膜１１０を形成し、ＥＢ露光技術を用いてメサ１０４上に開口部１１０ａを形成する。ＳｉＮ膜１１０の厚さは例えば１００ｎｍである。次いで、ゲート電極３３を形成して開口部１１０ａを塞ぐ。以上で、比較例に係るＨＥＭＴ１００が完成する。
この比較例では、選択成長におけるマストランスポート（選択成長マスクの近傍が厚く形成される現象）に起因して、メサ１０４近傍の高濃度ｎ型ＧａＮ層１０８の厚さが例えば２００ｎｍに近くなり、障壁層１５の表面に対して１００ｎｍ以上盛り上がる。その結果、ゲート電極３３と高濃度ｎ型ＧａＮ層１０８との間隔が短くなり、ゲート・ドレイン間の耐圧性能の低下、及びゲート・ソース間の容量の増大を招く。
この比較例において、ゲート電極３３のゲート長（Ｌｇ）を０．１μｍとし、ソース電極３１とドレイン電極３２との間隔を０．８μｍとし、ゲート電極３３の上部の幅を０．６μｍとして、高周波特性を評価した。その結果、遮断周波数（ｆｔ）は１２０ＧＨｚであり、そのときのゲート・ソース間の容量Ｃｇｓは０．６ｐＦ／ｍｍであった。この容量Ｃｇｓの値はゲート長に比較して大きく、ゲート電極３３と高濃度ｎ型ＧａＮ層１０８との間隔が短くなっていることがその一因であると考えられる。
これに対し、本実施形態のＨＥＭＴ１Ａにおいて、ゲート電極３３のゲート長（Ｌｇ）、ソース電極３１とドレイン電極３２との間隔、及びゲート電極３３の上部の幅を上記と等しくして、高周波特性を評価した。その結果、遮断周波数（ｆｔ）は１８０ＧＨｚに向上し、そのときのゲート・ソース間の容量Ｃｇｓは０．４ｐＦ／ｍｍであった。この容量Ｃｇｓの値は、ゲート長（０．１μｍ）からすれば適度な値である。
また、図８は、ゲート・ドレイン間の耐圧性能を示すグラフであって、グラフＧ１１は本実施形態のＨＥＭＴ１Ａに関する特性を示し、グラフＧ１２は比較例のＨＥＭＴ１００に関する特性を示す。縦軸はゲート・ドレイン間電流Ｉｇｄ（Ａ／ｍｍ）を示し、横軸はゲート・ドレイン間電圧Ｖｇｄ（Ｖ）を示す。グラフＧ１２に示される比較例では、ゲート・ドレイン間の耐圧が１６Ｖと低く、耐圧測定時にゲート・ドレイン間の短絡が生じた。ドレイン側の高濃度ｎ型ＧａＮ層１０８とゲート電極３３との短絡が生じていた。これに対し、グラフＧ１１に示される本実施形態のＨＥＭＴ１Ａでは、ゲート・ドレイン間の耐圧が４０Ｖ以上と高く、ゲート・ドレイン間電流が１ｍｍＡ／ｍｍを超えてもＨＥＭＴ１Ａのショート故障は生じなかった。
本実施形態では、高濃度ｎ型半導体領域２６ａ，２６ｂの表面２６ｃと障壁層１５の表面との成す角θ１が１３５°〜１６０°と大きい（すなわち主面１１ａの法線方向に対して表面２６ｃが大きく傾斜している）ことにより、ゲート電極３３と高濃度ｎ型半導体領域２６ａ，２６ｂとの距離が比較例よりも広い。すなわち、高濃度ｎ型半導体領域２６ａ，２６ｂがゲート電極３３から距離をもって形成されているので、上述したように、ゲート・ドレイン間の耐圧性能の低下、及びゲート・ソース間の容量の増大を効果的に抑えることができる。
また、表面２６ｃと障壁層１５の表面との成す角θ１が大きく、高濃度ｎ型半導体層２６をエッチングする工程におけるエッチング量のマージンを大きくすることができる。同様の理由により、フォトリソグラフィー技術における位置精度が低くても表面２６ｃの形成位置のずれを抑えることができる。これらのことから、ソース・ドレイン間の距離を狭くした微細構造においても、高い量産性を実現できる。
また、本実施形態のように、高濃度ｎ型半導体領域２６ａ，２６ｂはｎ型のＺｎＯ系化合物半導体領域であってもよい。この場合、ｎ型ＧａＮを用いる場合よりも低いアクセス抵抗及びコンタクト抵抗を実現することができる。その結果、相互コンダクタンスｇｍ及び遮断周波数ｆｔを格段に高めることができる。
なお、高濃度ｎ型半導体領域２６ａ，２６ｂの構成材料は、十分に大きな導電率を有し、電子走行層１４に対して大きなヘテロ障壁を形成しなければ、他の材料でも良い。また、障壁層１５に対するエッチングの選択性と、大きな角度θ１でのエッチングを可能とする化学的特性とを充足する材料であれば、本実施形態のＨＥＭＴ１Ａの構造を好適に実現できる。このような条件を満たす材料としては、次に示される酸化物半導体が好適である。すなわち酸化物半導体とは、上述したＺｎＯの他、Ｉｎ2Ｏ3、ＳｎＯ2、ＣｄＯ、ＴｉＯ2、並びにこれらの混晶（例えばＩＴＯ：Ｉｎ−Ｓｎ−Ｏ）のうち少なくとも一つを指す。これらの酸化物半導体は、低い電気抵抗を有する。また、混晶比を調整することにより、電子走行層１４との電子障壁を低減できる。更に、酸化物であるから一般的には酸に可溶であり、適切なエッチャントを用いてウェットエッチングを行うことが可能である。従って、本実施形態の高濃度ｎ型半導体領域２６ａ，２６ｂの形状を好適に実現できる。
また、本実施形態のように、基板１１をＧａＮ基板、ＳｉＣ基板、Ｓｉ基板、及びサファイア基板のうち何れかとし、電子走行層１４をｉ型ＧａＮ層とし、障壁層１５をｉ型ＩｎＡｌＮ層とすることができる。これにより、広いバンドギャップを有し、極めて大きな絶縁破壊電圧及び飽和電子速度を有するＧａＮ系ＨＥＭＴを実現できる。また障壁層１５の上部に、障壁層１５よりもバンドギャップの小さい（例えばＧａＮ）半導体層、いわゆるキャップ層を含む構造を用いても良い。
また、本実施形態のように、ゲート電極３３を形成する工程において、高濃度ｎ型半導体層２６をエッチングするためのレジストマスク６４を再利用してゲート電極３３を形成してもよい。これにより、工程数を少なくすることができる。
また、本実施形態のように、高濃度ｎ型半導体層２６がｎ型のＺｎＯ系化合物半導体層の場合、高濃度ｎ型半導体領域２６ａ，２６ｂを形成する工程において、エッチャントとして希釈クエン酸、希釈アコニット酸、及び酢酸のうち少なくとも一つを用いることができる。これにより、高濃度ｎ型半導体領域２６ａ，２６ｂの表面２６ｃと障壁層１５の表面との成す角θ１を、１３５°〜１６０°といった大きな角度にすることができる。
また、本実施形態のように、電子走行層１４がｉ型ＧａＮ層であり、障壁層１５がｉ型ＩｎＡｌＮ層である場合、Ｃｌ2及びＢＣｌ3のうち少なくとも一方を用いたドライエッチングによりメサ１４ｂを形成することができる。
本発明による高電子移動度トランジスタ、及び高電子移動度トランジスタの製造方法は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態ではＧａＮ系のＨＥＭＴを例示したが、本発明はこれ以外にも様々な半導体材料のＨＥＭＴに適用することができる。
また、上記実施形態では、高濃度ｎ型半導体層をエッチングするためのレジストマスクを再利用してゲート電極を形成しているが、高濃度ｎ型半導体層をエッチングしたのちにレジストマスクを一旦除去し、ゲート電極を形成するためのマスクを再度形成したのち、ゲート電極を形成してもよい。
１１…基板、１１ａ…主面、１３…バッファ層、１４…電子走行層、１４ａ…凹部、１４ｂ…メサ、１４ｃ…側面、１５…障壁層、２６…高濃度ｎ型半導体層、２６ａ，２６ｂ…高濃度ｎ型半導体領域、３１…ソース電極、３２…ドレイン電極、３３…ゲート電極、６４…レジストマスク、６４ａ…開口。

Claims (7)

  1. 主面を有する基板と、
    前記主面上に設けられ、メサ構造を有する電子走行層と、
    前記メサ構造上に設けられ、前記電子走行層よりも大きいバンドギャップを有する障壁層と、
    前記電子走行層上に設けられ、前記メサ構造及び前記障壁層の側面にそれぞれ接する二つの高濃度ｎ型半導体領域と、
    一方の前記高濃度ｎ型半導体領域上に設けられたソース電極と、
    他方の前記高濃度ｎ型半導体領域上に設けられたドレイン電極と、
    前記障壁層上に設けられたゲート電極と、
    を備え、
    前記障壁層の表面の水平位置は、前記高濃度ｎ型半導体領域の各表面の水平位置よりも低く、
    各高濃度ｎ型半導体領域の前記表面のうち前記障壁層に隣接する一部と、前記障壁層の前記表面との成す角が１３５°以上１６０°以下の範囲内にある、高電子移動度トランジスタ。
  2. 各高濃度ｎ型半導体領域がｎ型のＺｎＯ系化合物半導体領域である、請求項１に記載の高電子移動度トランジスタ。
  3. 前記基板がＧａＮ基板、ＳｉＣ基板、Ｓｉ基板、及びサファイア基板のうち何れかであり、前記電子走行層がｉ型ＧａＮ層であり、前記障壁層がｉ型ＩｎＡｌＮ層である、請求項１または２に記載の高電子移動度トランジスタ。
  4. 電子走行層、及び前記電子走行層よりも大きいバンドギャップを有する障壁層を基板の主面上に順に成長させる工程と、
    前記障壁層及び前記電子走行層をエッチングすることによりメサ構造を形成する工程と、
    前記主面上に高濃度ｎ型半導体層を形成する工程と、
    前記メサ構造上に開口を有するマスクを前記高濃度ｎ型半導体層上に形成する工程と、
    前記マスクの前記開口を通じて前記メサ構造上の前記高濃度ｎ型半導体層にウェットエッチングを施すことにより、高濃度ｎ型半導体領域を形成する工程と、
    前記メサ構造上にゲート電極を形成する工程と、
    を含む、高電子移動度トランジスタの製造方法。
  5. 前記ゲート電極を形成する工程において、前記マスクを利用して前記ゲート電極を形成する、請求項４に記載の高電子移動度トランジスタの製造方法。
  6. 前記高濃度ｎ型半導体層がｎ型のＺｎＯ系化合物半導体層であり、
    前記高濃度ｎ型半導体領域を形成する工程において、エッチャントとして希釈クエン酸、希釈アコニット酸、及び酢酸のうち少なくとも一つを用いる、請求項４または５に記載の高電子移動度トランジスタの製造方法。
  7. 前記電子走行層がｉ型ＧａＮ層であり、前記障壁層がｉ型ＩｎＡｌＮ層であり、
    Ｃｌ2及びＢＣｌ3のうち少なくとも一方を用いたドライエッチングにより前記メサ構造を形成する、請求項４〜６のいずれか一項に記載の高電子移動度トランジスタの製造方法。
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