JP2554868B2 - 電源電位供給回路 - Google Patents
電源電位供給回路Info
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- JP2554868B2 JP2554868B2 JP61246692A JP24669286A JP2554868B2 JP 2554868 B2 JP2554868 B2 JP 2554868B2 JP 61246692 A JP61246692 A JP 61246692A JP 24669286 A JP24669286 A JP 24669286A JP 2554868 B2 JP2554868 B2 JP 2554868B2
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Control Of Electrical Variables (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路、殊に絶縁ゲート電界効果型
トランジスタを用いた集積回路において、入力ゲートを
高電位（ハイレベル）もしくは低電位（ロウレベル）に
固定して用いる回路に該電位を供給する回路に関する。
トランジスタを用いた集積回路において、入力ゲートを
高電位（ハイレベル）もしくは低電位（ロウレベル）に
固定して用いる回路に該電位を供給する回路に関する。
従来、絶縁ゲート電界効果型トランジスタを用いた集
積回路において未使用で浮いたゲートや、入力ゲートを
高電位もしくは低電位に固定して用いる回路が存在する
場合には、（１）電源配線から電源電位を直接当該ゲー
トに供給したり、（２）第５図に見られるように、抵抗
素子201を拡散抵抗やポリシリコン抵抗で形成して第１
端子202を電源配線に接続し、第２端子203を浮いたゲー
トや高電位もしくは低電位に固定すべき入力ゲートに接
続していた。
積回路において未使用で浮いたゲートや、入力ゲートを
高電位もしくは低電位に固定して用いる回路が存在する
場合には、（１）電源配線から電源電位を直接当該ゲー
トに供給したり、（２）第５図に見られるように、抵抗
素子201を拡散抵抗やポリシリコン抵抗で形成して第１
端子202を電源配線に接続し、第２端子203を浮いたゲー
トや高電位もしくは低電位に固定すべき入力ゲートに接
続していた。
しかしながら、前述した従来の第１の例のように電源
から直接、入力ゲートに電位を与えた場合、電源間に静
電気が加わると静電気破壊が起きやすいという欠点があ
る。つまり第４図は絶縁ゲート電界効果型トランジスタ
の断面図を示すものであるが、ゲート端子101に直接、
電源電位、例えば正極電位を与え、Ｎ型絶縁ゲート電界
効果型トランジスタのソース電極103に負極電位が加わ
っているとするとゲート膜102には電源電位が直接かか
ることになる。ゲート膜102は一般に非常に薄く数百オ
ングストロームであって高電界になりやすく通常の使用
電圧には耐えられるが、静電気のような高電圧が直接加
わると絶縁破壊を起す。結局、電源配線から入力ゲート
に直接、低いインピーダンスで電位を与えると電源間に
加わった静電気がそのままトランジスタの薄いゲート膜
にかかり、破壊につながるのである。
から直接、入力ゲートに電位を与えた場合、電源間に静
電気が加わると静電気破壊が起きやすいという欠点があ
る。つまり第４図は絶縁ゲート電界効果型トランジスタ
の断面図を示すものであるが、ゲート端子101に直接、
電源電位、例えば正極電位を与え、Ｎ型絶縁ゲート電界
効果型トランジスタのソース電極103に負極電位が加わ
っているとするとゲート膜102には電源電位が直接かか
ることになる。ゲート膜102は一般に非常に薄く数百オ
ングストロームであって高電界になりやすく通常の使用
電圧には耐えられるが、静電気のような高電圧が直接加
わると絶縁破壊を起す。結局、電源配線から入力ゲート
に直接、低いインピーダンスで電位を与えると電源間に
加わった静電気がそのままトランジスタの薄いゲート膜
にかかり、破壊につながるのである。
第５図に示すような従来の第２の例、つまり拡散やポ
リシリコンによって抵抗素子201を作り、該抵抗を通し
て電源電位を入力ゲートに与えた場合、電源間に静電気
が加わっても前記抵抗素子の抵抗値が充分に大きければ
静電気の影響は緩和され、破壊されることはなくなる。
しかしながら前記抵抗素子を拡散やポリシリコンで作る
場合、充分な抵抗値を得る為には大きなパターン面積を
必要とする。そして集積回路の高集積化、高速化ととも
にゲート膜が更に薄く、そしてポリサイドやシリサイド
やサリサイドの使用とともに充分な抵抗値を適度なパタ
ーン面積で形成することが難しくなってきた。またトラ
ンジスタの配列を基本とするゲートアレイ用集積回路で
は抵抗素子を拡散やポリシリコンで作るということ自体
が配置配線の一貫性を欠き、問題となっていた。
リシリコンによって抵抗素子201を作り、該抵抗を通し
て電源電位を入力ゲートに与えた場合、電源間に静電気
が加わっても前記抵抗素子の抵抗値が充分に大きければ
静電気の影響は緩和され、破壊されることはなくなる。
しかしながら前記抵抗素子を拡散やポリシリコンで作る
場合、充分な抵抗値を得る為には大きなパターン面積を
必要とする。そして集積回路の高集積化、高速化ととも
にゲート膜が更に薄く、そしてポリサイドやシリサイド
やサリサイドの使用とともに充分な抵抗値を適度なパタ
ーン面積で形成することが難しくなってきた。またトラ
ンジスタの配列を基本とするゲートアレイ用集積回路で
は抵抗素子を拡散やポリシリコンで作るということ自体
が配置配線の一貫性を欠き、問題となっていた。
そこで本発明は以上のような問題点を解決するもの
で、その目的とするところは静電気破壊に対して充分な
大きさのインピーダンスを持って、かつ比較的小さいパ
ターン面積で、かつトランジスタの配列を基本とするゲ
ートアレイ用集積回路にも無理なく用いることの出来、
そして様々な製造プロセスでも用いることの出来る電源
電位供給回路を提供することにある。
で、その目的とするところは静電気破壊に対して充分な
大きさのインピーダンスを持って、かつ比較的小さいパ
ターン面積で、かつトランジスタの配列を基本とするゲ
ートアレイ用集積回路にも無理なく用いることの出来、
そして様々な製造プロセスでも用いることの出来る電源
電位供給回路を提供することにある。
本発明は ａ）半導体集積回路を構成する電源電位供給回路であっ
て、 ｂ）ソース電極を第１電源電位に接続した第１導電型の
第１絶縁ゲート電界効果トランジスタと、 ｃ）ソース電極を第２電源電位に接続した第２導電型の
第２絶縁ゲート電界効果トランジスタと、 ｄ）ソース電極を前記第１電源電位に接続した前記第１
導電型の第３絶縁ゲート電界効果トランジスタとからな
り、 ｅ）前記第１絶縁ゲート電界効果型トランジスタのドレ
イン電極は前記第２絶縁ゲート電界効果型トランジスタ
のゲート電極及び第１電源電位出力に接続され、 ｆ）前記第２絶縁ゲート電界効果型トランジスタのドレ
イン電極は前記第１絶縁ゲート電界効果型トランジスタ
のゲート電極及び第２電源電位出力に接続され、 ｇ）前記第３絶縁ゲート電界効果型トランジスタのドレ
イン電極及びゲート電極は互いに接続され、かつ前記第
１絶縁ゲート電界効果型トランジスタの前記ドレイン電
極に接続されていることを特徴とする。
て、 ｂ）ソース電極を第１電源電位に接続した第１導電型の
第１絶縁ゲート電界効果トランジスタと、 ｃ）ソース電極を第２電源電位に接続した第２導電型の
第２絶縁ゲート電界効果トランジスタと、 ｄ）ソース電極を前記第１電源電位に接続した前記第１
導電型の第３絶縁ゲート電界効果トランジスタとからな
り、 ｅ）前記第１絶縁ゲート電界効果型トランジスタのドレ
イン電極は前記第２絶縁ゲート電界効果型トランジスタ
のゲート電極及び第１電源電位出力に接続され、 ｆ）前記第２絶縁ゲート電界効果型トランジスタのドレ
イン電極は前記第１絶縁ゲート電界効果型トランジスタ
のゲート電極及び第２電源電位出力に接続され、 ｇ）前記第３絶縁ゲート電界効果型トランジスタのドレ
イン電極及びゲート電極は互いに接続され、かつ前記第
１絶縁ゲート電界効果型トランジスタの前記ドレイン電
極に接続されていることを特徴とする。
更に、本発明はソース電極を前記第２電源電位に接続
した前記第２導電型の第４絶縁ゲート電界効果型トラン
ジスタを有し、該第４絶縁ゲート電界効果型トランジス
タのドレイン電極及びゲート電極は互いに接続され、か
つ前記第２絶縁ゲート電界効果型トランジスタの前記ド
レイン電極に接続されていることを特徴とする。
した前記第２導電型の第４絶縁ゲート電界効果型トラン
ジスタを有し、該第４絶縁ゲート電界効果型トランジス
タのドレイン電極及びゲート電極は互いに接続され、か
つ前記第２絶縁ゲート電界効果型トランジスタの前記ド
レイン電極に接続されていることを特徴とする。
本発明の上記の構成によればＰ型絶縁ゲート電極効果
型トランジスタ（以下Ｐ型MOSFETと略す）のドレイン電
極には必ず正極の電源電位が、またＮ型絶縁ゲート電界
効果型トランジスタ（以下Ｎ型MOSFETと略す）のドレイ
ン電極には必ず負極の電源電位が得られ、かつトランジ
スタのみによって構成されているので充分大きなインピ
ーダンスを持って電源電位を供給する回路となる。
型トランジスタ（以下Ｐ型MOSFETと略す）のドレイン電
極には必ず正極の電源電位が、またＮ型絶縁ゲート電界
効果型トランジスタ（以下Ｎ型MOSFETと略す）のドレイ
ン電極には必ず負極の電源電位が得られ、かつトランジ
スタのみによって構成されているので充分大きなインピ
ーダンスを持って電源電位を供給する回路となる。
第１図は本発明の第１の実施例を示す回路図である。
第１図において11,13はＰ型MOSFETであり、12はＮ型MOS
FETである。Ｐ型MOSFET11,13のソース電極は正極の電源
電位＋VDDに接続され、Ｎ型MOSFET12のソース電極は負
極の電源電位−VSSに接続されている。Ｐ型MOSFET11の
ドレイン電極はＮ型MOSFET12のゲート電極に接続されて
いるとともに本発明の電源電位供給回路としての高電位
出力15となっている。Ｎ型MOSFET12のドレイン電極はＰ
型MOSFET11のゲート電極に接続されているとともに本発
明の電源電位供給回路としての低電位出力16となってい
る。Ｐ型MOSFET13のドレイン電極とゲート電極は互いに
接続されているとともにＰ型MOSFET11のドレイン電極に
接続されている。さて以上の回路においてＰ型MOSFET11
とＮ型MOSFET12が共にオン（ON）状態である高電位出力
15が高電位、低電位出力16が低電位の場合にはＰ型MOSF
ET11とＮ型MOSFET12が互いにオン状態を強化しあうので
安定状態となる。またＰ型MOSFET11とＮ型MOSFET12の少
くとも一方がオン状態であればそのドレイン電位が他方
のMOSFETのゲート電極に達し、オンさせる方向に働くの
で２個のMOSFET11,12は共にオン状態で安定する。ま
た、たまたま高電位出力15が低電位，低電位出力16が高
電位の場合でMOSFET11,12が共にオフ（OFF）のとき、Ｐ
型MOSFET13により高電位出力15は少くとも（VDD−VTP）
の電位以上にはなる。但し、VTPはＰ型MOSFETのスレッ
ショルド電圧である。するとＮ型MOSFET12がオンし、低
電位出力16は−VSS電位となるとともに、Ｐ型MOSFET11
はオンして高電位出力15が＋VDD電位となって安定す
る。したがってどのような場合でも結局はＰ型MOSFET11
とＮ型MOSFET12が共にオン状態で安定し、高電位出力15
からは＋VDDの電位、低電位出力16からは−VSSの電位が
出力として得られる。
第１図において11,13はＰ型MOSFETであり、12はＮ型MOS
FETである。Ｐ型MOSFET11,13のソース電極は正極の電源
電位＋VDDに接続され、Ｎ型MOSFET12のソース電極は負
極の電源電位−VSSに接続されている。Ｐ型MOSFET11の
ドレイン電極はＮ型MOSFET12のゲート電極に接続されて
いるとともに本発明の電源電位供給回路としての高電位
出力15となっている。Ｎ型MOSFET12のドレイン電極はＰ
型MOSFET11のゲート電極に接続されているとともに本発
明の電源電位供給回路としての低電位出力16となってい
る。Ｐ型MOSFET13のドレイン電極とゲート電極は互いに
接続されているとともにＰ型MOSFET11のドレイン電極に
接続されている。さて以上の回路においてＰ型MOSFET11
とＮ型MOSFET12が共にオン（ON）状態である高電位出力
15が高電位、低電位出力16が低電位の場合にはＰ型MOSF
ET11とＮ型MOSFET12が互いにオン状態を強化しあうので
安定状態となる。またＰ型MOSFET11とＮ型MOSFET12の少
くとも一方がオン状態であればそのドレイン電位が他方
のMOSFETのゲート電極に達し、オンさせる方向に働くの
で２個のMOSFET11,12は共にオン状態で安定する。ま
た、たまたま高電位出力15が低電位，低電位出力16が高
電位の場合でMOSFET11,12が共にオフ（OFF）のとき、Ｐ
型MOSFET13により高電位出力15は少くとも（VDD−VTP）
の電位以上にはなる。但し、VTPはＰ型MOSFETのスレッ
ショルド電圧である。するとＮ型MOSFET12がオンし、低
電位出力16は−VSS電位となるとともに、Ｐ型MOSFET11
はオンして高電位出力15が＋VDD電位となって安定す
る。したがってどのような場合でも結局はＰ型MOSFET11
とＮ型MOSFET12が共にオン状態で安定し、高電位出力15
からは＋VDDの電位、低電位出力16からは−VSSの電位が
出力として得られる。
第２図は本発明の第２の実施例を示す回路図である。
第２図においては21はＰ型MOSFETであり、22,24はＮ型M
OSFETである。Ｐ型MOSFET21のソース電極は＋VDDに接続
され、Ｎ型MOSFET22,24のソース電極は−VSSに接続され
ている。Ｐ型MOSFET21のドレイン電極はＮ型MOSFET22の
ゲート電極に接続されているとともに本発明の電源電位
供給回路としての高電位出力25となっている。Ｎ型MOSF
ET22のドレイン電極はＰ型MOSFET21のゲート電極に接続
されているとともに本発明の電源電位供給回路としての
低電位出力26となっている。Ｎ型MOSFET24のドレイン電
極とゲート電極は互いに接続されているとともにＮ型MO
SFET22のドレイン電極に接続されている。さて以上の回
路においMOSFET21,22は第１図の回路のMOSFET11,12にそ
れぞれ相当し、Ｎ型MOSFET24は第１図の回路のＰ型MOSF
ET13がＰ型で＋VDD側であったものをＮ型で−VSS側に置
きかえたものである。第１図のMOSFET13及び第２図のMO
SFET14はそれぞれ第１図のMOSFET11,12、第２図のMOSFE
T21,22がすべてオフの状態であった場合に少くとも一方
のMOSFETをオンさせカットオフ状態から脱け出すことを
保証する為のものであるので同様の動作及び役目をす
る。したがって第２図の回路も第１図の回路と同様にど
のような場合でも結局はＰ型MOSFET21とＮ型MOSFET22が
共にオン状態で安定し、高電位出力25からは＋VDDの電
位、低電位出力26からは−VSSの電位が出力として得ら
れる。
第２図においては21はＰ型MOSFETであり、22,24はＮ型M
OSFETである。Ｐ型MOSFET21のソース電極は＋VDDに接続
され、Ｎ型MOSFET22,24のソース電極は−VSSに接続され
ている。Ｐ型MOSFET21のドレイン電極はＮ型MOSFET22の
ゲート電極に接続されているとともに本発明の電源電位
供給回路としての高電位出力25となっている。Ｎ型MOSF
ET22のドレイン電極はＰ型MOSFET21のゲート電極に接続
されているとともに本発明の電源電位供給回路としての
低電位出力26となっている。Ｎ型MOSFET24のドレイン電
極とゲート電極は互いに接続されているとともにＮ型MO
SFET22のドレイン電極に接続されている。さて以上の回
路においMOSFET21,22は第１図の回路のMOSFET11,12にそ
れぞれ相当し、Ｎ型MOSFET24は第１図の回路のＰ型MOSF
ET13がＰ型で＋VDD側であったものをＮ型で−VSS側に置
きかえたものである。第１図のMOSFET13及び第２図のMO
SFET14はそれぞれ第１図のMOSFET11,12、第２図のMOSFE
T21,22がすべてオフの状態であった場合に少くとも一方
のMOSFETをオンさせカットオフ状態から脱け出すことを
保証する為のものであるので同様の動作及び役目をす
る。したがって第２図の回路も第１図の回路と同様にど
のような場合でも結局はＰ型MOSFET21とＮ型MOSFET22が
共にオン状態で安定し、高電位出力25からは＋VDDの電
位、低電位出力26からは−VSSの電位が出力として得ら
れる。
第３図は本発明の第３の実施例を示す回路図である。
第３図において31,33はＰ型MOSFETであり、32,34はＮ型
MOSFETである。Ｐ型MOSFET31,33のソース電極は＋VDDに
接続され、Ｎ型MOSFET32,34のソース電極−VSSに接続さ
れている。Ｐ型MOSFET31のドレイン電極はＮ型MOSFET32
のゲート電極に接続されているとともに本発明の電源電
位供給回路としての高電位出力35となっている。Ｎ型MO
SFET32のドレイン電極はＰ型MOSFET31のゲート電極に接
続されているとともに本発明の電源電位供給回路として
の低電位出力36となっている。Ｐ型MOSFET33のドレイン
電極とゲート電極は互いに接続されているとともにＰ型
MOSFET31のドレイン電極に接続されている。Ｎ型MOSFET
34のドレイン電極とゲート電極は互いに接続されている
とともにＮ型MOSFET32のドレイン電極に接続されてい
る。さて以上の回路はMOSFET31,32のカットオフを保証
する回路としてＰ型MOSFET33とＮ型MOSFET34の２個のMO
SFETを用いたもので動作原理は第１図や第２図の回路と
同様である。
第３図において31,33はＰ型MOSFETであり、32,34はＮ型
MOSFETである。Ｐ型MOSFET31,33のソース電極は＋VDDに
接続され、Ｎ型MOSFET32,34のソース電極−VSSに接続さ
れている。Ｐ型MOSFET31のドレイン電極はＮ型MOSFET32
のゲート電極に接続されているとともに本発明の電源電
位供給回路としての高電位出力35となっている。Ｎ型MO
SFET32のドレイン電極はＰ型MOSFET31のゲート電極に接
続されているとともに本発明の電源電位供給回路として
の低電位出力36となっている。Ｐ型MOSFET33のドレイン
電極とゲート電極は互いに接続されているとともにＰ型
MOSFET31のドレイン電極に接続されている。Ｎ型MOSFET
34のドレイン電極とゲート電極は互いに接続されている
とともにＮ型MOSFET32のドレイン電極に接続されてい
る。さて以上の回路はMOSFET31,32のカットオフを保証
する回路としてＰ型MOSFET33とＮ型MOSFET34の２個のMO
SFETを用いたもので動作原理は第１図や第２図の回路と
同様である。
以上述べたように本発明によればトランジスタのみの
構成によって電源電位を直接ゲート電極に印加すること
なしに供給する回路が作れるので、電源間に加わる静電
気破壊を防ぐに充分なインピーダンスを容易に小さなパ
ターン面積で実現できるという効果がある。
構成によって電源電位を直接ゲート電極に印加すること
なしに供給する回路が作れるので、電源間に加わる静電
気破壊を防ぐに充分なインピーダンスを容易に小さなパ
ターン面積で実現できるという効果がある。
また同じくトランジスタのみの構成であるのでトラン
ジスタの配列を基本とするゲートアレイ用集積回路にも
用いることが出来るという効果がある。
ジスタの配列を基本とするゲートアレイ用集積回路にも
用いることが出来るという効果がある。
また同じくトランジスタのみの構成であるのでゲート
膜の薄い製造プロセスや、シート抵抗の小さいポリサイ
ド，シリサイド，サリサイドを用いた製造プロセスも含
めて広範囲の製造プロセスに適用できるという効果があ
る。
膜の薄い製造プロセスや、シート抵抗の小さいポリサイ
ド，シリサイド，サリサイドを用いた製造プロセスも含
めて広範囲の製造プロセスに適用できるという効果があ
る。
また本発明の１回路によって高電位及び低電位の２本
の電源電位を同時に取り出せるという効果がある。
の電源電位を同時に取り出せるという効果がある。
第１図，第２図，第３図は本発明のそれぞれ第1,第2,第
３の実施例を示す回路図、第４図は絶縁ゲート電界効果
型トランジスタの構造を示す断面図、第５図は従来の電
源電位供給回路の一例を示す回路図である。 11,13,21,31,33……Ｐ型MOSFET 12,22,24,32,34……Ｎ型MOSFET 15,25,35……高電位出力 16,26,36……低電位出力 101……ゲート電極 102……ゲート膜 103……ソース電極 104……ドレイン電極 105……基板
３の実施例を示す回路図、第４図は絶縁ゲート電界効果
型トランジスタの構造を示す断面図、第５図は従来の電
源電位供給回路の一例を示す回路図である。 11,13,21,31,33……Ｐ型MOSFET 12,22,24,32,34……Ｎ型MOSFET 15,25,35……高電位出力 16,26,36……低電位出力 101……ゲート電極 102……ゲート膜 103……ソース電極 104……ドレイン電極 105……基板
Claims (2)
- 【請求項１】ａ）半導体集積回路を構成する電源電位供
給回路であって、 ｂ）ソース電極を第１電源電位に接続した第１導電型の
第１絶縁ゲート電界効果トランジスタと、 ｃ）ソース電極を第２電源電位に接続した第２導電型の
第２絶縁ゲート電界効果トランジスタと、 ｄ）ソース電極を前記第１電源電位に接続した前記第１
導電型の第３絶縁ゲート電界効果トランジスタとからな
り、 ｅ）前記第１絶縁ゲート電界効果型トランジスタのドレ
イン電極は前記第２絶縁ゲート電界効果型トランジスタ
のゲート電極及び第１電源電位出力に接続され、 ｆ）前記第２絶縁ゲート電界効果型トランジスタのドレ
イン電極は前記第１絶縁ゲート電界効果型トランジスタ
のゲート電極及び第２電源電位出力に接続され、 ｇ）前記第３絶縁ゲート電界効果型トランジスタのドレ
イン電極及びゲート電極は互いに接続され、かつ前記第
１絶縁ゲート電界効果型トランジスタの前記ドレイン電
極に接続されていることを特徴とする電源電位供給回
路。 - 【請求項２】ソース電極を前記第２電源電位に接続した
前記第２導電型の第４絶縁ゲート電界効果型トランジス
タを有し、該第４絶縁ゲート電界効果型トランジスタの
ドレイン電極及びゲート電極は互いに接続され、かつ前
記第２絶縁ゲート電界効果型トランジスタの前記ドレイ
ン電極に接続されていることを特徴とする特許請求の範
囲第１項記載の電源電位供給回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61246692A JP2554868B2 (ja) | 1986-10-17 | 1986-10-17 | 電源電位供給回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61246692A JP2554868B2 (ja) | 1986-10-17 | 1986-10-17 | 電源電位供給回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63100764A JPS63100764A (ja) | 1988-05-02 |
| JP2554868B2 true JP2554868B2 (ja) | 1996-11-20 |
Family
ID=17152205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61246692A Expired - Lifetime JP2554868B2 (ja) | 1986-10-17 | 1986-10-17 | 電源電位供給回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2554868B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940009696B1 (ko) * | 1991-10-08 | 1994-10-15 | 현대전자산업주식회사 | 열 캐리어 방지 회로 |
-
1986
- 1986-10-17 JP JP61246692A patent/JP2554868B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63100764A (ja) | 1988-05-02 |
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