JP2563796B2 - 半導体回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、パルス信号を増幅・整形し伝達する半導
体回路に関するものである。

〔従来の技術〕

第４図は従来のパルス信号伝達回路の一例を示す。
（３）は第１の反転回路で、ｐチヤンネルトランジスタ
（Q₁）とＮチヤンネルトランジスタ（Q₂）のコンタクタ
ンスの比は2:1になつている。（４）は第２の反転回路
で、Ｐチヤンネルトランジスタ（Q₃）とＮチヤンネルト
ランジスタ（Q₄）のコンダクタンスの比は1:2になつて
いる。（５）は第３の反転回路で、Ｐチヤンネルトラン
ジスタ（Q₅）とＮチヤンネルトランジスタ（Q₆）のコン
ダクタンスは等しくなつている。（２）はATDパルス発
生回路である。ATDとは、アドレス・トランジシヨン・
デイテクトの略称であり、一般的には遅延回路を組み合
わせることにより、アドレス信号の変化を検出し、パル
ス信号を発生するようになつている。第４図において
は、アドレスピン（１）に入力されるアドレス信号
（Ａ）が変化することにより、ATDパルス発生回路
（２）において、負のパルス信号（Ｂ）が発生する。

第３の反転回路（５）の出力（Eb）は、センスアンプ
のイコライズ回路（６）及び、ワード線プルダウン回路
（７）に入力される。

次に動作について説明する。第５図は第４図の回路の
タイミングチヤードである。第５図（イ）に示す様にア
ドレスピン（１）に入力されるアドレス信号（Ａ）が変
化すると、ATDパルス発生回路（２）により、第５図の
（ロ）に示す様に負のパルス信号（Ｂ）が発生させられ
る。ATDパルス信号（Ｂ）は、第１の反転回路（３）に
入力され、第５図の（ハ）に示す様に正のパルス信号
（Cb）が出力される。第１の反転回路（３）の判定レベ
ルは、Ｐチヤンネルトランジスタ（Q₁）のコンダクタン
スがＮチヤンネルトランジスタ（Q₂）のコンダクタンス
の２倍であるため、1/2Vccより高くなつている。そのた
め第１の反転回路（３）は比較的振幅（Ｈ）の小さいパ
ルス信号が入力されても、そのパルス信号のピーク値
（Ｍ）が判定レベルに達しやすいため出力パルスは発生
しやすい。第２の反転回路（４）は、第１の反転回路
（３）とは逆に判定レベルが1/2Vccより低くなつてお
り、第１の反転回路（３）と同様の効果がある。

第３の反転回路（５）は、判定レベルが1/2Vccであ
り、パルス波形を整形する。上記のATDパルス信号伝達
回路により、比較的振幅の小さいパルス信号も、充分な
振幅をもつパルス信号に整形され出力される。

しかし、アドレスピン（１）に、第６図の（イ）に示
すように、第５図の（イ）に示すアドレス信号が何らか
の障害によって減衰してノイズ信号として認められるよ
うな信号として入力された時、第６図の（ロ）に示すよ
うに、充分な振幅をもつパルス信号が得られない。こう
いつた不充分なATDパルス信号は、第1,第2,第３の反転
回路（３），（４），（５）の何れかにおいて、常に判
定レベルに達せず、出力されなくなれば問題はない。ま
た、第５図に示したように、常に完全なパルス信号が出
力されれば問題はない。しかし、第６図の（ニ）に示す
ように、第２の反転回路の出力信号（Db）のピーク値
（Ｍ）が第３の反転回路（５）の判定レベルと近接した
状態になると、第６図の（ホ）に示すように、第３の反
転回路の出力（Eb）として不完全なパルス信号が発生し
てしまう。この不完全なパルス信号は、誤動作の原因と
なる。

〔発明が解決しようとする問題点〕

従来のATDパルス信号伝達回路で用いられる反転回路
は、判定レベルが１点でしか存在しないため、ピーク値
が判定レベルと近接しているような、パルス信号が入力
した時、充分にパルス信号を伝達することができず、時
として所望の振幅及びパルス幅に満たない不完全なパル
ス信号を発生させるという問題点があつた。

この発明は上記のような問題点を解消するためになさ
れたもので、上記の様に正常な信号が減衰してピーク値
が判定レベルと近接している様なパルス信号が入力され
た場合でも、確実に増幅・整形し、伝達できるような半
導体回路を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る半導体回路は、パルス信号が供給され
る第１の反転回路と、この第１の反転回路の出力を遅延
させる遅延回路と、この遅延回路の出力を入力とする第
２の反転回路と、この第２の反転回路の出力を入力とす
る第３の反転回路と、この第３の反転回路の出力を入力
とし、上記第２の反転回路の判定レベルを制御するドラ
イブトランジスタを用いることにより、確実にパルス信
号を増幅・整形し、伝達できるようにしたものである。

〔作用〕

この発明における第２の反転回路は、ヒステリシス特
性を有し、その判定レベルは２点存在する。従つて、こ
の第２の反転回路に遅延されたパルス信号が入力された
時、この入力パルス信号のピーク値が１方の判定レベル
の値と近接していても、この入力信号がもう１方の判定
レベルの値になるまでの時間は、“H"として出力され
る。

〔発明の実施例〕

以下、この発明の一実施例を図に従つて説明する。第
１図は、この発明の一実施例であり、ATDパルス信号伝
達回路を示すものである。（３）は第１の反転回路であ
り、Ｐチヤンネルトランジスタ（Q₁）は、Ｎチヤンネル
トランジスタ（Q₂）よりコンダクタンスが大きい。
（C₁），（C₂）はコンデンサーで、各々遅延回路を為
す。（４）は第２の反転回路であり、（Q₇）は第３の反
転回路の出力を入力とするＰチャンネルによってシュミ
ットトリガー回路を構成するドライブトランジスタであ
る。Ｎチヤンネルトランジスタ（Q₄）は、Ｐチヤンネル
トランジスタ（Q₃），（Q₇）よりもコンダクタンスが大
きい。（５）は第３の反転回路であり、Ｐチヤンネルト
ランジスタ（Q₅）とＮチヤンネルトランジスタ（Q₆）の
コンダクタンスは等しい。ATDパルス発生回路（２）は
アドレスピン（１）に入力されるアドレス信号（Ａ）の
変化を検出し、負のパルス信号（Ｂ）を発生する。第３
の反転回路の出力（Ea）は、センスアンプのイコライズ
回路（６）及び、ワード線プルダウン回路（７）に入力
される。

次に上記実施例の動作について説明する。第２図は、
上記実施例のタイミングチヤートである。第２図の
（イ）に示す様にアドレス信号（Ａ）の変化を検出し、
ATDパルス発生回路（２）において第２図の（ロ）に示
す様に負のパルス信号（Ｂ）が発生する。このパルス信
号（Ｂ）は第１の反転回路（３）に入力されるが、この
第１の反転回路（３）の出力端には容量（C₁），（C₂）
が付いているため、出力は遅延される。その際、第１の
反転回路（３）は、Ｐチヤンネルトランジスタ（Q₁）の
方がＮチヤンネルトランジスタ（Q₂）よりコンダクタン
スが大きいため、上記第１の反転回路の出力（Ca）は、
第２図の（ハ）に示す様に主に立ち下がりが遅延され
る。この遅延された第１の反転回路の出力（Ca）は、第
２の反転回路（４）に入力されるが、上記第１の反転回
路の出力（Ca）が“L"から“H"に変わる時には、最初ド
ライブトランジスタ（Q₇）は“ON"している。そのた
め、第２の反転回路（４）のＰチヤンネルトランジスタ
は（Q₃）と（Q₇）を合わせたコンダクタンスを持つこと
になり、第２図の（ハ）に示したようにVI_Hという判定
レベルを持つ。逆に、上記第１の反転回路の出力（Ca）
が“H"から“L"に変わる時には、ドライブトランジスタ
（Q₇）は“OFF"した状態から反転が始まるので、第２の
反転回路（４）の判定レベルは、VI_Hよりも低い値VI_Lに
なる。よつて、この第２の反転回路の出力（Da）は、第
２図の（ニ）に示す様に上記第１の反転回路の出力（C
a）が、一旦、VI_Hに上昇してからVI_Lに低下するまでの
間“L"になる。ここで、上記第１の反転回路の出力（C
a）は、立ち下がりが遅延されているため、上記第２の
反転回路の出力（Da）が“L"になつている時間は、最低
限確保される。上記第２の反転回路の出力（Da）は第３
の反転回路（５）に入力され、第２図の（ホ）に示す様
に正の完全なパルス信号が出力される。

第３図は、上記ATDパルス信号伝達回路で、アドレス
ピン（１）にノイズと見なされるような正常な信号が入
った場合のタイミングチヤートである。第３図の（イ）
に示すようにアドレスピン（１）に第２図の（イ）に示
したアドレス信号とは波形の異なるノイズ信号と見なさ
れるような正常な信号が入力した場合、ATDパルス信号
（Ｂ）は充分な振幅をもたない。この不充分なATDパル
ス信号（Ｂ）は、常に第1,第２の反転回路（３），
（４）のどちらかにおいて、判定レベルに達せず、出力
されなくなれば問題はない。仮に第３図の（ハ）に示す
ように、第１の反転回路の出力（Ca）のピーク値（Ｍ）
が第２の反転回路の判定レベルVIHに近接している場合
でも、第１の反転回路の出力（Ca）の出力が第２の反転
回路の判定レベルVI_Lに低下するまでの時間、第３図の
（ニ）に示すように第２の反転回路の出力は“L"とな
る。ここで第１の反転回路の出力（Ca）はその立ち下が
りが遅延されているので、上記第２の反転回路の出力
（Da）は最低限確保される。従って、第３図（ホ）の第
３の反転回路の出力（Ea）の振幅及びパルス幅は所望の
ものが得られる。

尚、上記実施例では、第１の反転回路（３）の入力に
負のパルス信号を用い、この第１の反転回路（３）の出
力の立ち上がりを遅延させる回路を示したが、上記第１
の反転回路（３）に、正のパルス信号を入力し、出力の
立ち下がりを遅延させても上記実施例を同様に効果を奏
する。

また、第１の反転回路（３）に正または負のパルス信
号が入力される場合、出力の立ち上がりと立ち下がり両
方を遅延させてもよい。

尚、上記実施例では、第２の反転回路（４）のドライ
ブトランジスタ（Q₇）をＰチヤンネルにし、Vccに接続
した回路を示したが、GND側にＮチヤンネルトランジス
タを用いてもよい。

尚、上記実施例では、遅延回路のコンデンサーをVcc
側とGND側の両方に着けたが、どちらか片方だけでもよ
い。

〔発明の効果〕

以上のように、この発明によれば第１の反転回路の出
力信号を遅延させ、２つの異なる判定レベルを有する第
２の反転回路に入力させたので、第３の反転回路から、
確実に増幅・整形されたパルス信号を得ることができ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体回路図、第２
図，第３図はその半導体回路に関するタイミングチヤー
ト、第４図は従来の半導体回路図、第５図，第６図はそ
の従来の半導体回路に関するタイミングチヤートであ
る。 図において、（３），（４），（５）は反転回路、
（C₁），（C₂）は遅延用コンデンサー、（Q₁），
（Q₃），（Q₅）はＰチヤンネルトMOSトランジスタ、（Q
₂），（Q₄），（Q₆）はＮチヤンネルMOSトランジスタ、
（Q₇）はＰチヤンネルMOSのドライブトランジスタ、
（Ａ）はアドレス信号、（Ｂ）はATDパルス信号、
（Ｃ），（Ｄ），（Ｅ）は第1,第2,第３それぞれの反転
回路（３），（４），（５）の出力信号。 尚、図中同一符号は同一、又は相当部分を示す。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】パルス信号が供給される第１の反転回路
   と、この第１の反転回路から出力されたパルス信号の立
   ち上がり及び立ち下がりのうち少なくともどちらか一方
   を遅延させる遅延回路と、この遅延回路から出力された
   パルス信号が供給される第２の反転回路と、この第２の
   反転回路から出力されたパルス信号が供給される第３の
   反転回路と、シュミットトリガー回路により構成され、
   上記第３の反転回路から出力されるパルス信号に基づい
   て上記第２の反転回路の判定レベルを高及び低の２つの
   判定レベルに制御し、その第３の反転回路から出力され
   るパルス信号を整形させるドライブトランジスタとを備
   えた半導体回路。
2. 【請求項２】第１の反転回路に供給されるパルス信号
   は、アドレス信号の変化を検出して発生したパルス信号
   であることを特徴とする特許請求の範囲第１項記載の半
   導体回路。