JP2659663B2 - ポート機能を有するｌｃｄ駆動回路 - Google Patents
ポート機能を有するｌｃｄ駆動回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、ポート機能を有するＬ
ＣＤ（液晶表示器）駆動回路に関する。
ＣＤ（液晶表示器）駆動回路に関する。
【０００２】
【従来の技術】集積回路が組み込まれる装置においてそ
の集積回路に要求される駆動信号端子数、データ信号入
力端子数、データ信号出力端子数等がどのような割り当
てであっても同一の集積回路を用いて済むように集積回
路に汎用性を持たせることが考えられている。例えば、
液晶表示器を駆動するＬＣＤ駆動回路を備え液晶表示器
と電気的に接続することができる１０個の端子を有する
集積回路を組み込む装置において、その１０個の端子の
うちの液晶表示器の駆動信号端子としては８個の端子だ
けで済む場合に残りの２個の端子を入力ポート又は出力
ポート用の端子として用いるのである。
の集積回路に要求される駆動信号端子数、データ信号入
力端子数、データ信号出力端子数等がどのような割り当
てであっても同一の集積回路を用いて済むように集積回
路に汎用性を持たせることが考えられている。例えば、
液晶表示器を駆動するＬＣＤ駆動回路を備え液晶表示器
と電気的に接続することができる１０個の端子を有する
集積回路を組み込む装置において、その１０個の端子の
うちの液晶表示器の駆動信号端子としては８個の端子だ
けで済む場合に残りの２個の端子を入力ポート又は出力
ポート用の端子として用いるのである。
【０００３】
【発明が解決しようとする課題】このような集積回路に
おいては端子毎の動作モードが決定しなければ端子の使
用設定はされない。すなわち、装置が電源投入等により
リセットされた後、プログラムが読み込まれてＣＰＵ等
の制御手段が動作を開始し、制御手段が発生するモード
選択指令に応じて初めて端子がどのモードのために使用
されるか設定される。それまでは製造者側が予め定めら
れた端子の使用設定となるのである。よって、液晶表示
器と電気的に接続するための端子をデータ信号の入力ポ
ート用端子又は出力ポート用端子として用いる場合に、
リセット後で装置の端子使用設定が完了するまでの動作
モード未確定期間において、集積回路からの端子への出
力状態とその端子に接続される外部回路の状態とが適切
でないと集積回路内の素子の破壊等の不具合を生じると
いう問題点があった。
おいては端子毎の動作モードが決定しなければ端子の使
用設定はされない。すなわち、装置が電源投入等により
リセットされた後、プログラムが読み込まれてＣＰＵ等
の制御手段が動作を開始し、制御手段が発生するモード
選択指令に応じて初めて端子がどのモードのために使用
されるか設定される。それまでは製造者側が予め定めら
れた端子の使用設定となるのである。よって、液晶表示
器と電気的に接続するための端子をデータ信号の入力ポ
ート用端子又は出力ポート用端子として用いる場合に、
リセット後で装置の端子使用設定が完了するまでの動作
モード未確定期間において、集積回路からの端子への出
力状態とその端子に接続される外部回路の状態とが適切
でないと集積回路内の素子の破壊等の不具合を生じると
いう問題点があった。
【０００４】そこで、本発明の目的は、リセット後で端
子使用設定が完了するまでの期間において端子に接続さ
れた外部回路との間における不具合の発生を防止するこ
とができるポート機能を有するＬＣＤ駆動回路を提供す
ることである。
子使用設定が完了するまでの期間において端子に接続さ
れた外部回路との間における不具合の発生を防止するこ
とができるポート機能を有するＬＣＤ駆動回路を提供す
ることである。
【０００５】
【課題を解決するための手段】本発明のポート機能を有
するＬＣＤ駆動回路は、液晶表示器との接続用又はポー
ト用のための端子と、リセット動作後において動作モー
ドとして液晶表示駆動モード及びポートモードのうちの
１を示すモード選択指令を発生する手段と、モード選択
指令が液晶表示駆動モードを示すとき表示データに従っ
て複数の電位のいずれか１の電位を選択的に端子に供給
する駆動電位発生手段と、モード選択指令がポートモー
ドを示すとき端子を介してデータを入力又は出力する状
態となるポート手段とを備えたポート機能を有するＬＣ
Ｄ駆動回路であって、駆動電位発生手段はオン抵抗が大
なるトランジスタを有し、リセット動作後の前記モード
選択指令が発生するまでの期間においてトランジスタを
オンさせて所定電位をトランジスタを介して端子に供給
することを特徴としている。
するＬＣＤ駆動回路は、液晶表示器との接続用又はポー
ト用のための端子と、リセット動作後において動作モー
ドとして液晶表示駆動モード及びポートモードのうちの
１を示すモード選択指令を発生する手段と、モード選択
指令が液晶表示駆動モードを示すとき表示データに従っ
て複数の電位のいずれか１の電位を選択的に端子に供給
する駆動電位発生手段と、モード選択指令がポートモー
ドを示すとき端子を介してデータを入力又は出力する状
態となるポート手段とを備えたポート機能を有するＬＣ
Ｄ駆動回路であって、駆動電位発生手段はオン抵抗が大
なるトランジスタを有し、リセット動作後の前記モード
選択指令が発生するまでの期間においてトランジスタを
オンさせて所定電位をトランジスタを介して端子に供給
することを特徴としている。
【０００６】
【作用】本発明によれば、オン抵抗が大なるトランジス
タが設けられ、リセット動作後のモード選択指令が発生
するまでの期間においてトランジスタはオンされて所定
電位を端子に供給し、プルダウン抵抗又はプルアップ抵
抗として作用する。
タが設けられ、リセット動作後のモード選択指令が発生
するまでの期間においてトランジスタはオンされて所定
電位を端子に供給し、プルダウン抵抗又はプルアップ抵
抗として作用する。
【０００７】
【実施例】以下、本発明の実施例を図面を参照しつつ詳
細に説明する。図１は本発明による入出力ポート機能を
有するＬＣＤ駆動回路を示している。この回路におい
て、端子ＰＡＤはＬＣＤ（図示せず）が接続されるため
の複数の端子のうちの１端子である。ＬＣＤ制御回路１
はＬＣＤに表示させるためにＣＰＵ（図示せず）から供
給される表示データ信号をデコードして各行及び列の電
位選択信号を発生する。図に示したようにＬＣＤ制御回
路１は１個の端子ＰＡＤに対して４出力からなる電位選
択信号を発生する。ＬＣＤ制御回路１の出力には３つの
ＮＡＮＤ回路２〜４と、ＡＮＤ回路５とが接続されてい
る。ＮＡＮＤ回路２〜４は３入力のものであり、ＡＮＤ
回路５は２入力のものである。ＮＡＮＤ回路２〜４及び
ＡＮＤ回路５のいずれも第２入力にＬＣＤ制御回路１の
出力信号が供給される。
細に説明する。図１は本発明による入出力ポート機能を
有するＬＣＤ駆動回路を示している。この回路におい
て、端子ＰＡＤはＬＣＤ（図示せず）が接続されるため
の複数の端子のうちの１端子である。ＬＣＤ制御回路１
はＬＣＤに表示させるためにＣＰＵ（図示せず）から供
給される表示データ信号をデコードして各行及び列の電
位選択信号を発生する。図に示したようにＬＣＤ制御回
路１は１個の端子ＰＡＤに対して４出力からなる電位選
択信号を発生する。ＬＣＤ制御回路１の出力には３つの
ＮＡＮＤ回路２〜４と、ＡＮＤ回路５とが接続されてい
る。ＮＡＮＤ回路２〜４は３入力のものであり、ＡＮＤ
回路５は２入力のものである。ＮＡＮＤ回路２〜４及び
ＡＮＤ回路５のいずれも第２入力にＬＣＤ制御回路１の
出力信号が供給される。
【０００８】ＮＡＮＤ回路２の出力はトランジスタ６の
ゲートに接続されている。トランジスタ６のドレインに
は電位Ｖ３が印加され、ソースは端子ＰＡＤへのライン
Ｌに接続されている。ＮＡＮＤ回路３の出力にはスイッ
チ回路７が接続されている。スイッチ回路７はＮＡＮＤ
回路３の出力レベルに応じてオン状態となり、そのとき
電位Ｖ２をラインＬに中継する。ＮＡＮＤ回路４の出力
にはスイッチ回路８が接続されている。スイッチ回路８
はＮＡＮＤ回路４の出力レベルに応じてオン状態とな
り、そのとき電位Ｖ１をラインＬに中継する。ＡＮＤ回
路５の出力はＯＲ回路９を介してトランジスタ１０のゲ
ートに接続されている。トランジスタ１０のソースには
アース電位である電位Ｖ０が印加され、ドレインは端子
ＰＡＤへのラインＬに接続されている。なお、トランジ
スタ６はＰチャンネルの電界効果トランジスタであり、
トランジスタ１０はＮチャンネルの電界効果トランジス
タである。
ゲートに接続されている。トランジスタ６のドレインに
は電位Ｖ３が印加され、ソースは端子ＰＡＤへのライン
Ｌに接続されている。ＮＡＮＤ回路３の出力にはスイッ
チ回路７が接続されている。スイッチ回路７はＮＡＮＤ
回路３の出力レベルに応じてオン状態となり、そのとき
電位Ｖ２をラインＬに中継する。ＮＡＮＤ回路４の出力
にはスイッチ回路８が接続されている。スイッチ回路８
はＮＡＮＤ回路４の出力レベルに応じてオン状態とな
り、そのとき電位Ｖ１をラインＬに中継する。ＡＮＤ回
路５の出力はＯＲ回路９を介してトランジスタ１０のゲ
ートに接続されている。トランジスタ１０のソースには
アース電位である電位Ｖ０が印加され、ドレインは端子
ＰＡＤへのラインＬに接続されている。なお、トランジ
スタ６はＰチャンネルの電界効果トランジスタであり、
トランジスタ１０はＮチャンネルの電界効果トランジス
タである。
【０００９】また、本発明によるＬＣＤ駆動回路におい
ては、４つのＤフリップフロップ１１〜１４が設けられ
ている。フリップフロップ１１〜１４各々のＤ端子はデ
ータバス（ＤＡＴＡ ＢＵＳ）に接続され、Ｒ端子には
リセット信号ＲＳＴが供給されるようになっている。フ
リップフロップ１１はそのＣ端子に供給される書込指令
信号Ｗ・ＳＥＬに応じてＤ端子に供給される選択データ
ＳＥＬを保持してＱ端子から出力する。フリップフロッ
プ１１のＱ端子はＮＡＮＤ回路２〜４及びＡＮＤ回路５
の反転入力である第１入力に接続されている。フリップ
フロップ１２はそのＣ端子に供給される書込指令信号Ｗ
・ＤＤＲに応じてＤ端子に供給される入出力切換データ
ＤＤＲを保持してＱ端子から出力する。フリップフロッ
プ１１のＱ端子にはＡＮＤ回路１５が接続されている。
ＡＮＤ回路１５は選択データＳＥＬと入出力切換データ
ＤＤＲとの論理積をとる。フリップフロップ１３はその
Ｃ端子に供給される書込指令信号Ｗ・ＰＯＲＴに応じて
Ｄ端子に供給される出力データＤＲを保持してＱ端子か
ら出力する。フリップフロップ１３のＱ端子には３ステ
ートバッファ１６が接続されている。３ステートバッフ
ァ１６はＡＮＤ回路１５の出力が高レベルのときに出力
データＤＲをラインＬに中継する。またフリップフロッ
プ１４はそのＣ端子に供給される書込指令信号Ｗ・ＬＣ
ＤＥに応じてＤ端子に供給される制御信号ＬＣＤＥを保
持してＱ端子から出力する。フリップフロップ１４のＱ
端子はＮＡＮＤ回路２〜４各々の第３入力及びＯＲ回路
９の反転入力に接続されている。ＯＲ回路９はＡＮＤ回
路５の出力データとフリップフロップ１４に保持されて
いる制御信号ＬＣＤＥとの論理和をとり、その結果をト
ランジスタ１０のゲートに供給する。
ては、４つのＤフリップフロップ１１〜１４が設けられ
ている。フリップフロップ１１〜１４各々のＤ端子はデ
ータバス（ＤＡＴＡ ＢＵＳ）に接続され、Ｒ端子には
リセット信号ＲＳＴが供給されるようになっている。フ
リップフロップ１１はそのＣ端子に供給される書込指令
信号Ｗ・ＳＥＬに応じてＤ端子に供給される選択データ
ＳＥＬを保持してＱ端子から出力する。フリップフロッ
プ１１のＱ端子はＮＡＮＤ回路２〜４及びＡＮＤ回路５
の反転入力である第１入力に接続されている。フリップ
フロップ１２はそのＣ端子に供給される書込指令信号Ｗ
・ＤＤＲに応じてＤ端子に供給される入出力切換データ
ＤＤＲを保持してＱ端子から出力する。フリップフロッ
プ１１のＱ端子にはＡＮＤ回路１５が接続されている。
ＡＮＤ回路１５は選択データＳＥＬと入出力切換データ
ＤＤＲとの論理積をとる。フリップフロップ１３はその
Ｃ端子に供給される書込指令信号Ｗ・ＰＯＲＴに応じて
Ｄ端子に供給される出力データＤＲを保持してＱ端子か
ら出力する。フリップフロップ１３のＱ端子には３ステ
ートバッファ１６が接続されている。３ステートバッフ
ァ１６はＡＮＤ回路１５の出力が高レベルのときに出力
データＤＲをラインＬに中継する。またフリップフロッ
プ１４はそのＣ端子に供給される書込指令信号Ｗ・ＬＣ
ＤＥに応じてＤ端子に供給される制御信号ＬＣＤＥを保
持してＱ端子から出力する。フリップフロップ１４のＱ
端子はＮＡＮＤ回路２〜４各々の第３入力及びＯＲ回路
９の反転入力に接続されている。ＯＲ回路９はＡＮＤ回
路５の出力データとフリップフロップ１４に保持されて
いる制御信号ＬＣＤＥとの論理和をとり、その結果をト
ランジスタ１０のゲートに供給する。
【００１０】ＡＮＤ回路１７は選択データＳＥＬとライ
ンＬにおける論理レベルとの論理積をとる。ＡＮＤ回路
１７の出力には３ステートバッファ１８が接続されてい
る。３ステートバッファ１８は読取指令信号Ｒ・ＰＯＲ
Ｔが供給されているときにＡＮＤ回路１７の出力データ
をデータバス（ＤＡＴＡ ＢＵＳ）に中継する。上記し
た書込指令信号Ｗ・ＳＥＬ，Ｗ・ＤＤＲ，Ｗ・ＰＯＲ
Ｔ，Ｗ・ＬＣＤＥ及び読取指令信号Ｒ・ＰＯＲＴ、並び
に選択データＳＥＬ、入出力切換データＤＤＲ、出力レ
ベルデータＤＲ及び制御信号ＬＣＤＥは上記ＣＰＵのプ
ログラムの実行に従ってＣＰＵから個別に発生される。
選択データＳＥＬは本回路内の動作モードをＬＣＤ駆動
モードとするとき論理“０”を示す低レベルになり、入
力又は出力ポートモードとするとき論理“１”を示す高
レベルになる。入出力切換データＤＤＲは入力ポートモ
ードを選択するとき論理“０”を示す低レベルになり、
出力ポートモードを選択するとき論理“１”を示す高レ
ベルになる。出力データＤＲは出力ポートモードとして
用いる場合の出力レベルを定める送出データそのもので
ある。制御信号ＬＣＤＥはＬＣＤ駆動モードとして用い
るときにＬＣＤの駆動のオンオフを示すデータであり、
論理“０”を示す低レベルが駆動オフを示し、論理
“１”を示す高レベルが駆動オンを示す。また、制御信
号ＬＣＤＥは入力又は出力ポートモードとして用いると
きにトランジスタ１０をプルダウン抵抗とするか否かを
示すデータでもあり、論理“０”を示す低レベルが非プ
ルダウン抵抗状態を示し、論理“１”を示す高レベルが
プルダウン抵抗状態を示す。
ンＬにおける論理レベルとの論理積をとる。ＡＮＤ回路
１７の出力には３ステートバッファ１８が接続されてい
る。３ステートバッファ１８は読取指令信号Ｒ・ＰＯＲ
Ｔが供給されているときにＡＮＤ回路１７の出力データ
をデータバス（ＤＡＴＡ ＢＵＳ）に中継する。上記し
た書込指令信号Ｗ・ＳＥＬ，Ｗ・ＤＤＲ，Ｗ・ＰＯＲ
Ｔ，Ｗ・ＬＣＤＥ及び読取指令信号Ｒ・ＰＯＲＴ、並び
に選択データＳＥＬ、入出力切換データＤＤＲ、出力レ
ベルデータＤＲ及び制御信号ＬＣＤＥは上記ＣＰＵのプ
ログラムの実行に従ってＣＰＵから個別に発生される。
選択データＳＥＬは本回路内の動作モードをＬＣＤ駆動
モードとするとき論理“０”を示す低レベルになり、入
力又は出力ポートモードとするとき論理“１”を示す高
レベルになる。入出力切換データＤＤＲは入力ポートモ
ードを選択するとき論理“０”を示す低レベルになり、
出力ポートモードを選択するとき論理“１”を示す高レ
ベルになる。出力データＤＲは出力ポートモードとして
用いる場合の出力レベルを定める送出データそのもので
ある。制御信号ＬＣＤＥはＬＣＤ駆動モードとして用い
るときにＬＣＤの駆動のオンオフを示すデータであり、
論理“０”を示す低レベルが駆動オフを示し、論理
“１”を示す高レベルが駆動オンを示す。また、制御信
号ＬＣＤＥは入力又は出力ポートモードとして用いると
きにトランジスタ１０をプルダウン抵抗とするか否かを
示すデータでもあり、論理“０”を示す低レベルが非プ
ルダウン抵抗状態を示し、論理“１”を示す高レベルが
プルダウン抵抗状態を示す。
【００１１】また、ＣＰＵはプログラムの実行に従って
読取指令信号Ｒ・ＰＯＲＴを発生して読取指令信号Ｒ・
ＰＯＲＴの発生時にデータバス（ＤＡＴＡ ＢＵＳ）か
らデータを読み取る。更に、リセット信号ＲＳＴは電源
投入時にリセット信号発生回路（図示せず）から発生さ
れる。電位Ｖ０〜Ｖ３はＬＣＤを駆動するための電位で
あり、Ｖ０＜Ｖ１＜Ｖ２＜Ｖ３の関係がある。電位Ｖ０
は入出力データの論理“０”を示す電位Ｖssに等しい。
入出力データの論理“１”を示す電位はＶddであるが、
電位Ｖddは電位Ｖ３に等しい必要はない。
読取指令信号Ｒ・ＰＯＲＴを発生して読取指令信号Ｒ・
ＰＯＲＴの発生時にデータバス（ＤＡＴＡ ＢＵＳ）か
らデータを読み取る。更に、リセット信号ＲＳＴは電源
投入時にリセット信号発生回路（図示せず）から発生さ
れる。電位Ｖ０〜Ｖ３はＬＣＤを駆動するための電位で
あり、Ｖ０＜Ｖ１＜Ｖ２＜Ｖ３の関係がある。電位Ｖ０
は入出力データの論理“０”を示す電位Ｖssに等しい。
入出力データの論理“１”を示す電位はＶddであるが、
電位Ｖddは電位Ｖ３に等しい必要はない。
【００１２】上記した構成のＬＣＤ駆動回路において、
電源が投入されると高レベルのリセット信号ＲＳＴが発
生し、リセット信号ＲＳＴに応じてフリップフロップ１
１〜１４各々がリセットされる。これにより、フリップ
フロップ１１〜１４各々のＱ端子のレベルは強制的に低
レベルとなるので、ＬＣＤ駆動モードとして用いること
を示す選択データＳＥＬ、またＬＣＤの駆動オフを示す
制御信号ＬＣＤＥが各々発生したこととなる。ＮＡＮＤ
回路２〜４の第３入力の低レベルにより、その出力は高
レベルとなる。しかしながら、トランジスタ６のゲート
及びスイッチ回路７，８の制御端子は反転入力であるの
で、トランジスタ６びスイッチ回路７，８は共にオフと
なる。よって、電位Ｖ１〜Ｖ３のいずれも端子ＰＡＤへ
のラインＬには供給されない。
電源が投入されると高レベルのリセット信号ＲＳＴが発
生し、リセット信号ＲＳＴに応じてフリップフロップ１
１〜１４各々がリセットされる。これにより、フリップ
フロップ１１〜１４各々のＱ端子のレベルは強制的に低
レベルとなるので、ＬＣＤ駆動モードとして用いること
を示す選択データＳＥＬ、またＬＣＤの駆動オフを示す
制御信号ＬＣＤＥが各々発生したこととなる。ＮＡＮＤ
回路２〜４の第３入力の低レベルにより、その出力は高
レベルとなる。しかしながら、トランジスタ６のゲート
及びスイッチ回路７，８の制御端子は反転入力であるの
で、トランジスタ６びスイッチ回路７，８は共にオフと
なる。よって、電位Ｖ１〜Ｖ３のいずれも端子ＰＡＤへ
のラインＬには供給されない。
【００１３】一方、ＯＲ回路９はその反転入力である第
２入力が低レベルとなるので高レベル出力を生じる。こ
の高レベル出力はトランジスタ１０をオン状態にせしめ
る。ところが、トランジスタ１０のオン抵抗は数ＫΩ〜
数１０ＫΩ程度あり大きいので、トランジスタ１０はプ
ルダウン抵抗として作用するのである。よって、電位Ｖ
０がトランジスタ１０を介してラインＬに供給される。
すなわち、リセット信号ＲＳＴの発生後、ＣＰＵから選
択データＳＥＬ、入出力切換データＤＤＲ及び制御信号
ＬＣＤＥのいずれかが発せられ対応するフリップフロッ
プに保持出力されるまでの動作モード未確定期間におい
ては端子ＰＡＤには電位Ｖ０がトランジスタ１０による
プルダウン抵抗を介して印加されることになる。
２入力が低レベルとなるので高レベル出力を生じる。こ
の高レベル出力はトランジスタ１０をオン状態にせしめ
る。ところが、トランジスタ１０のオン抵抗は数ＫΩ〜
数１０ＫΩ程度あり大きいので、トランジスタ１０はプ
ルダウン抵抗として作用するのである。よって、電位Ｖ
０がトランジスタ１０を介してラインＬに供給される。
すなわち、リセット信号ＲＳＴの発生後、ＣＰＵから選
択データＳＥＬ、入出力切換データＤＤＲ及び制御信号
ＬＣＤＥのいずれかが発せられ対応するフリップフロッ
プに保持出力されるまでの動作モード未確定期間におい
ては端子ＰＡＤには電位Ｖ０がトランジスタ１０による
プルダウン抵抗を介して印加されることになる。
【００１４】端子ＰＡＤに対する本回路内の動作モード
がＬＣＤ駆動モードとなる場合には図２（ａ）に示すよ
うに、リセット信号ＲＳＴが発生しているリセット期間
後の動作モード未確定期間において、フリップフロップ
１１，１４から出力される選択データＳＥＬ及び制御信
号ＬＣＤＥは図２（ｂ）及び（ｃ）に示すように共に低
レベルであり、上記のように端子ＰＡＤには電位Ｖ０が
トランジスタ１０によるプルダウン抵抗を介して印加さ
れるので、端子ＰＡＤに接続されたＬＣＤの一端子には
電位Ｖ０が印加される（図２（ｄ））。その後、ＣＰＵ
がプログラムに従った制御動作を開始し、フリップフロ
ップ１４に書込指令信号Ｗ・ＬＣＤＥと共にＬＣＤの駆
動オンを示す高レベルの制御信号ＬＣＤＥを供給する
と、その制御信号ＬＣＤＥがフリップフロップ１４から
保持出力されてＬＣＤ駆動モード期間となる。このＬＣ
Ｄ駆動モード期間にはＬＣＤ制御回路１の４出力のうち
いずれか１が高レベルとなり、このＬＣＤ制御回路１の
４出力レベルに応じてＮＡＮＤ回路２〜４及びＯＲ回路
９の出力レベルが変化し、トランジスタ６，１０及びス
イッチ回路７，８のうちのいずれか１が選択的にオンと
なる。よって、図２（ｄ）に示すように端子ＰＡＤ、す
なわちＬＣＤの一端子には電位Ｖ０〜Ｖ３のうちのいず
れか１の電位が選択的に印加され、これらよりＬＣＤが
駆動される。
がＬＣＤ駆動モードとなる場合には図２（ａ）に示すよ
うに、リセット信号ＲＳＴが発生しているリセット期間
後の動作モード未確定期間において、フリップフロップ
１１，１４から出力される選択データＳＥＬ及び制御信
号ＬＣＤＥは図２（ｂ）及び（ｃ）に示すように共に低
レベルであり、上記のように端子ＰＡＤには電位Ｖ０が
トランジスタ１０によるプルダウン抵抗を介して印加さ
れるので、端子ＰＡＤに接続されたＬＣＤの一端子には
電位Ｖ０が印加される（図２（ｄ））。その後、ＣＰＵ
がプログラムに従った制御動作を開始し、フリップフロ
ップ１４に書込指令信号Ｗ・ＬＣＤＥと共にＬＣＤの駆
動オンを示す高レベルの制御信号ＬＣＤＥを供給する
と、その制御信号ＬＣＤＥがフリップフロップ１４から
保持出力されてＬＣＤ駆動モード期間となる。このＬＣ
Ｄ駆動モード期間にはＬＣＤ制御回路１の４出力のうち
いずれか１が高レベルとなり、このＬＣＤ制御回路１の
４出力レベルに応じてＮＡＮＤ回路２〜４及びＯＲ回路
９の出力レベルが変化し、トランジスタ６，１０及びス
イッチ回路７，８のうちのいずれか１が選択的にオンと
なる。よって、図２（ｄ）に示すように端子ＰＡＤ、す
なわちＬＣＤの一端子には電位Ｖ０〜Ｖ３のうちのいず
れか１の電位が選択的に印加され、これらよりＬＣＤが
駆動される。
【００１５】端子ＰＡＤに対する本回路内の動作モード
が入力ポートモードとなる場合に図３（ａ）に示すよう
に、リセット信号ＲＳＴが発生しているリセット期間後
の動作モード未確定期間において、フリップフロップ１
１，１２，１４から出力される選択データＳＥＬ、入出
力切換データＤＤＲ及び制御信号ＬＣＤＥは図３
（ｂ），（ｃ）及び（ｄ）に示すように共に低レベルで
あり、上記のように端子ＰＡＤには電位Ｖ０がトランジ
スタ１０によるプルダウン抵抗を介して印加される。こ
のとき、端子ＰＡＤに接続された外部回路から入力デー
タが図３（ｅ）に示すように既に供給されていることも
考えられるが、そうであってもトランジスタ１０による
プルダウン抵抗によって出力インピーダンスが十分に大
きいので、外部回路のドライブ回路に悪影響を与えるこ
とが回避される。
が入力ポートモードとなる場合に図３（ａ）に示すよう
に、リセット信号ＲＳＴが発生しているリセット期間後
の動作モード未確定期間において、フリップフロップ１
１，１２，１４から出力される選択データＳＥＬ、入出
力切換データＤＤＲ及び制御信号ＬＣＤＥは図３
（ｂ），（ｃ）及び（ｄ）に示すように共に低レベルで
あり、上記のように端子ＰＡＤには電位Ｖ０がトランジ
スタ１０によるプルダウン抵抗を介して印加される。こ
のとき、端子ＰＡＤに接続された外部回路から入力デー
タが図３（ｅ）に示すように既に供給されていることも
考えられるが、そうであってもトランジスタ１０による
プルダウン抵抗によって出力インピーダンスが十分に大
きいので、外部回路のドライブ回路に悪影響を与えるこ
とが回避される。
【００１６】例えば、図４に示すように外部回路のドラ
イブ回路２１がトランジスタ２２．２３から構成されて
いるとする。この回路において、トランジスタ２２．２
３のゲートに低レベル信号が供給されると、トランジス
タ２２がオンになり、トランジスタ２３がオフとなる。
よって、電位Ｖddによる電流が矢印の如くトランジスタ
２２から端子ＰＡＤ、そしてトランジスタ１０を介して
アースに流れ込む。しかしながら、トランジスタ１０に
よるプルダウン抵抗でその電流は制限されるので、トラ
ンジスタ２２の破壊を防止することができる。
イブ回路２１がトランジスタ２２．２３から構成されて
いるとする。この回路において、トランジスタ２２．２
３のゲートに低レベル信号が供給されると、トランジス
タ２２がオンになり、トランジスタ２３がオフとなる。
よって、電位Ｖddによる電流が矢印の如くトランジスタ
２２から端子ＰＡＤ、そしてトランジスタ１０を介して
アースに流れ込む。しかしながら、トランジスタ１０に
よるプルダウン抵抗でその電流は制限されるので、トラ
ンジスタ２２の破壊を防止することができる。
【００１７】入力ポートモードとなる前の動作モード未
確定期間において、ＣＰＵがプログラムに従った制御動
作を開始し、フリップフロップ１１に書込指令信号Ｗ・
ＳＥＬと共に高レベルの選択データＳＥＬを供給し、ま
たフリップフロップ１４に書込指令信号Ｗ・ＬＣＤＥと
共に制御信号ＬＣＤＥを供給すると、その選択データＳ
ＥＬ及び制御信号ＬＣＤＥが図３に（ｂ）及び（ｄ）示
すようにフリップフロップ１１，１４から保持出力され
て入力ポートモード期間となる。この入力ポートモード
期間には、端子ＰＡＤに供給されたデータがＡＮＤ回路
１７を介して３ステートバッファ１８に供給され、ＣＰ
Ｕからの読取指令信号Ｒ・ＰＯＲＴに応じて３ステート
バッファ１８の保持データがデータバス（ＤＡＴＡ Ｂ
ＵＳ）を介してＣＰＵに読み取られる。
確定期間において、ＣＰＵがプログラムに従った制御動
作を開始し、フリップフロップ１１に書込指令信号Ｗ・
ＳＥＬと共に高レベルの選択データＳＥＬを供給し、ま
たフリップフロップ１４に書込指令信号Ｗ・ＬＣＤＥと
共に制御信号ＬＣＤＥを供給すると、その選択データＳ
ＥＬ及び制御信号ＬＣＤＥが図３に（ｂ）及び（ｄ）示
すようにフリップフロップ１１，１４から保持出力され
て入力ポートモード期間となる。この入力ポートモード
期間には、端子ＰＡＤに供給されたデータがＡＮＤ回路
１７を介して３ステートバッファ１８に供給され、ＣＰ
Ｕからの読取指令信号Ｒ・ＰＯＲＴに応じて３ステート
バッファ１８の保持データがデータバス（ＤＡＴＡ Ｂ
ＵＳ）を介してＣＰＵに読み取られる。
【００１８】端子ＰＡＤに対する本回路内の動作モード
が出力ポートモードとなる場合に図５（ａ）に示すよう
に、リセット信号ＲＳＴが発生しているリセット期間後
の動作モード未確定期間において、フリップフロップ１
１，１２，１４から出力される選択データＳＥＬ、入出
力切換データＤＤＲ及び制御信号ＬＣＤＥは図５
（ｂ），（ｃ）及び（ｄ）に示すように共に低レベルで
あり、上記のように端子ＰＡＤには電位Ｖ０がトランジ
スタ１０によるプルダウン抵抗を介して印加される（図
５（ｅ））。端子ＰＡＤには外部回路としてデータを受
けるデータ入力回路が接続されていても端子ＰＡＤは電
位Ｖ０、すなわち低レベルを示すに固定されるので、そ
のデータ入力回路に不安定なレベル信号を与えることが
回避される。
が出力ポートモードとなる場合に図５（ａ）に示すよう
に、リセット信号ＲＳＴが発生しているリセット期間後
の動作モード未確定期間において、フリップフロップ１
１，１２，１４から出力される選択データＳＥＬ、入出
力切換データＤＤＲ及び制御信号ＬＣＤＥは図５
（ｂ），（ｃ）及び（ｄ）に示すように共に低レベルで
あり、上記のように端子ＰＡＤには電位Ｖ０がトランジ
スタ１０によるプルダウン抵抗を介して印加される（図
５（ｅ））。端子ＰＡＤには外部回路としてデータを受
けるデータ入力回路が接続されていても端子ＰＡＤは電
位Ｖ０、すなわち低レベルを示すに固定されるので、そ
のデータ入力回路に不安定なレベル信号を与えることが
回避される。
【００１９】出力ポートモードとなる前の動作モード未
確定期間において、ＣＰＵがプログラムに従った制御動
作を開始し、フリップフロップ１１に書込指令信号Ｗ・
ＳＥＬと共に高レベルの選択データＳＥＬを供給し、フ
リップフロップ１２に書込指令信号Ｗ・ＤＤＲと共に高
レベルの入出力切換データＤＤＲを供給し、またフリッ
プフロップ１４に書込指令信号Ｗ・ＬＣＤＥと共に制御
信号ＬＣＤＥを供給すると、その選択データＳＥＬ、入
出力切換データＤＤＲ及び制御信号ＬＣＤＥが図５
（ｂ），（ｃ）及び（ｄ）に示すようにフリップフロッ
プ１１，１２，１４から保持出力されて出力ポートモー
ド期間となる。この出力ポートモード期間には、３ステ
ートバッファ１６がＡＮＤ回路１５の出力信号によりオ
ンとなる。また、ＣＰＵは出力データＤＲをデータバス
（ＤＡＴＡ ＢＵＳ）を介してフリップフロップ１３に
供給し、そのデータＤＲは書込指令信号Ｗ・ＰＯＲＴに
応じてフリップフロップ１３に保持される。その保持さ
れたデータＤＲは３ステートバッファ１６を介して端子
ＰＡＤに出力され、これにより外部のデータ入力回路に
供給される。
確定期間において、ＣＰＵがプログラムに従った制御動
作を開始し、フリップフロップ１１に書込指令信号Ｗ・
ＳＥＬと共に高レベルの選択データＳＥＬを供給し、フ
リップフロップ１２に書込指令信号Ｗ・ＤＤＲと共に高
レベルの入出力切換データＤＤＲを供給し、またフリッ
プフロップ１４に書込指令信号Ｗ・ＬＣＤＥと共に制御
信号ＬＣＤＥを供給すると、その選択データＳＥＬ、入
出力切換データＤＤＲ及び制御信号ＬＣＤＥが図５
（ｂ），（ｃ）及び（ｄ）に示すようにフリップフロッ
プ１１，１２，１４から保持出力されて出力ポートモー
ド期間となる。この出力ポートモード期間には、３ステ
ートバッファ１６がＡＮＤ回路１５の出力信号によりオ
ンとなる。また、ＣＰＵは出力データＤＲをデータバス
（ＤＡＴＡ ＢＵＳ）を介してフリップフロップ１３に
供給し、そのデータＤＲは書込指令信号Ｗ・ＰＯＲＴに
応じてフリップフロップ１３に保持される。その保持さ
れたデータＤＲは３ステートバッファ１６を介して端子
ＰＡＤに出力され、これにより外部のデータ入力回路に
供給される。
【００２０】なお、上記した実施例においては、入出力
データの論理“０”を示す電位Ｖssが電位Ｖ０に等しい
場合について説明したが、入出力データの論理“１”を
示す電位Ｖddが電位Ｖ３に等しい場合には動作モード未
確定期間においてトランジスタ６をオンさせ、それをプ
ルアップ抵抗として用いれば良い。また、上記した実施
例におけるＬＣＤ駆動回路は入出力ポート機能を有して
いるが、入力ポート及び出力ポート機能のいずれか１機
能だけを有するＬＣＤ駆動回路にも本発明を適用するこ
とができる。
データの論理“０”を示す電位Ｖssが電位Ｖ０に等しい
場合について説明したが、入出力データの論理“１”を
示す電位Ｖddが電位Ｖ３に等しい場合には動作モード未
確定期間においてトランジスタ６をオンさせ、それをプ
ルアップ抵抗として用いれば良い。また、上記した実施
例におけるＬＣＤ駆動回路は入出力ポート機能を有して
いるが、入力ポート及び出力ポート機能のいずれか１機
能だけを有するＬＣＤ駆動回路にも本発明を適用するこ
とができる。
【００２１】
【発明の効果】以上の如く、本発明のポート機能を有す
るＬＣＤ駆動回路においては、オン抵抗が大なるトラン
ジスタが設けられ、リセット動作後のモード選択指令が
発生するまでの期間においてトランジスタをオンさせて
所定電位をトランジスタを介して端子に供給することに
より、そのトランジスタをプルダウン抵抗又はプルアッ
プ抵抗として用いることが行なわれる。よって、液晶表
示器、データ出力用のドライブ回路及びデータ入力回路
のいずれが端子に接続されていてもトランジスタによる
プルダウン抵抗又はプルアップ抵抗によりリセット動作
後のモード選択指令が発生するまでの期間における不具
合の発生を防止することができる。例えば、端子に液晶
表示器が接続されている場合には液晶表示器の全ての端
子に所定電位が印加されるので、液晶表示器のちらつき
表示が防止されると共に液晶表示器の劣化も防止するこ
とができる。また、端子にデータ出力用のドライブ回路
が接続された場合には、そのドライブ回路から上記期間
において入力データが供給されてもトランジスタによる
プルダウン抵抗又はプルアップ抵抗によって出力インピ
ーダンスが十分に大きいので、ドライブ回路に悪影響を
与えることが回避される。更に、端子に外部回路として
データ入力回路が接続されている場合には上記期間にお
いて端子は所定電位に固定されるので、そのデータ入力
回路に不安定なレベル信号を与えることが回避される。
るＬＣＤ駆動回路においては、オン抵抗が大なるトラン
ジスタが設けられ、リセット動作後のモード選択指令が
発生するまでの期間においてトランジスタをオンさせて
所定電位をトランジスタを介して端子に供給することに
より、そのトランジスタをプルダウン抵抗又はプルアッ
プ抵抗として用いることが行なわれる。よって、液晶表
示器、データ出力用のドライブ回路及びデータ入力回路
のいずれが端子に接続されていてもトランジスタによる
プルダウン抵抗又はプルアップ抵抗によりリセット動作
後のモード選択指令が発生するまでの期間における不具
合の発生を防止することができる。例えば、端子に液晶
表示器が接続されている場合には液晶表示器の全ての端
子に所定電位が印加されるので、液晶表示器のちらつき
表示が防止されると共に液晶表示器の劣化も防止するこ
とができる。また、端子にデータ出力用のドライブ回路
が接続された場合には、そのドライブ回路から上記期間
において入力データが供給されてもトランジスタによる
プルダウン抵抗又はプルアップ抵抗によって出力インピ
ーダンスが十分に大きいので、ドライブ回路に悪影響を
与えることが回避される。更に、端子に外部回路として
データ入力回路が接続されている場合には上記期間にお
いて端子は所定電位に固定されるので、そのデータ入力
回路に不安定なレベル信号を与えることが回避される。
【００２２】更に、ポート入力モードまたはポート出力
モードが選択されているとき、ＬＣＤＥビットはプルダ
ウン（プルアップ）制御ビットとして動作するので、プ
ルダウン（プルアップ）抵抗を接続するか否かはアプリ
ケーションに応じて任意に選択することができる。
モードが選択されているとき、ＬＣＤＥビットはプルダ
ウン（プルアップ）制御ビットとして動作するので、プ
ルダウン（プルアップ）抵抗を接続するか否かはアプリ
ケーションに応じて任意に選択することができる。
【図１】本発明の実施例を示すブロック図である。
【図２】動作モードがＬＣＤ駆動モードとなる場合の各
部の動作波形図である。
部の動作波形図である。
【図３】動作モードが入力ポートモードとなる場合の各
部の動作波形図である。
部の動作波形図である。
【図４】入力ポートモードとなる前のモード未確定期間
における電流経路を示す図である。
における電流経路を示す図である。
【図５】動作モードが出力ポートモードとなる場合の各
部の動作波形図である。
部の動作波形図である。
１ ＬＣＤ制御回路 ６，１０ トランジスタ ７，８ スイッチ回路 １１〜１４ Ｄフリップフロップ
Claims (2)
- 【請求項１】 液晶表示器との接続用又はポート用のた
めの端子と、リセット動作後において動作モードとして
液晶表示駆動モード及びポートモードのうちの１を示す
モード選択指令を発生する手段と、前記モード選択指令
が前記液晶表示駆動モードを示すとき表示データに従っ
て複数の電位のいずれか１の電位を選択的に前記端子に
供給する駆動電位発生手段と、前記モード選択指令が前
記ポートモードを示すとき前記端子を介してデータを入
力又は出力する状態となるポート手段とを備えたポート
機能を有するＬＣＤ駆動回路であって、前記駆動電位発
生手段はオン抵抗が大なるトランジスタを有し、前記リ
セット動作後の前記モード選択指令が発生するまでの期
間において前記トランジスタをオンさせて所定電位を前
記トランジスタを介して前記端子に供給することを特徴
とするＬＣＤ駆動回路。 - 【請求項２】 前記所定電位は、前記複数の電位のうち
の最大又は最小の１電位であり、かつ前記ポート手段が
入力又は出力するデータの０又は１の論理レベルに等し
い電位であることを特徴とする請求項１記載のＬＣＤ駆
動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7545093A JP2659663B2 (ja) | 1993-04-01 | 1993-04-01 | ポート機能を有するｌｃｄ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7545093A JP2659663B2 (ja) | 1993-04-01 | 1993-04-01 | ポート機能を有するｌｃｄ駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06289815A JPH06289815A (ja) | 1994-10-18 |
| JP2659663B2 true JP2659663B2 (ja) | 1997-09-30 |
Family
ID=13576627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7545093A Expired - Fee Related JP2659663B2 (ja) | 1993-04-01 | 1993-04-01 | ポート機能を有するｌｃｄ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2659663B2 (ja) |
-
1993
- 1993-04-01 JP JP7545093A patent/JP2659663B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06289815A (ja) | 1994-10-18 |
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