JP2676609B2 - データ伝送方式 - Google Patents
データ伝送方式Info
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- JP2676609B2 JP2676609B2 JP62029881A JP2988187A JP2676609B2 JP 2676609 B2 JP2676609 B2 JP 2676609B2 JP 62029881 A JP62029881 A JP 62029881A JP 2988187 A JP2988187 A JP 2988187A JP 2676609 B2 JP2676609 B2 JP 2676609B2
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- Japan
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- data
- main control
- data transmission
- cpu
- slave
- Prior art date
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- Expired - Lifetime
Links
- 230000005540 biological transmission Effects 0.000 title claims description 24
- 238000000034 method Methods 0.000 title claims description 8
- 230000002159 abnormal effect Effects 0.000 claims description 2
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- 239000013256 coordination polymer Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Small-Scale Networks (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は主制御装置と複数の従装置との間でデータ伝
送を行う際のデータ伝送方式に関する。 （従来の技術） 一般に，主制御装置（以下メインCPUという）から従
装置（以下デバイスCPUという）に複数のデータを伝送
する際，メインCPUからまず第１のデータをデバイスCPU
に送出して，デバイスCPUから第１のデータに対する処
理完了報告を（ステータス信号）を受けると，第２のデ
ータを送出し，以後同様にしてステータス信号を受けて
次のデータを送出している。 また，複数のデータをメインCPUから複数のデバイスC
PUに対して送出する場合，第１のデバイスCPUに対する
データ伝送が完了した後，順次第2,第3,…のデバイスCP
Uに対するデータ伝送を行っている。この際メインCPUか
らデータを送出すると，タイマーによってカウントを開
始し，所定の時間経過してもステータス信号が得られな
い場合，当該デバイスCPUはエラーであると判定してい
る。 ところで，上述のデータ伝送はメインCPUに割込み処
理を発生させて行う。つまり，メインCPUはまず割込み
レベルで第１のデバイスCPUに対して第１のデータを送
出した後，通常の処理（データ伝送以外の処理，ベース
レベル）にもどり，予め定められた時間がタイマでカウ
ントされると，再び割込みレベルとなり，この第１のデ
バイスCPUからのステータスを受ける。このステータス
がよければ，第２のデータを送出する。このようにし
て，第１のデバイスCPUに対するデータ伝送が終了する
と，次に第２のデバイスCPUに対して同様にしてデータ
を送出する。 （発明が解決しようとする問題点） ところで，上述の従来のデータ伝送方式では，複数の
デバイスCPUにデータを伝送する際，第１のデバイスCPU
に対するデータ伝送が完了すると，次に第２のデバイス
CPUにデータ伝送を行っているため，つまり，一つのデ
バイスCPUに対するデータ伝送が完了しないと、他のデ
バイスCPUに対してデータ伝送を開始しないから，伝送
時間が極めて大きくなるという問題点がある。またデー
タ伝送中にたびたびベースレベルに戻るから，ひんぱん
に割込み処理を行わなければならないという問題点があ
る。 （問題点を解決するための手段） 本発明によるデータ伝送方式は，メインCPUと，この
メインCPUに接続された複数のデバイスCPUとを備え，メ
インCPUがデバイスCPUのおのおのと複数回のデータ伝送
を行うデータ伝送システムにおいて，所定の時間を計時
するタイマと，デバイスCPUの異常を示すフラグ情報を
デバイスCPUに対応させて記憶するメモリとを有し，メ
インCPUは複数のデバイスCPUに対して順次第１のデータ
を送出して，タイマをセットする第１の手段と，デバイ
スCPUからのステータスを順次受け，該ステータスが異
常であると，デバイスCPUに対応してメモリにフラグ情
報を格納し，一方該ステータスが正常であると，対応す
るデバイスCPUに第２のデータを送出する第２の手段
と，メモリに前記フラグ情報が格納されていると，タイ
マがカウントアップしているかどうかを判定する第３の
手段とを有し，第３の手段によってタイマがカウントア
ップしていないと判定されると，前記第２の手段によっ
て再び処理が実行され，一方，タイマがカウントアップ
していると，該フラグ情報に対応するデバイスCPUをエ
ラーと判定して該エラーのデバイスCPUを実質的に切り
離すようにしたことを特徴としている。 （実施例） 以下本発明について実施例によって説明する。 まず，第１図を参照して本発明が適用される情報伝送
システムについて説明する。 メインCPU1からのコントロールバス1a,データバス1b,
及びアドレスバス1cにはメモリ2,タイマ3,バスドライバ
4,及び選択回路（select回路）５が接続され，バスドラ
イバ４からのデバイスCPUデータバス4a及びデバイスCPU
コントロールバス4bにはデバイスCPU61,62,63及び64が
接続されている。一方，選択回路５はデバイスCPU選択
信号線5aを介してデバイスCPU61〜64に接続されてい
る。 ここで，第２図も参照して，メインCPU1からデバイス
CPU61〜64に対してデータを送出する際，メインCPU1は
アドレスバス1cを介してアドレス信号を送出し，バスド
ライバ４及び選択回路５を指定するとともにコントロー
ルバス1aを介して制御信号が送出され，バスドライバ４
及び選択回路５が駆動される。選択回路５にはメインCP
U1からデータバス1bを介して指定デバイスCPUデータが
送られ，この指定デバイスCPUデータに基づいて選択信
号を指定デバイスCPUデータで指定されたデバイスCPUに
送る。一方，バスドライバ４にはメインCPU1からデバイ
スCPUで処理すべきデータが送られ，バスドライバ４は
このデータをデバイスCPUデータバス4aを介して送ると
ともに，デバイスCPUコントロールバス4bを介して制御
信号を送る。 メインCPU1は指定デバイスCPUデータでまずデバイスC
PU61を選択して，バスドライバ４を介してデバイスCPU6
1にデータを送る。次に，指定デバイスCPUデータでデバ
イスCPU62を選択して，デバイスCPU62にデータを送る。
そして，このようにして，順次デバイスCPU61〜64にデ
ータを送る（ステップ201）。デバイスCPU61〜64にデー
タの送出が終了すると（ステップ202），メインCPU1は
アドレスバス1cを介して監視タイマ３を指定し，コント
ロールバス1aからの制御信号により，データバス1bを介
して送られてくる所定の時間（タイマ値）を監視タイマ
３にセットして，計時を開始する（ステップ203）。 デバイスCPU61〜64では受信したデータを処理する
と，所定のステータス情報を送出する。このステータス
情報はバスドライバ４を介してメインCPU1に送られる。
メインCPU1は順次デバイスCPU61〜64のステータス報告
を受ける。例えば，まず，デバイスCPU61からのステー
タス情報を解析して（ステップ204），その結果，良好
であれば，デバイスCPU61に第２のデータを送出する
（ステップ205）。一方，ステータス情報が不良である
と，メインCPU1はアドレスバス1cを介してメモリ２の所
定アドレスを指定し，コントロールバス1aからの制御信
号により，データバス1bを介してデバイスCPU61に対応
させて，メモリ２にフラグを格納する（ステップ20
6）。その後，デバイスCPU61〜64について上述のステッ
プ204〜206が終了したかを判断し（ステップ207），終
っていなければ，同様の処理を行う。 デバイスCPU61〜64のステータス情報に対する処理が
終了すると，メインCPU1はメモリ２にフラグ情報がセッ
トされているかどうかを調べ（ステップ208），フラグ
情報がセットされていると，次に監視タイマ３がカウン
トアップしているかどうかを調べる（ステップ209）。
その結果，監視タイマ３がカウントアップしていなけれ
ば，セットされたフラグ情報に対応するデバイスCPUに
対してステップ204〜208を実行する。一方，監視タイマ
３がカウントアップしていれば，セットされたフラグ情
報に対応するデバイスCPUをエラーとして実質的にシス
テムから切り放す。ステップ208でフラグ情報がセット
されていなければ，処理を終了する。 上述の実施例では,4台のデバイスCPUを備える伝送シ
ステムについて説明したが，複数台のデバイスCPUを備
えるシステムについても同様である。また，上述の実施
例では第１及び第２のデータをデバイスCPUに対して送
る場合についても同様に行えばよい。 （発明の効果） 以上説明したように，本発明では，複数台のデバイス
CPUに対して順次データを送り，デバイスCPUからのステ
ータス情報に応じて，次のデータを送るかどうかを決定
しているから，従来に比べてデータ伝送時間を短縮でき
るという効果がある。
送を行う際のデータ伝送方式に関する。 （従来の技術） 一般に，主制御装置（以下メインCPUという）から従
装置（以下デバイスCPUという）に複数のデータを伝送
する際，メインCPUからまず第１のデータをデバイスCPU
に送出して，デバイスCPUから第１のデータに対する処
理完了報告を（ステータス信号）を受けると，第２のデ
ータを送出し，以後同様にしてステータス信号を受けて
次のデータを送出している。 また，複数のデータをメインCPUから複数のデバイスC
PUに対して送出する場合，第１のデバイスCPUに対する
データ伝送が完了した後，順次第2,第3,…のデバイスCP
Uに対するデータ伝送を行っている。この際メインCPUか
らデータを送出すると，タイマーによってカウントを開
始し，所定の時間経過してもステータス信号が得られな
い場合，当該デバイスCPUはエラーであると判定してい
る。 ところで，上述のデータ伝送はメインCPUに割込み処
理を発生させて行う。つまり，メインCPUはまず割込み
レベルで第１のデバイスCPUに対して第１のデータを送
出した後，通常の処理（データ伝送以外の処理，ベース
レベル）にもどり，予め定められた時間がタイマでカウ
ントされると，再び割込みレベルとなり，この第１のデ
バイスCPUからのステータスを受ける。このステータス
がよければ，第２のデータを送出する。このようにし
て，第１のデバイスCPUに対するデータ伝送が終了する
と，次に第２のデバイスCPUに対して同様にしてデータ
を送出する。 （発明が解決しようとする問題点） ところで，上述の従来のデータ伝送方式では，複数の
デバイスCPUにデータを伝送する際，第１のデバイスCPU
に対するデータ伝送が完了すると，次に第２のデバイス
CPUにデータ伝送を行っているため，つまり，一つのデ
バイスCPUに対するデータ伝送が完了しないと、他のデ
バイスCPUに対してデータ伝送を開始しないから，伝送
時間が極めて大きくなるという問題点がある。またデー
タ伝送中にたびたびベースレベルに戻るから，ひんぱん
に割込み処理を行わなければならないという問題点があ
る。 （問題点を解決するための手段） 本発明によるデータ伝送方式は，メインCPUと，この
メインCPUに接続された複数のデバイスCPUとを備え，メ
インCPUがデバイスCPUのおのおのと複数回のデータ伝送
を行うデータ伝送システムにおいて，所定の時間を計時
するタイマと，デバイスCPUの異常を示すフラグ情報を
デバイスCPUに対応させて記憶するメモリとを有し，メ
インCPUは複数のデバイスCPUに対して順次第１のデータ
を送出して，タイマをセットする第１の手段と，デバイ
スCPUからのステータスを順次受け，該ステータスが異
常であると，デバイスCPUに対応してメモリにフラグ情
報を格納し，一方該ステータスが正常であると，対応す
るデバイスCPUに第２のデータを送出する第２の手段
と，メモリに前記フラグ情報が格納されていると，タイ
マがカウントアップしているかどうかを判定する第３の
手段とを有し，第３の手段によってタイマがカウントア
ップしていないと判定されると，前記第２の手段によっ
て再び処理が実行され，一方，タイマがカウントアップ
していると，該フラグ情報に対応するデバイスCPUをエ
ラーと判定して該エラーのデバイスCPUを実質的に切り
離すようにしたことを特徴としている。 （実施例） 以下本発明について実施例によって説明する。 まず，第１図を参照して本発明が適用される情報伝送
システムについて説明する。 メインCPU1からのコントロールバス1a,データバス1b,
及びアドレスバス1cにはメモリ2,タイマ3,バスドライバ
4,及び選択回路（select回路）５が接続され，バスドラ
イバ４からのデバイスCPUデータバス4a及びデバイスCPU
コントロールバス4bにはデバイスCPU61,62,63及び64が
接続されている。一方，選択回路５はデバイスCPU選択
信号線5aを介してデバイスCPU61〜64に接続されてい
る。 ここで，第２図も参照して，メインCPU1からデバイス
CPU61〜64に対してデータを送出する際，メインCPU1は
アドレスバス1cを介してアドレス信号を送出し，バスド
ライバ４及び選択回路５を指定するとともにコントロー
ルバス1aを介して制御信号が送出され，バスドライバ４
及び選択回路５が駆動される。選択回路５にはメインCP
U1からデータバス1bを介して指定デバイスCPUデータが
送られ，この指定デバイスCPUデータに基づいて選択信
号を指定デバイスCPUデータで指定されたデバイスCPUに
送る。一方，バスドライバ４にはメインCPU1からデバイ
スCPUで処理すべきデータが送られ，バスドライバ４は
このデータをデバイスCPUデータバス4aを介して送ると
ともに，デバイスCPUコントロールバス4bを介して制御
信号を送る。 メインCPU1は指定デバイスCPUデータでまずデバイスC
PU61を選択して，バスドライバ４を介してデバイスCPU6
1にデータを送る。次に，指定デバイスCPUデータでデバ
イスCPU62を選択して，デバイスCPU62にデータを送る。
そして，このようにして，順次デバイスCPU61〜64にデ
ータを送る（ステップ201）。デバイスCPU61〜64にデー
タの送出が終了すると（ステップ202），メインCPU1は
アドレスバス1cを介して監視タイマ３を指定し，コント
ロールバス1aからの制御信号により，データバス1bを介
して送られてくる所定の時間（タイマ値）を監視タイマ
３にセットして，計時を開始する（ステップ203）。 デバイスCPU61〜64では受信したデータを処理する
と，所定のステータス情報を送出する。このステータス
情報はバスドライバ４を介してメインCPU1に送られる。
メインCPU1は順次デバイスCPU61〜64のステータス報告
を受ける。例えば，まず，デバイスCPU61からのステー
タス情報を解析して（ステップ204），その結果，良好
であれば，デバイスCPU61に第２のデータを送出する
（ステップ205）。一方，ステータス情報が不良である
と，メインCPU1はアドレスバス1cを介してメモリ２の所
定アドレスを指定し，コントロールバス1aからの制御信
号により，データバス1bを介してデバイスCPU61に対応
させて，メモリ２にフラグを格納する（ステップ20
6）。その後，デバイスCPU61〜64について上述のステッ
プ204〜206が終了したかを判断し（ステップ207），終
っていなければ，同様の処理を行う。 デバイスCPU61〜64のステータス情報に対する処理が
終了すると，メインCPU1はメモリ２にフラグ情報がセッ
トされているかどうかを調べ（ステップ208），フラグ
情報がセットされていると，次に監視タイマ３がカウン
トアップしているかどうかを調べる（ステップ209）。
その結果，監視タイマ３がカウントアップしていなけれ
ば，セットされたフラグ情報に対応するデバイスCPUに
対してステップ204〜208を実行する。一方，監視タイマ
３がカウントアップしていれば，セットされたフラグ情
報に対応するデバイスCPUをエラーとして実質的にシス
テムから切り放す。ステップ208でフラグ情報がセット
されていなければ，処理を終了する。 上述の実施例では,4台のデバイスCPUを備える伝送シ
ステムについて説明したが，複数台のデバイスCPUを備
えるシステムについても同様である。また，上述の実施
例では第１及び第２のデータをデバイスCPUに対して送
る場合についても同様に行えばよい。 （発明の効果） 以上説明したように，本発明では，複数台のデバイス
CPUに対して順次データを送り，デバイスCPUからのステ
ータス情報に応じて，次のデータを送るかどうかを決定
しているから，従来に比べてデータ伝送時間を短縮でき
るという効果がある。
【図面の簡単な説明】
第１図は本発明が適用されるデータ伝送システムを示す
図，第２図は主制御装置（メインCPU）の制御を示す流
れ図である。 １……メインCPU,2……メモリ,3……タイマ,4……バス
ドライバー,5……選択回路,61〜64……デバイスCPU。
図，第２図は主制御装置（メインCPU）の制御を示す流
れ図である。 １……メインCPU,2……メモリ,3……タイマ,4……バス
ドライバー,5……選択回路,61〜64……デバイスCPU。
Claims (1)
- (57)【特許請求の範囲】 １．主制御装置と、該主制御装置に接続された複数の従
装置とを備え、該主制御装置が前記従装置の各々と複数
回のデータ伝送を行うデータ伝送システムにおいて、所
定の時間を計時する計時手段と、前記従装置の異常を示
すフラグ情報を前記従装置に対応させて記憶する記憶手
段とが備えられ、前記従装置の各々は前記主制御装置か
らデータを受け該データを処理するとステータス情報を
前記主制御装置に送出しており、前記主制御装置は、前
記複数の従装置に対して順次第１のデータを送出した後
前記計時手段をスタートさせる第１の手段と、前記ステ
ータス情報を順次受け該ステータス情報が異常であると
前記記憶手段に前記フラグ情報を格納し前記ステータス
情報が正常であると該ステータス情報に対応する前記従
装置に第２のデータを送出する第２の手段と、前記第１
のデータ送出後前記従装置の全てから前記ステータス情
報を受けると前記記憶手段に前記フラグ情報が格納され
ているか否かを調べて前記フラグ情報が格納されている
と前記計時手段がカウントアップしているか否かを判定
する第３の手段とを有し、前記第３の手段によって前記
計時手段がカウントアップしていないと判定された際、
前記主制御装置は前記第２の手段によって該フラグ情報
に対応する前記従装置に対して再処理を実行し、前記計
時手段がカウントアップしていると前記フラグ情報に対
応する前記従装置をエラーと判定して該エラーの従装置
を実質的に切り離すようにしたことを特徴とするデータ
伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62029881A JP2676609B2 (ja) | 1987-02-13 | 1987-02-13 | データ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62029881A JP2676609B2 (ja) | 1987-02-13 | 1987-02-13 | データ伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63198441A JPS63198441A (ja) | 1988-08-17 |
| JP2676609B2 true JP2676609B2 (ja) | 1997-11-17 |
Family
ID=12288318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62029881A Expired - Lifetime JP2676609B2 (ja) | 1987-02-13 | 1987-02-13 | データ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2676609B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56108138A (en) * | 1980-01-31 | 1981-08-27 | Hitachi Ltd | Monitor system for computer system |
| JPS57191757A (en) * | 1981-05-21 | 1982-11-25 | Nec Corp | Trouble reporting system for multiprocessor system |
| JPS6165354A (ja) * | 1984-09-07 | 1986-04-03 | Hitachi Ltd | 障害プロセツサ検出方式 |
-
1987
- 1987-02-13 JP JP62029881A patent/JP2676609B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63198441A (ja) | 1988-08-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| EXPY | Cancellation because of completion of term |