JP2806547B2

JP2806547B2 - 高速ａｄ変換器

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Publication number: JP2806547B2
Application number: JP7415589A
Authority: JP
Inventors: 誠今村; 直也草柳
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1988-12-08
Filing date: 1989-03-27
Publication date: 1998-09-30
Anticipated expiration: 2013-09-30
Also published as: JPH02249311A

Description

【発明の詳細な説明】＜産業上の利用分野＞本発明は、２ステップ型AD変換器の、トラック・ホー
ルド回路及びデジタルアナログ変換部の高速化・高精度
化に関するものである。

＜従来の技術＞２ステップ型AD変換器は、まずアナログ信号入力を大
まかにアナログ／デジタル交換（以下「AD変換」と略称
する）するプリADと、プリADのコードに対応する正確な
アナログ値を出力するディジタル／アナログ変換（以下
「DA変換」と略称する）と、このDA変換後のアナログ値
と前記アナログ信号入力との差を更に細かくAD変換する
メインADとから成る変換ステップにより高分解能を得る
ようにしたものである。

以下、従来の技術を図面を用いて説明する。

第６図は２ステップ型AD変換器を示す構成ブロック図
である。

第７図は第６図のトラックホールド部の詳細を示す構
成ブロック図である。

第８図は請求項１の説明に供する図であり、特に、第
６図の応用例で従来のパイプライン動作する２ステップ
型AD変換器を示す構成ブロック図である。

第９図は第６図のDA変換部の詳細を示す構成図であ
る。

第６図においては、入力との差をとる方法として、特
に高速化のために電流出力型DA変換を用いて抵抗により
減算を行う回路構造を示す。即ち、アナログ信号入力
は、トラックホールド部（以下「T/H」と略称する）７
でサンプルされ、バッファアンプ８を介して、プリADで
ある第１のAD変換部２でデジタル信号に変換され、その
後に、再びDA変換部（電流出力型）３でこの第１のAD変
換部２のコードに対応する正確なアナログ値（アナログ
電流信号）に変換され出力される。T/H7の出力とDA変換
部３の出力は、抵抗R₁〜R₃及び残差増幅器４からなる減
算手段によりその差が演算される。この差は、第２のAD
変換部５でデジタル信号に変換される。第1,2のAD変換
部2,5のデジタル信号出力は、補正部６に導かれて合成
され、アナログ信号入力に対応するデジタル信号出力と
なる。

ここで、トラックホール回路７は、AD変換サイクル中
アナログ値を一定に保つもので、高速のT/Hは一般に第
７図のような構成をとる。

第７図において、アナログ信号入力は、バッファアン
プ71を介してブリッジ形ダイオードスイッチ72に加わ
る。この時、クロックＫにより電流源73,74がオンにな
ると、ダイオードスイッチ72はオンとなり、キャパシタ
Ｃがアナログ信号入力の電圧に追従（トラッキング）す
る。電流源73,74がオフになると、ダイオードスイッチ7
2はオフとなり、キャパシタＣに入力アナログ電圧がホ
ールドされる。その値はバッファアンプ75を介して出力
される。

ところで、この様なT/H7から成る第６図の２ステップ
型AD変換器の構成は、高速に大まかなAD変換を行い直ぐ
さまその結果に対応するアナログ値を出力するADAの部
分を有するので、この部分での遅延時間がそのままのAD
変換時間のロスとなるという問題を抱える。

そこで、この問題を解決するために、２ステップAD変
換器全体の変換時間が長くでも変換レートを向上できる
手法として、 :T/H7と残差増幅器の間にディレイライン（遅延線）
を挿入したり、：第８図に示すように、２つのT/H7a,7bを用いる、い
わゆるパイプライン処理を行うように構成するものがあ
る。即ち、この第８図の構成においては、アナログ信号
入力が後段のT/H7bに保持された後において、前段のT/H
7aは次のアナログ信号入力をサンプル・ホールドするこ
とができる。この結果として、先行したアナログ信号入
力に対応する変換が完了する前に次のアナログ信号入力
の処理に取掛かることができる。

又、DA変換部３としては第９図のように、アナログ信
号に変換すべきディジタル信号に応じてその出力電流を
流す複数のカレントスイッチ（K_Sw₁,K_Sw₂,…）と、これ
に接続する複数のトランジスタ（Q₁₀,Q₂₀,…）等を具備
した構成から成る定電流源（T₁,T₂,…）の構成が一般的
である。

即ち、第９図においては、一対のトランジスタQ₁₁とQ
₁₂とがそのエミッタが接続して配置されたカレントスイ
ッチK_Sw₁と、トランジスタQ₁₁とQ₁₂のエミッタの共通接
続部にコレクタが接続されエミッタが抵抗R₀に接続され
たトランジスタQ₁₀を有する定電流源T₁とにより第１の
ラインが構成され、この時に、トランジスタQ₁₁のベー
スにはスレッショルド電圧V_THが印加されコレクタには
アナログ出力端子A_outが接続し、トランジスタQ₁₂のコ
レクタはコモンに接続されベースは端子D₀に接続して第
１のAD変換部２からのデジタル信号入力の１ビット目D
_in（＝D₀）が印加され、トランジスタQ₁₀のベースに，
プリアンプU₀がベースに接続されるトランジスタQ₀₀を
有する基準電圧発生回路V_STが接続される回路構成と成
っている。そしてこれ等が入力ビット数（D₀,D₁,…）に
応じて複数並列配置される。この様な構成において、デ
ィジタル信号入力のレベルは、例えば、その低レベルが
スレッショルド電圧V_THより十分低く，高レベルが十分
高くなるようになっている。そして、この様な場合に、
カレントスイッチは、接続されている定電流源の出力電
流を、入力されるディジタル信号が高レベルの時にコモ
ンに流出し、低レベルの時に出力端子A_outに出力する。
従って、入力されるディジタル信号が負論理であると、
出力端子A_outに流れる電流値は変換されるべきディジタ
ル信号に比例することとなる。この様にしてディジタル
信号がアナログ信号に変換される。尚、DA変換部３の出
力側には、破線で示すような出力容量C_outができ、DA変
換部３における変換速度は、この出力容量C_outと抵抗
（減算抵抗）R₁により制限されるのでこの出力容量は出
来るだけ少ない方が良いことはいうまでもない。

＜発明が解決しようとする課題＞この様な従来の構成において、以下のような問題点を
有する。

（１）．前記項のディレイラインを用いる方法は、高
精度化のために同軸線路を用いることが多いが、例えば
20nsの遅延を得るためには約4mと寸法が大きくなる他、
50Ωや75Ωの低インピーダンスで整合をとるため、ドラ
イブするT/Hの出力アンプの周波数特性や歪み特性が劣
化する。又、前記項の第８図の回路構成の場合は、T/
H7を２つ直列に配置することとなり、直列に入るバッフ
ァアンプ（71,75）の数が４個と多くなり、この結果、
歪み特性の悪化や、第１のAD変換部２のクロックノイズ
の混入等の問題が生じるので、例えば30Msps,12ビット
というような高速高精度のAD変換器で、ナイキスト周波
数に近い高い周波数の信号に対するダイナミック精度の
良いものは実現が難しかった。

（２）．ところで、DA変換部３を前記30Msps,12ビット
のような構成とするためには、10ns程度の高速な変換速
度と12ビットの精度が必要となる。ところが現実問題と
しては、アナログ出力電流の違いによるバイアス電圧の
電位差ΔV_BE（Q₀₀,Q₁₀,Q₂₀,…が同じ特性の時、Q₁₀の出
力電流の２倍がQ₂₀に流れるとすると、V_BE0＝V_BE1、V
_BE2−V_BE1＝（KT/q）ln2＝ΔV_BEとなる。但し、V_BE0:Q
₀₀のベースエミッタ電圧、V_BE1:Q₁₀のベースエミッタ電
圧、V_BE2:Q₂₀のベースエミッタ電圧とする）による高精
度化に対する問題と、カレントスイッチのエミッタに付
く容量（破線C₁,C₂,…）による高速化に対する問題とか
ら、２ステップ型のADの高速・高精度化を実現すること
は大変であった。

本発明は、これ等の問題を解決するためになされたも
ので、高速化と高精度化を図った２ステップAD変換器を
実現することを目的とする。

＜課題を解決するための手段＞このために、本発明は、請求項１においては、入力ア
ナログ信号をトラック・ホールド部で追従・保持し、そ
の出力を第１のAD変換部でデジタル信号に変換し、この
変換デジタル信号を再びDA変換部でアナログ信号に変換
して、このアナログ信号とトラック・ホールド部の出力
との差分を減算手段で取出し、減算手段の出力を第２の
AD変換部でデジタル信号に変換し、第１・第２のAD変換
部のデジタル出力から前記入力アナログ信号の対応する
デジタル信号を求めるAD変換器に係るもので、その特徴
とするところは、前記トラック・ホールド部が入力アナ
ログ信号をオンオフする第１のスイッチ手段と、この第
１のスイッチ手段の出力電圧を保持する第１のキャパシ
タと、この第１のキャパシタの保持電圧を入力する第２
のバッファアンプと、この第２のバッファアンプの出力
をオンオフする第２のスイッチ手段と、この第２のスイ
ッチ手段の出力電圧を保持する第２のキャパシタと、こ
の第２のキャパシタの保持電圧を入力して減算手段に出
力する第３のバッファアンプと、前記第１のキャパシタ
の保持電圧を入力して第１のAD変換部に出力する第４の
バッファアンプとを備え、各変換サイクルにおいて入力
アナログ信号を第１のキャパシタでホールドした後所定
の時間後に第２のキャパシタでホールドすることにより
パイプライン動作をするように構成した点にある。

又、請求項２においては、前記AD変換器に係るもの
で、その特徴とするところは、DA変換部を、アナログ信
号に変換すべきディジタル信号に応じて出力電流を流す
カレントスイッチと、基準電圧によりリファレンス電流
決定用抵抗に流れる電流に基づきリファレンス電流を一
定に保持するフィードバック回路を用いて、前記カレン
トスイッチのエミッタに抵抗を介して前記リファレンス
電流と等しい電流を流す定電流源とから構成される回路
を複数備え、前記リファレンス電流決定用抵抗を選択し
て各々の前記リファレンス電流に重み付けしたことを特
徴とする構成とした点にある。

＜作用＞請求項１においては、第１のキャパシタの保持用アン
プとして第２および第４のバッファアンプを使用し直列
に入るバッファアンプの数を減少することにより、歪み
特性を改善でき、第２のスイッチ手段と第１のAD変換部
とを分離できるので、ノイズの干渉も無くすことができ
る。

請求項２においては、DA変換部として、低容量化のた
めに出力トランジスタの数を出来るだけ減らした重み付
け電流出力型構成をとることで高速，高精度に減算を行
うようにし、スイッチングのトランジェントで生じるグ
リッドやオーバーシュートを押える高速変換が実現出来
る。

＜実施例＞＜＜請求項１について＞＞以下、第１図乃至第４図を用いて請求項１の発明を詳
しく説明する。尚、以下の図面において、第６図乃至第
９図と重複する部分は同一番号を付してその説明を省略
する。

第１図は本発明の請求項１に係る高速AD変換器の一実
施例の要部（下記第２図のT/H）の詳細を示す構成ブロ
ック図である。

第２図は本発明の請求項１に係る高速AD変換器の一実
施例を示す構成ブロック図である。尚、第２図はここで
第５図と同じ部分は同一の記号を付して説明を省略す
る。

第３図は第２図装置の動作を示すタイムチャートであ
る。

第２図において、T/H1は２系統の出力を持ち、アナロ
グ信号を入力して異なる端子から残差増幅部４及び第１
のAD変換部２へ夫々出力する。AD変換部2,5にはそれぞ
れ５ビット精度,8ビット精度のフラッシュ型AD変換器を
使用し、DA変換部30には５ビット分解能で12ビット精度
のものを用いる。尚、このDA変換部30はその詳細を後述
する。

第１図において、11は入力アナログ信号が加えられる
第１のバッファアンプ、12は第１のスイッチ手段を構成
しバッファアンプ11の出力が一端に接続する第７図の72
と同様のダイオードスイッチ、13は一端の正の電圧源Vs
₊に接続し、他端がダイオードスイッチ12のアノード端
子側に接続する電流源、14は一端の負の電圧源Vs_-に接
続し、他端がダイオードスイッチ12のカソード端子側に
接続する電流源、C₁はダイオードスイッチ12を通過した
電圧を保持する第１のキャパシタ、15はキャパシタC₁の
保持電圧を入力するFET入力の第２のバッファアンプ、1
6は第２のスイッチ手段を構成しバッファアンプ15の出
力が一端に接続する12と同様のダイオードスイッチ、17
は一端が正の電圧源Vs₊に接続し、他端がダイオードス
イッチ16のアノード端子側に接続する電流源、18は一端
が負の電圧源Vs_-に接続し他端がダイオードスイッチ16
のカソード端子側に接続する電流源、C₂はダイオードス
イッチ16を通過した電圧を保持する第２のキャパシタ、
19はキャパシタC₂の保持電圧を入力するFET入力の第３
のバッファアンプ、20はバッファアンプ19のアナログ保
持値をスイッチ16がオフしたときにスイッチ16にフィー
ドバッグしてダイオードの逆バイアス電圧を保持電圧に
拘らず一定にするブートストラップ・バッファ回路、21
はキャパシタC₁の保持電圧を入力するFET入力の第４の
バッファアンプ、22はバッファアンプ21のアナログ保持
値を、スイッチ12がオフしたときにスイッチ12にフィー
ドバックする20と同様のブートストラップ・バッファ回
路である。

このような構成の高速AD変換器の動作を第３図のタイ
ムチャートを用いて次に説明する。

初めトラック・ホールド部１のスイッチ12がオンして
おり、キャパシタC₁の電圧はバッファアンプ11を介して
入力アナログ信号に追従しているものとする。t₁のタイ
ミングでクロックK₁により電流源13,14がオンからオフ
に切換わりダイオードスイッチ12がオフになると、入力
アナログ信号がキャパシタC₁にホールドされる（サンプ
ル値S₁）。キャパシタC₁に保持された電圧はバッファア
ンプ21を介して第１のAD変換部２でAD変換される
（t₂）。AD変換部２の出力デジタル値がDA変換部３で12
ビット精度でDA変換されて対応するアナログ値となる
（t₃）。クロックK₂により電流源17,18がオンからオフ
に切換わり，ダイオードスイッチ16がオフになると、キ
ャパシタC₁の電圧がキャパシタC₂にホールドされる
（t₄）。同時にクロックK₁によりダイオードスイッチ12
がオフからオンに切換わり、入力アナログ信号に追従し
てキャパシタC₁にホールドし（サンプル値S₂）、次のAD
変換サイクル（t₁ ^-,t₂ ^-,t₃ ^-,…）を開始する。バッファ
アンプ19を介してキャパシタC₂の保持電圧とDA変換部３
の出力との差を残差増幅器４で16倍に増幅する（t₅）。
残差増幅器４の出力を第２のAD変換部５でAD変換する
（t₆）。補正部６が第１のAD変換部２の５ビット出力デ
ータと第２のAD変換部５の８ビット出力データを加算し
誤差を補償して12ビットのデジタル出力とする（t₇）。
上記の動作において、１変換サイクルはt₁〜t₇の区間で
あるが、t₁〜t₁ ^-の区間Tcが変換レートを決定する。

このような構成の高速AD変換器によれば、以下のよう
なことが実現出来る。

：第２のキャパシタC₂に入力信号が保持された後すぐ
に第１のキャパシタC₁が次の入力信号をトラック・ホー
ルドすることにより、パイプライン動作が行なわれ、１
回のAD変換に要する時間より短い繰り返し時間の変換レ
ートを実現することができる。例えばAD変換時間58nsに
対しT_C＝33.3ns、即ち、30Mspsの変換レートを得ること
ができる。

：ディレイラインが不要なので、小型化・高精度化が
達成できる。

:T/Hの入力から残差増幅器側出力までに経由するバッ
ファアンプの数が第８図の４から３に減少するので、バ
ッファアンプにより生ずる歪みが押えられ、高いダイナ
ミック精度を得ることができる。

:1段目のホールドアンプ15,21を並列に接続したの
で、２段目のスイッチ16で生じるクロックノイズや第１
のAD変換部２の入力に生ずるAD変換クロックのキックバ
ックノイズによる相互干渉を防ぐことができ、高いダイ
ナミック精度が得られる。

＜請求項１のその他の実施例＞尚、上記の実施例でT/H1においてブリッジ型のダイオ
ードスイッチを用いたが、これに限らず任意の高速スイ
ッチを用いことができる。又、第１のAD変換部を５ビッ
ト精度とし、第２のAD変換部を８ビット精度としたが、
これに限らず、例えば共に７ビット精度とすることもで
きる。

又、第４図のようにすることもできる。

第４図は本発明の請求項１に係る高速AD変換器の他の
実施例での要部を示す（インピーダンス変換回路を持つ
ものを示す）構成ブロック図である。

第４図において、第１図と重複する部分は同一の記号
を付して説明を省略する。

第４図において、キャパシタC₁の保持電圧はPET23と
定電流源24とからなる高入力抵抗の第１のインピーダン
ス変換回路を介してFET入力でない通常のバッファアン
プ15a,21aに接続する。またキャパシタC₂の保持電圧はF
ET25と定電流源26からなる高入力抵抗の第２のインピー
ダンス変換回路を介してFET入力でない通常のバッファ
アンプ19aに接続する。このような構成とすれば、バッ
ファアンプの入力ドリフトの影響を小さくできるととも
に、第１のインピーダンス変換回路が並列のバッファア
ンプ15a,21aに共通に接続するので、T/H1の２系統の出
力に及ぼす入力ドリフトの影響を等しくして補正可能と
することができる。

＜＜請求項２について＞＞以下、第５図を用いて請求項２の発明を詳しく説明す
る。尚、第５図において、第１図乃至第４図及び第６図
乃至第９図と重複する部分は同一番号を付してその説明
は省略する。

第５図は本発明の請求項２に係る高速AD変換器の一実
施例の要部（第２図のDA変換部30）の詳細を示す構成ブ
ロック図である。

第５図において、DA変換部30は、低容量化のために出
力トランジスタの数を出来るだけ減らした構成、ここで
は例えば、フルスケール15.5mAの５ビット分解能の重み
付け電流出力型構成（最少の５組の第９図で説明したア
ナログ信号に変換すべきディジタル信号に応じてその出
力電流を流す複数のカレントスイッチK_sw₁〜K_sw₅と、複
数のカレントスイッチに対応して設けられこれに接続さ
れる定電流源との組合せ構成）としている。

具体的には、５ビットのロジック入力（各ビットD₀,D
₁,…D₅）毎に、アナログ出力の電流値を高精度安定化す
るためのフィードバック回路（以下「FB回路」と略称す
る）30FB₁〜30FB₅を設けて、カレントスイッチに接続さ
れる定電流源を、FB回路30FB₁〜30FB₅と基準電圧V_refと
リファレンス電流決定用抵抗（以下「RF抵抗」と略称す
る）R₁₁〜R₅₁とカレントスイッチに接続する抵抗R₁₃〜R
₅₃とで構成し、基準電圧とRF抵抗によって決まる重み付
けされたリファレンス電流（I_1a〜I_5a）を、FB回路30FB
₁〜30FB₅で制御、詳しくは、FB回路を構成するトランジ
スタQ₁₃/R₁₂〜Q₅₃/R₅₂に流してオペアンプU₁〜U₅で電圧
V_C1〜V_C5を制御することにより抵抗R₁₃〜R₅₃に流れるリ
ファレンス電流に対応する電流I_1b〜I_5bを一定に保持す
るようにして重み付け電流出力型としている。

ここで例えば、D₀ビットについて見ると、FB回路30FB
₁は、トランジスタQ₁₃とオペアンプU₁と抵抗R₁₂とから
成り、トランジスタQ₁₃は、そのベースがカレントスイ
ッチK_SW1のトランジスタQ₁₁のスレッショルド電圧V_THが
印加されるベースに接続し、コレクタがオペアンプU₁の
反転端子と他端が基準電圧V_refに接続しているRF抵抗R
₁₁の一端に接続し、エミッタが抵抗R₁₂の一端に接続
し、又、オペアンプU₁は、非反転端子がコモンに接続
し、出力端子が抵抗R₁₂と抵抗R₁₃との接続部分に接続し
ている。故にこの時の定電流回路は、FB回路30FB₁を含
み基準電圧V_refとRF抵抗R₁₁とから成り、電流I_1aが流れ
る抵抗R₁₂とオペアンプU₁の出力端子との接続部に発生
する制御電圧V_C1を制御することでリファレンス電流I_1a
を一定にし、デジタル入力D₀ビットに基づくカレントス
イッチK_SW1の動作によりリファレンスI_1aに等しい電流I
_1bを抵抗R₁₃に流すことができる（以下他の系統につい
ても同様）。

尚、カレントスイッチK_SW1〜K_SW5は、第９図と同様
に、一方のトランジスタQ₁₁（〜Q₅₁）のコレクタにアナ
ログ出力端子A_outが接続し，ベースにロジックのスレッ
ショルド電圧V_THが固定されており、又、他方のトラン
ジスタQ₁₂（〜Q₅₂）のベースにロジック入力が接続し、
コレクタがアース接続されている。この時の構成は、ロ
ジック入力の電圧がスレッショルド電圧V_THより高い時
はアナログ出力がOFFする負論理となっている。ここ
で、トランジスタQ₁₁,Q₁₃（〜Q₅₁,Q₅₃）の特性（エミッ
タ電流Ｉの時のV_BE,h_fe）及びR₁₂,R₁₃（〜R₅₂,R₅₃）の
抵抗値さえ必要な精度に合せれば、FB回路と基準電圧と
RF抵抗から成る各定電流源によって決まる５ビット分解
能に重み付けされたリファレンス電流I_1a（〜I_5a），夫
々例えば0.5（1,2,4,8mA）に基づいて、アナログ出力電
流はそれで決まる精度を得ることができる。

尚、この実施例においては、各ビットは抵抗値以外は
同じ構成であるが、この時の各抵抗R₁₂,R₁₃/R₂₂,R₂₃/…
/R₅₂,R₅₃は１つの薄膜抵抗ネットワークで構成され、
又、RF抵抗R₁₁,R₂₁,…,R₅₁は１つの薄膜抵抗ネットワー
クで構成されている。勿論これ等は全てが一体化したも
のを使用してもよいことはいうまでもない。

この結果カレントスイッチK_sw1〜K_sw5は、接続されて
いる定電流源の出力電流を、入力されるディジタル信号
が高レベルの時に接地端子に流出し、低レベルの時に出
力端子A_outに出力する。従って、入力されるディジタル
信号が負論理であると、出力端子A_outに流れる電流値は
変換されるべきディジタル信号に比例することとなる。
この様にしてディジタル信号がアナログ信号に変換され
る。

＜発明の効果＞以上の説明から明らかなように、本願発明によれば、
以下のような効果を奏する。

請求項１においては、高速化と高精度化、特にダイナ
ミック精度の向上を図った２ステップAD変換器を簡単な
構成で実現することができる。

請求項２においては、DA変換部を重み付け定電流型に
したことで、出力トランジスタ数が必要なビット数と同
じ最少の個数となり、出力容量の低減により高速化が可
能となる。又、出力電流精度をトランジスタの特性及び
抵抗のマッチングにより希望するところまで上げられ
る。特に、モノリシックトランジスタアレイやネットワ
ーク抵抗等を利用することにより、例えば高精度な12ビ
ット精度が容易に得られ、温度変動も少なくなる。更に
又、定電流源を抵抗により実現したため、第９図のよう
なカレントスイッチのエミッタにつく容量分が無くな
り、スイッチングのトランジェントで生じるグリッジや
オーバーシュートを押え、高速変換で実現出来る。

【図面の簡単な説明】

第１図は本発明の請求項１に係る高速AD変換器の一実施
例の要部を示す構成ブロック図、第２図は本発明の請求
項１に係る高速AD変換器の一実施例を示す構成ブロック
図、第３図は第２図装置の動作を示すタイムチャート、
第４図は本発明に係る高速AD変換器の他の実施例の要部
を示す構成ブロック図、第５図は本発明の請求項２に係
る高速AD変換器の一実施例の要部の詳細を示す構成ブロ
ック図、第６図は従来の２ステップ型AD変換器を示す構
成ブロック図、第７図は第６図のT/Hの詳細を示す構成
ブロック図、第８図は請求項１の説明に供する図、第９
図は第６図のDA変換部の詳細を示す構成図である。１……トラック・ホールド部（T/H）、２……第１のAD
変換部、3,30……DA変換部、４……減算手段、５……第
２のAD変換部、12……第１のスイッチ手段、C₁……第１
のキャパシタ、15……第２のバッファアンプ、16……第
２のスイッチ手段、C₂……第２のキャパシタ、19……第
３のバッファアンプ、21……第４のバッファアンプ。

Claims

(57)【特許請求の範囲】

【請求項１】入力アナログ信号をトラック・ホールド部
で追従・保持し、その出力を第１のAD変換部でデジタル
信号に変換し、この変換デジタル信号を再びDA変換部で
アナログ信号に変換して、このアナログ信号とトラック
・ホールド部の出力との差分を減算手段で取出し、減算
手段の出力を第２のAD変換部でデジタル信号に変換し、
第１・第２のAD変換部のデジタル信号から前記入力アナ
ログ信号に対応するデジタル信号を求めるAD変換器にお
いて、前記トラック・ホールド部が入力アナログ信号を
オンオフする第１のスイッチ手段と、この第１のスイッ
チ手段の出力電圧を保持する第１のキャパシタと、この
第１のキャパシタの保持電圧を入力する第２のバッファ
アンプと、この第２のバッファアンプの出力をオンオフ
する第２のスイッチ手段と、この第２のスイッチ手段の
出力電圧を保持する第２のキャパシタと、この第２のキ
ャパシタの保持電圧を入力して減算手段に出力する第３
のバッファアンプと、前記第１のキャパシタの保持電圧
を入力して第１のAD変換部に出力する第４のバッファア
ンプとを備え、各変換サイクルにおいて入力アナログ信
号を第１のキャパシタでホールドした後所定の時間後に
第２のキャパシタでホールドすることによりパイプライ
ン動作をするように構成したことを特徴とする高速AD変
換器。
【請求項２】前記AD変換部を、アナログ信号に変換すべきディジタル信号に応じて出力
電流を流すカレントスイッチと、基準電圧によりリファレンス電流決定用抵抗に流れる電
流に基づきリファレンス電流を一定に保持するフィード
バック回路を用いて、前記カレントスイッチのエミッタ
に抵抗を介して前記リファレンス電流と等しい電流を流
す定電流源とから構成される回路を複数備え、前記リフ
ァレンス電流決定用抵抗を選択して各々の前記リファレ
ンス電流に重み付けしたことを特徴とする請求項１記載の高速AD変換器。