JP2949743B2

JP2949743B2 - 半導体装置の製造方法

Info

Publication number: JP2949743B2
Application number: JP1339418A
Authority: JP
Inventors: 政春佐藤
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1989-12-27
Filing date: 1989-12-27
Publication date: 1999-09-20
Anticipated expiration: 2014-09-20
Also published as: JPH03198346A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は自己整合型バイポーラトランジスタ及びLDD
（lightly deped drain）構造MOSトランジスタ等の製造
に好適の半導体装置の製造方法に関する。

［従来の技術］第３図は従来の高速バイポーラトランジスタの製造方
法を示す断面図である。

先ず、ｐ型シリコン基板51の所定領域にn⁺型埋込コレ
クタ層52を形成し、この基板51及び埋込コレクタ層52上
にｎ型エピタキシャル層53を形成する。

次に、このエピタキシャル層53の表面から基板51及び
埋込コレクタ層52に到達する領域に素子分離絶縁膜54及
びn⁺型コレクタ引出し領域55を選択的に形成する。この
素子分離絶縁膜54により、各素子領域は相互に電気的に
絶縁分離される。また、この素子分離絶縁膜54により、
ベース及びエミッタ形成予定領域とコレクタ引出し領域
55とが分離される。

次に、コレクタ引出し領域55上にn⁺型多結晶シリコン
からなるコレクタ引出し電極56bを選択的に形成すると
共に、エピタキシャル層53上にp⁺型多結晶シリコンから
なるベース引出し電極56aを選択的に形成する。そし
て、基板51の全面に絶縁膜57を形成した後、フォトリソ
グラフィ技術を使用して、エミッタ形成予定領域の絶縁
膜57及びベース引出し電極56aを順次除去し、エピタキ
シャル層53に到達する開孔部63を形成する。

次に、熱処理を行い、ベース引出し電極56aからエピ
タキシャル層53にｐ型不純物を高濃度で導入して、p⁺型
グラフトベース領域58を形成する。その後、イオン注入
法により、開孔部63からエピタキシャル層53にｐ型不純
物を導入して低濃度ｐ型ベース領域59を形成する。

次いで、開孔部63の側壁部に側壁絶縁物60を形成す
る。そして、開孔部63にn⁺型多結晶シリコンを埋め込む
と共に、この多結晶シリコンを絶縁膜57上に延出させる
ことにより、エミッタ電極61を形成する。その後、この
エミッタ電極61からベース領域59中にｎ型不純物を拡散
させて、高濃度n⁺型エミッタ領域62を形成する。そし
て、ベース引出し電極56a及びコレクタ引出し電極56b上
の絶縁膜57を選択的に開孔し、コンタクト孔64を設け
る。

このようにして形成されたバイポーラトランジスタ
は、エミッタ領域62がフォトリスグラフィ技術により形
成した開孔部63の開孔幅よりも側壁絶縁膜60の膜厚分だ
け縮小されると共に、エミッタ領域62とグラフトベース
領域58との間の距離がこの側壁絶縁膜60の膜厚で決定で
きる。この場合に、側壁絶縁膜60の膜厚を適正な厚さで
形成して、エミッタ領域62とグラフトベース領域58との
間を適正な間隔とすることにより、高周波特性が優れた
バイポーラトランジスタを製造することができる。

また、Bi−COMSディバイスのように同一の半導体基板
にバイポーラトランジスタとMOSトランジスタとを同時
に形成する場合は、グラフトベース領域58と同様の方法
でソース・ドレイン領域を形成すると共に、ベース領域
59及びエミッタ領域62を形成しない替わりにエピタキシ
ャル層53上にゲート酸化膜を形成し、エミッタ電極61を
形成するのと同様の方法によりゲート電極を形成する。
これにより、バイポーラトンランジスタと同一の工程で
MOSトランジスタを形成することができる。

［発明が解決しようとする課題］しかしながら、従来の半導体装置の製造方法には以下
に説明する欠点がある。

即ち、側壁絶縁膜60はベース引出し電極56aとエミッ
タ電極61とを電気的に絶縁するために形成するものであ
るが、この側壁絶縁膜60の厚さによりトランジスタ特性
が変化する。つまり、トランジスタの高周波特性を向上
させるためにはエミッタ領域62の幅を縮小する必要があ
る。ところが、エミッタ領域の幅を縮小しようとして側
壁絶縁膜60を厚く形成すると、グラフトベース領域58と
エミッタ領域62との間の距離が長くなり、両者の間に介
在する低濃度のｐ型ベース領域59のために、ベース抵抗
が増大する。そして、ベース抵抗の増大を回避するため
にベース領域59の不純物濃度を高くすると、トランジス
タのh_FE特性が劣化すると共に、高周波特性が劣化する
という不都合が発生する。また、側壁絶縁膜60の膜厚を
薄くしてベース抵抗を低減しようとすると、高濃度のp⁺
型グラフトベース領域58とn⁺型エミッタ領域62とが直接
接触し、ベース−エミッタ間の逆方向耐圧性能が低下
し、入力特性の電流リークが発生するという不都合が発
生する。

更に、同一の半導体基板にバイポーラトランジスタと
MOSトランジスタとを同時に形成する場合に、バイポー
ラトランジスタとMOSトランジスタとの製造方法の整合
が困難であるという問題点もある。即ち、バイポーラト
ランジスタでは、入力特性の電流リークを回避するため
に、側壁絶縁膜の厚さはグラフトベース領域58とエミッ
タ領域62とが接触しない厚さに形成する必要がある。と
ころが、バイポーラトランジスタと同様に、上記側壁絶
縁膜でソース・ドレイン電極とゲート電極とを分離する
ようにしてMOSトランジタを形成すると、ソース・ドレ
イン領域の端部からゲート電極の端部までの距離が離れ
てしまうため、MOSトランジスタの性能が劣化する。

本発明はかかる問題点に鑑みてなされたものであっ
て、ベース領域の不純物濃度を高めることなしにベース
抵抗を低減することができ、しかも入力特性の電源リー
クが少ないバイポーラトランジスタを安定して製造する
ことができると共に、MOSトランジスタを同一の半導体
基板上に形成する場合でもMOSトランジスタの性能劣化
を招くことがない導体装置の製造方法を提供することを
目的とする。

［課題を解決するための手段］本発明に係る半導体装置の製造方法は、第１導電型半
導体領域上に第２導電型多結晶シリコン膜を選択的に形
成する工程と、前記第１導電型半導体領域の全面に第１
の絶縁膜を形成する工程と、この第１の絶縁膜の表面か
ら前記第１導電性型半導体領域に到達する第１の開孔部
を選択的に形成する工程と、前記多結晶シリコン膜から
前記第１導電型半導体領域に第２導電型不純物を拡散さ
せて第１の拡散領域を形成する工程と、前記第１の開孔
部の側壁部にのみ第２の絶縁膜を形成する工程と、前記
第１の開孔部に第３の絶縁膜を埋め込む工程と、前記第
２の絶縁膜を除去することにより第２の開孔部を形成し
前記第１導電型半導体領域を露出させる工程と、この第
２の開孔部から前記第１導電型半導体領域に第２導電型
不純物を導入して前記第１の拡散領域よりも不純物濃度
が低い第２の拡散領域を形成する工程と、前記第２の開
孔部に第４の絶縁膜を埋め込む工程と、前記第３の絶縁
膜を除去することにより第３の開孔部を形成し前記第１
導電型半導体領域を露出させる工程と、を有することを
特徴とする。

［作用］本発明においては、先ず、第１導電型半導体領域上に
第２導電型多結晶シリコン膜及び第１の絶縁膜を形成
し、この第１の絶縁膜の表面から多結晶シリコン膜を介
して第１導電型半導体領域に到達する第１の開孔部を形
成する。そして、前記多結晶シリコン膜から前記第１導
電型半導体領域に第２導電型不純物を導入して第１の拡
散領域を形成する。これにより、第１の導電型半導体領
域の第１の開孔部を挾んだ領域に第１の拡散領域が形成
される。次に、前記第１の開孔部の側壁部にのみ第２の
絶縁膜を形成した後、この第１の開孔部に第３の絶縁膜
を埋め込む。そして、前記第２の絶縁膜を除去すること
により、前記第１導電型半導体領域が露出した第２の開
孔部を形成し、この第２の開孔部から前記第１導電型半
導体領域に第２導電性型不純物を導入する。これによ
り、前記第１導電型半導体領域の前記第１の拡散領域に
隣接した領域に第２の拡散領域が形成される。次いで、
前記第２の開孔部に第４の絶縁膜を埋め込んだ後、前記
第３の絶縁膜を除去して第３の開孔部を形成する。これ
により、前記第２の拡散領域に隣接した領域の前記第１
導電型半導体領域が露出する。

上述した半導体装置の製造方法において、前記第１の
拡散領域を高濃度不純物領域とし、第２の拡散領域を第
１の拡散領域よりも不純物濃度が低い中濃度不純物領域
とする。これにより、バイポーラトランジスタの場合
は、グラフトベース領域として作用する第１の拡散領域
と、第３の開孔部の下方に形成するエミッタ領域との間
に第１の拡散領域と同一導電型の中濃度不純物拡散領域
（第２の拡散領域）が介在することになる。このため、
エミッタ領域の幅を短くしてもエミッタ領域とグラフト
ベース領域とがこの第２の拡散領域を介して接続される
ことにより、ベース抵抗の増加が抑制される。また、ベ
ース領域の不純物濃度を高める必要がないため、h_FE及
び高周波特性が低下することはない。更に、グラフトベ
ース領域とエミッタ領域とが直接接続されることがない
ので、ベース−エミッタ間の逆方向耐圧性能の低下も抑
制される。

また、バイポーラトランジスタと同時にMOSトランジ
スタを形成する場合も、ソース・ドレイン領域として作
用する第１の拡散領域と、第３の開孔部領域に形成する
ゲート電極の端部との間に第１の拡散領域と同一導電型
の中濃度不純物拡散領域（第２の拡散領域）が介在する
ため、この第２の拡散領域がソース・ドレイン領域の一
部として作用し、ソース・ドレイン領域とゲート電極の
端部との離隔に起因するMOSトランジスタの性能の劣化
が防止される。

［実施例］次に、本発明の実施例について添付の図面を参照して
説明する。

第１図（ａ）乃至（ｇ）は本発明をバイポーラトラン
ジスタの製造に適用した第１の実施例を工程順に示す断
面図である。

先ず、第１図（ａ）に示すように、ｐ型シリコン基板
１の所定領域にn⁺型埋込コレクタ層２を形成する。その
後、このｐ型シリコン基板１及び埋込コレクタ層２の上
に、ｎ型エピタキシャル層３を形成する。そして、この
エピタキシャル層３の表面からシリコン基板１又は埋込
コレクタ層２に到達する領域に素子分離絶縁膜４を選択
的に形成すると共に、エピタキシャル層３の表面から埋
込コレクタ層２に到達する所定領域にn⁺型コレクタ引出
し領域５を形成する。次に、ベース及びエミッタ形成予
定領域のエピタキシャル層３上にp⁺型多結晶シリコンか
らなるベース引出し電極6aを2000乃至4000Åの厚さで選
択的に形成すると共に、コレクタ引出し領域５上にn⁺型
多結晶シリコンからなるコレクタ引出し電極6bを同様に
2000乃至4000Åの厚さで選択的に形成する。その後、基
板１の全面にシリコン酸化膜７及び多結晶シリコン膜８
を夫々2000乃至4000Å及び1000乃至2000Åの厚さで順次
形成する。

次に、第１図（ｂ）に示すように、エミッタ形成予定
領域の多結晶シリコン膜８、シリコン酸化膜７及びベー
ス引出し電極6aを順次除去することにより、第１の開孔
部９を形成する。その後、熱処理を行ってベース引出し
電極6aからエピタキシャル層３中にｐ型不純物を拡散さ
せて、層抵抗が約50乃至200Ω／□の高濃度p⁺型グラフ
トベース領域10を形成する。そして、基板１の全面に第
１のシリコン窒化膜11を約2000乃至4000Åの厚さで形成
した後、反応性イオンエッチングによりエッチングパッ
クして、第１の開孔部９の側壁部にのみ第１のシリコン
膜11を残存させる。

次に、第１図（ｃ）に示すように、回転塗布法によ
り、基板１の全面に塗布シリコン酸化膜12を塗布し、第
１の開孔部９をこの塗布シリコン酸化膜12で埋める。

次に、第１図（ｄ）に示すように、反応性イオンエッ
チングにより、塗布シリコン酸化膜12をエッチングバッ
クして、開孔部９内にのみ塗布シリコン酸化膜12を残存
させ、他の領域の塗布シリコン酸化膜12を除去する。そ
の後、第１のシリコン窒化膜11をエッチングにより除去
することにより、塗布シリコン酸化膜12の周囲に第２の
開孔部9aを設けて、エピタキシャル層３を露出させる。
この場合に、例えばシリコン窒化膜と塗布シリコン酸化
膜との選択比が大きいエッチング条件でエッチングを行
なうことにより、第１のシリコン窒化膜11のみを選択的
に除去することができる。その後、この開孔部9aからエ
ピタキシャル層３にｐ型不純物であるボロン（Ｂ）をイ
オン注入した後、熱処理を行って層抵抗が500乃至1kΩ
／□程度の中濃度ｐ型ベース接続領域14を形成する。

次に、第１図（ｅ）に示すように、基板１の全面に第
２のシリコン窒化膜15を形成して、第２の開孔部9aをこ
の第２のシリコン窒化膜15で埋める。この場合に、第２
のシリコン窒化膜15の膜厚は第１図（ｂ）に示す工程で
形成した第１のシリコン窒化膜11の半分以上にする。

次に、第１図（ｆ）に示すように、第２のシリコン窒
化膜15を反応性イオンエッチング法によりエッチングバ
ックし第２の開孔部9a内にのみ第２のシリコン窒化膜15
を残存させて、他の領域の第２のシリコン窒化膜15を除
去する。その後、塗布シリコン酸化膜12をウェットエッ
チングにより除去して第３の開孔部9bを形成し、エピタ
キシャル層３を露出させる。この場合に、シリコン窒化
膜と塗布シリコン酸化膜との選択比が大きくとれるよう
なエッチング条件でエッチングを行なうことにより、第
２のシリコン窒化膜15を残存させて塗布シリコン酸化膜
12を除去する。その後、このエピタキシャル層３の露出
領域にボロンをイオン注入して、層抵抗が２乃至4kΩ／
□程度の低濃度p^-型ベース領域16を形成する。

次いで、第１図（ｇ）に示すように、基板１の全面に
n⁺型多結晶シリコン膜17を1000乃至3000Åの厚さに形成
する。そして、熱処理を施してこの多結晶シリコン膜17
からベース領域16中にｎ型不純物を拡散させ、高濃度の
n⁺型エミッタ領域18を形成する。その後、エミッタ領域
部以外の第２の多結晶シリコン膜17及び多結晶シリコン
膜８を同時に除去した後、ベース引出し電極6a及びコレ
クタ引出し電極6b上のシリコン酸化膜７を選択的に開孔
してコンタクト孔19を形成する。

このようにして製造されたバイポーラトランジスタ
は、ベース領域16よりも層抵抗が低いｐ型ベース接続領
域14を介してp⁺型グラフトベース領域10とエミッタ領域
18とが確実に接続されるため、ベース抵抗の低減化及び
安定化が達成される。通常、ベース領域の層抵抗は２乃
至4kΩであり、ｐ型ベース接続領域14の層抵抗は前述の
如く500乃至1kΩ／□であるので、本実施例により製造
されたバイポーラトランジスタは、グラフトベース領域
からエミッタ領域間の抵抗が従来の約1/4に低減され
る。

なお、本実施例においては、シリコン酸化膜７上に多
結晶シリコン膜８を形成し、この多結晶シリコン膜８を
塗布シリコン酸化膜12を除去する際のエッチングマスク
としたが、シリコン酸化膜７と塗布シリコン酸化膜12と
のエッチング選択比が適性であれば多結晶シリコン膜８
は形成しなくともよい。

第２図（ａ）乃至（ｄ）は本発明をBi−CMOSの製造方
法に適用した第２の実施例を工程順に示す断面図であ
る。

先ず、第２図（ａ）に示すように、ｐ型シリコン基板
21のバイポーラトランジスタ形成予定量域及びｐチャネ
ルMOSトランジスタ形成予定領域にn⁺型埋込層22及びｎ
ウェル領域24を形成する。また、基板21のｎチャネルMO
Sトランジスタ形成予定領域にはp⁺型埋込層23及びｐウ
ェル領域25を形成する。そして、これらの素子領域の境
界部及びバイポーラトランジスタのベース領域形成予定
領域とコレクタ引出し領域形成予定領域との境界部に素
子分離絶縁膜26を形成し、各領域を分離する。その後、
ｐチャネルMOSトランジスタ領域のｎウェル領域24上及
びバイポーラトランジスタのベース形成予定領域のｎウ
ェル24上にp⁺型多結晶シリコン膜27を所定の形状で形成
する。また、ｎチャネルMOSトランジスタ領域のｐウェ
ル領域25上及びバイポーラトランジスタのコレクタ引出
し領域のｎウェル24上にn⁺型多結晶シリコン膜28を選択
的に形成する。そして、基板21の全面にシリコン酸化膜
29及び多結晶シリコン膜30を形成する。

次に、第２図（ｂ）に示すように、第１の実施例にお
いて第１図（ｂ）乃至（ｄ）に示す工程と同様にして、
所定領域の多結晶シリコン膜30の表面からシリコン酸化
膜29及びp⁺型多結晶シリコン膜27若しくはn⁺型多結晶シ
リコン膜28を介してｎウェル領域24又はｐウェル領域25
に到達する第１の開孔部を形成し、ｎウェル領域24及び
ｐウェル領域25を露出させる。次に、p⁺型多結晶シリコ
ン膜27からｎウェル領域24にｐ型不純物を拡散させて高
濃度p⁺型領域31を形成すると共に、n⁺型多結晶シリコン
間28からｐウェル領域25にｎ型不純物を拡散させて高濃
度n⁺型領域32を形成する。その後、前記第１の開孔部の
側壁部にのみ絶縁膜（図示せず）を形成し、第１の開孔
部に塗布シリコン酸化膜33を埋め込んだ後、第１の開孔
部の側壁部に形成した前記絶縁膜を除去することにより
第２の開孔部43を形成して、塗布シリコン酸化膜33の側
方のｎウェル領域24及びｐウェル領域25を露出させる。
そして、この露出した部分のｎウェル領域24にｐ型不純
物を導入して中濃度ｐ型領域35を形成すると共に、露出
した部分のｐウェル領域25にｎ型不純物を導入して中濃
度ｎ型領域36を形成する。

次に、第２図（ｃ）に示すように、第１の実施例にお
いて第１図（ｅ），（ｆ）に示す工程と同様に、第２の
開孔部43をシリコン窒化膜37で埋めた後、塗布シリコン
酸化膜33を除去することにより第３の開孔部44を設け
て、シリコン窒化膜37で挾まれた領域のｎウェル領域24
及びｐウェル領域25を露出させる。そして、バイポーラ
トランジスタ領域のｎウェル領域24の露出領域にｐ型不
純物を導入して低濃度のp^-型ベース領域39を形成する。
また、MOSトランジスタ領域においては、ｎウェル領域2
4及びｐウェル領域25上に約100乃至200Åの厚さでゲー
ト酸化膜38を形成する。

次いで、第２図（ｄ）に示すように、ベース領域39上
及びゲート酸化膜38上にｎ型多結晶シリコン膜40を形成
し、この多結晶シリコン膜40からベース領域39にｎ型不
純物を導入して、n⁺型エミッタ領域41を形成する。ま
た、第１の実施例において第１図（ｇ）に示す工程と同
様に、多結晶シリコン膜30を選択的に除去した後、シリ
コン酸化膜29の所定領域を開孔して、コンタクト孔42を
形成する。これにより、Bi−CMOSが完成する。

本実施例においては、上述の如く、同一基板にバイポ
ーラトランジスタ及びMOSトランジスタを同時に且つ容
易に形成することができる。そして、このBi−CMOSは第
１の実施例で説明したように優れた高周波特性を有する
バイポーラトランジスタと、LDD構造のMOSトランジスタ
とにより構成される。

なお、バイポーラトランジスタを形成しない場合は、
LLD構造のMOSトランジスタからなる高性能CMOSを形成す
ることができる。

［発明の効果］以上説明したように本発明によれば、第１導電型半導
体領域に第２導電型の第１及び第２の拡散領域を相互に
隣接して形成するから、バイポーラトランジスタを製造
する場合に、側壁絶縁膜の厚さを厚くしてエミッタ領域
の幅を縮小させても、第１の拡散領域である高濃度グラ
フトベース領域と低濃度真性ベース領域とを第２の拡散
領域を介して確実に接続することができると共にグラフ
トベース領域からエミッタ領域間の抵抗を低減できる。
このため、ベース抵抗が低く高周波特性が優れ、しかも
リーク電流が少ないバイポーラトランジスタを安定して
製造することができる。

また、本発明によりMOSトランジスタを製造する場合
は、リングラフィ技術により形成した開孔部よりもゲー
ト幅を短縮することができると共に、LDD構造化を容易
に行なうことができるため、高性能のMOSトランジスタ
を製造することができる。

更に、本発明においては、上述した優れた特性のバイ
ポーラトランジスタとMOSトランジスタとを同一の工程
で製造することが可能であり、Bi−CMOSディバイスを容
易に製造することができる。

【図面の簡単な説明】

第１図（ａ）乃至（ｇ）は本発明をバイポーラトランジ
スタの製造に適用した第１の実施例を工程順に示す断面
図、第２図（ａ）乃至（ｄ）は本発明をBi−CMOSの製造
方法に適用した第２の実施例を工程順に示す断面図、第
３図は従来の高速バイポーラトランジスタの製造方法を
示す断面図である。 1,21,51;シリコン基板、2,52;埋込コレクタ層、3,53;エ
ピタキシャル層、4,26,54;素子分離絶縁膜、5,55;コレ
クタ引出し領域、6a,56a;ベース引出し電極、6b,56b;コ
レクタ引出し電極、7,29;シリコン酸化膜、8,17,27,28,
30,40;多結晶シリコン膜、9,9a,9b,43,44,63;開孔部、1
0,58;グラフトベース領域、11,15,37;シリコン窒化膜、
12,33;塗布シリコン酸化膜、14;ベース接続領域、16,3
9,59;ベース領域、18,41,62;エミッタ領域、19,42,64;
コンタクト孔、22,23;埋込層、24,25;ウェル領域、31;p
⁺型領域、32;n⁺型領域、35;p型領域、36;n型領域、38;
ゲート酸化膜、57;絶縁膜、60;側壁絶縁膜、61;エミッ
タ電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 27/092 29/73 29/78 (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/33 - 21/331 H01L 29/68 - 29/737 H01L 21/336 H01L 29/76 H01L 29/772 H01L 29/78 H01L 27/06 H01L 27/08

Claims

(57)【特許請求の範囲】

【請求項１】第１導電型半導体領域上に第２導電型多結
晶シリコン膜を選択的に形成する工程と、前記第１導電
型半導体領域の全面に第１の絶縁膜を形成する工程と、
この第１の絶縁膜の表面から前記第１導電型半導体領域
に到達する第１の開孔部を選択的に形成する工程と、前
記多結晶シリコン膜から前記第１導電型半導体領域に第
２導電型不純物を拡散させて第１の拡散領域を形成する
工程と、前記第１の開孔部の側壁部にのみ第２の絶縁膜
を形成する工程と、前記第１の開孔部に第３の絶縁膜を
埋め込む工程と、前記第２の絶縁膜を除去することによ
り第２の開孔部を形成し前記第１導電型半導体領域を露
出させる工程と、この第２の開孔部から前記第１導電型
半導体領域に第２導電型不純物を導入して前記第１の拡
散領域よりも不純物濃度が低い第２の拡散領域を形成す
る工程と、前記第２の開孔部に第４の絶縁膜を埋め込む
工程と、前記第３の絶縁膜を除去することにより第３の
開孔部を形成し前記第１導電型半導体領域を露出させる
工程と、を有することを特徴とする半導体装置の製造方
法。