JP2952893B2 - スイッチド・キャパシタ型、ヒステリシス・コンパレータ回路 - Google Patents
スイッチド・キャパシタ型、ヒステリシス・コンパレータ回路Info
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- JP2952893B2 JP2952893B2 JP1169443A JP16944389A JP2952893B2 JP 2952893 B2 JP2952893 B2 JP 2952893B2 JP 1169443 A JP1169443 A JP 1169443A JP 16944389 A JP16944389 A JP 16944389A JP 2952893 B2 JP2952893 B2 JP 2952893B2
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- 239000003990 capacitor Substances 0.000 title claims description 17
- 238000010586 diagram Methods 0.000 description 6
- 238000009499 grossing Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 1
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- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はスイッチド・キャパシタ型ヒステリシス・コ
ンパレータ回路に関し、特に半導体集積回路上に実現さ
れるスイッチド・キャパシタ型ヒステリシス・コンパレ
ータ回路に関する。
ンパレータ回路に関し、特に半導体集積回路上に実現さ
れるスイッチド・キャパシタ型ヒステリシス・コンパレ
ータ回路に関する。
従来、かかるヒステリシス・コンパレータ回路はアナ
ログ回路によるヒステリシス・コンパレータ回路やスイ
ッチド・キャパシタ型ヒステリシス・コンパレータ回路
（以下、SC型ヒステリシス・コンパレータ回路と称す）
が一般に知られている。
ログ回路によるヒステリシス・コンパレータ回路やスイ
ッチド・キャパシタ型ヒステリシス・コンパレータ回路
（以下、SC型ヒステリシス・コンパレータ回路と称す）
が一般に知られている。
第２図はかかる従来の一例を示すアナログ回路で構成
したヒステリシス・コンパレータの回路図である。
したヒステリシス・コンパレータの回路図である。
第２図に示すように、かかるヒステリシス・コンパレ
ータ回路は、第一の入力端子１に接続され且つオペアン
プ12および抵抗ROで形成される逆相増幅器９と、この逆
相増幅器９の出力と第二の入力端子２からの信号との加
算をオペアンプ13および抵抗ROで行う逆相加算器10と、
この加算器10の出力を基準電位と比較するためのオペア
ンプ14および抵抗R1,R2からなるヒステリシス特性を持
った逆相コンパレータ部11とを有し、このコンパレータ
部11の出力側を出力端子８に接続して構成したものであ
る。
ータ回路は、第一の入力端子１に接続され且つオペアン
プ12および抵抗ROで形成される逆相増幅器９と、この逆
相増幅器９の出力と第二の入力端子２からの信号との加
算をオペアンプ13および抵抗ROで行う逆相加算器10と、
この加算器10の出力を基準電位と比較するためのオペア
ンプ14および抵抗R1,R2からなるヒステリシス特性を持
った逆相コンパレータ部11とを有し、このコンパレータ
部11の出力側を出力端子８に接続して構成したものであ
る。
第３図は従来の他の例を示すSC型ヒステリシス・コン
パレータ回路の回路図である。
パレータ回路の回路図である。
第３図に示すように、かかるSC型ヒステリシス・コン
パレータ回路は、第一および第二の入力端子１および２
に接続され、互いに重なり合わない第一および第二のク
ロックφ１およびφ２でそれぞれ駆動される第一および
第二のスイッチS1およびS2と、これらスイッチS1,S2に
一方の電極が共通接続されるキャパシタ３と、逆相入力
端にキャパシタ３の他方の電極が接続されるオペアンプ
４と、このオペアンプ４の出力端および逆相入力端間に
接続され且つ第二のクロックφ２で駆動される第三のス
イッチS3と、オペアンプ４の出力を入力してサンプルホ
ールドし、偶数個のインバータ６およびフリップフロッ
プ（FF）７から形成されるサンプルホールド回路５と、
オペアンプ４の正相入力に接続され且つそれぞれ第一お
よび第二のクロックで駆動される第五および第六のスイ
ッチS5およびS6と、第五のスイッチS5および接地間に接
続される第一の抵抗R1と、第五のスイッチS5および第一
の抵抗R1の接続点へサンプルホールド回路５の出力を帰
還させるための第二の抵抗R2とを有し、サンプルホール
ド回路５の出力端を出力端子８に接続して構成される。
パレータ回路は、第一および第二の入力端子１および２
に接続され、互いに重なり合わない第一および第二のク
ロックφ１およびφ２でそれぞれ駆動される第一および
第二のスイッチS1およびS2と、これらスイッチS1,S2に
一方の電極が共通接続されるキャパシタ３と、逆相入力
端にキャパシタ３の他方の電極が接続されるオペアンプ
４と、このオペアンプ４の出力端および逆相入力端間に
接続され且つ第二のクロックφ２で駆動される第三のス
イッチS3と、オペアンプ４の出力を入力してサンプルホ
ールドし、偶数個のインバータ６およびフリップフロッ
プ（FF）７から形成されるサンプルホールド回路５と、
オペアンプ４の正相入力に接続され且つそれぞれ第一お
よび第二のクロックで駆動される第五および第六のスイ
ッチS5およびS6と、第五のスイッチS5および接地間に接
続される第一の抵抗R1と、第五のスイッチS5および第一
の抵抗R1の接続点へサンプルホールド回路５の出力を帰
還させるための第二の抵抗R2とを有し、サンプルホール
ド回路５の出力端を出力端子８に接続して構成される。
上述した従来のアナログ回路からなるヒステリシス・
コンパレータ回路を半導体集積回路上で実現し、スイッ
チド・キャパシタフィルタを介した信号を“1",“0"の
データに変換するコンパレータ回路においては、スイッ
チド・キャパシタフィルタの出力側にクロック成分を除
去するためのスムージングフィルタが必要となる。しか
し、このスムージングフィルタは、一般にRCアクティブ
フィルタ構成であるが、これを実現するためには抵抗と
キャパシタが大規模化し、大きなチップ面積を必要とす
る。また、RCアクティブフィルタも各素子のばらつきを
考慮すると、次数が高くなるという欠点がある。更に、
第２図に示すような二入力のヒステリシス・コンパレー
タをアナログ回路で構成するためには、オペアンプを３
個も必要とし、回路規模が大きくなるという欠点があ
る。
コンパレータ回路を半導体集積回路上で実現し、スイッ
チド・キャパシタフィルタを介した信号を“1",“0"の
データに変換するコンパレータ回路においては、スイッ
チド・キャパシタフィルタの出力側にクロック成分を除
去するためのスムージングフィルタが必要となる。しか
し、このスムージングフィルタは、一般にRCアクティブ
フィルタ構成であるが、これを実現するためには抵抗と
キャパシタが大規模化し、大きなチップ面積を必要とす
る。また、RCアクティブフィルタも各素子のばらつきを
考慮すると、次数が高くなるという欠点がある。更に、
第２図に示すような二入力のヒステリシス・コンパレー
タをアナログ回路で構成するためには、オペアンプを３
個も必要とし、回路規模が大きくなるという欠点があ
る。
一方、第３図に示すようなSC型ヒステリシス・コンパ
レータ回路は、前述したアナログ回路によるコンパレー
タ回路の欠点を克服しているが、２相クロックφ1,φ２
が重なり合わないスリット時に、オペアンプの正相入力
が不定となり、オペアンプ出力がはり付く可能性を有す
るという欠点がある。
レータ回路は、前述したアナログ回路によるコンパレー
タ回路の欠点を克服しているが、２相クロックφ1,φ２
が重なり合わないスリット時に、オペアンプの正相入力
が不定となり、オペアンプ出力がはり付く可能性を有す
るという欠点がある。
本発明の目的は、かかる２相クロックの重なり合わな
いスリット時においても回路動作を安定させ、経済的且
つ簡略化したSC型ヒステリシス・コンパレータ回路を提
供することにある。
いスリット時においても回路動作を安定させ、経済的且
つ簡略化したSC型ヒステリシス・コンパレータ回路を提
供することにある。
本発明のCS型路ステリシス・コンパレータ回は、それ
ぞれ第一および第二の入力端子に接続され且つ互いに重
なり合わない第一および第二のクロックで駆動される第
一および第二のスイッチと、前記第一および第二のスイ
ッチに一方の電極が共通接続されるキャパシタと、前記
キャパシタの他方の電極が逆相入力端に接続され且つ接
地電位が第一の抵抗を介して正相入力端に供給されるオ
ペアンプと、前記オペアンプの逆相入力端および出力端
間に接続され前記第二のクロックで駆動される第三のス
イッチと、前記オペアンプの出力をサンプルホールドし
且つその出力端が出力端子に接続されるサンプルホール
ド回路と、前記出力端子とオペアンプの正相入力端との
間に第二の抵抗とともに直列接続され且つ前記第一のク
ロックで駆動される第四のスイッチとを含み、前記サン
プルホールド回路の出力を抵抗分割して前記オペアンプ
の正相入力端に帰還することを特徴としている。
ぞれ第一および第二の入力端子に接続され且つ互いに重
なり合わない第一および第二のクロックで駆動される第
一および第二のスイッチと、前記第一および第二のスイ
ッチに一方の電極が共通接続されるキャパシタと、前記
キャパシタの他方の電極が逆相入力端に接続され且つ接
地電位が第一の抵抗を介して正相入力端に供給されるオ
ペアンプと、前記オペアンプの逆相入力端および出力端
間に接続され前記第二のクロックで駆動される第三のス
イッチと、前記オペアンプの出力をサンプルホールドし
且つその出力端が出力端子に接続されるサンプルホール
ド回路と、前記出力端子とオペアンプの正相入力端との
間に第二の抵抗とともに直列接続され且つ前記第一のク
ロックで駆動される第四のスイッチとを含み、前記サン
プルホールド回路の出力を抵抗分割して前記オペアンプ
の正相入力端に帰還することを特徴としている。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すSC型ヒステリシス・
コンパレータ回路図である。
コンパレータ回路図である。
第１図に示すように、本実施例はコンパレータ部と、
サンプルホールド回路および帰還路とから構成される。
コンパレータ部は、第一の入力端子１に接続され且つ第
一のクロックφ１で駆動される第一のスイッチS1と、第
二の入力端子２に接続され且つ第一のクロックφ１と互
いに重なり合わない第二のクロックφ２で駆動される第
二のスイッチS2と、これらスイッチS1,S2に一方の電極
が共通接続されたキャパシタ３と、逆相入力端にキャパ
シタ３の他方の電極が接続され且つ正相入力端に第一の
抵抗R1を介して接地電位が供給されるオペアンプ４と、
このオペアンプの出力端と逆相入力端間に接続され且つ
第二のクロックφ２で駆動される第三のスイッチS3とか
ら構成される。このコンパレータ部のスイッチS1〜S3を
駆動するクロックφ１とクロックφ２とは互いに重なり
合わないようにスリットをあけられており、このスリッ
トのために回路が誤動作する可能性がある。そこで、こ
の問題を解決するため、コンパレータ部の後に、偶数個
のインバータ６とフリップフロップ回路（FF）７とから
成るサンプルホールド回路５を付加し、クロックφ１時
の入力の値をホールドしている。従って、このサンプル
ホールド回路５の出力を出力端子８とすれば、クロック
φ１で駆動されるスイッチS4がオープンのとき、第一の
入力端子１と出力端子８との間は逆相のコンパレータ回
路を構成している。ここで、オペアンプ４の正相入力端
に供給される基準電圧についてみると、クロックφ２時
には抵抗R1を介してアナロググランド電圧が供給され、
またクロックφ１時にはスイッチS4を介してサンプルホ
ールド回路５の出力電圧が抵抗R1およびR2の分圧電圧と
して供給される。従って、クロックφ１とクロックφ２
のスリットの間も一定のアナロググランド電圧が供給さ
れており、オペアンプ４の出力電圧が張り付かないよう
になっている。
サンプルホールド回路および帰還路とから構成される。
コンパレータ部は、第一の入力端子１に接続され且つ第
一のクロックφ１で駆動される第一のスイッチS1と、第
二の入力端子２に接続され且つ第一のクロックφ１と互
いに重なり合わない第二のクロックφ２で駆動される第
二のスイッチS2と、これらスイッチS1,S2に一方の電極
が共通接続されたキャパシタ３と、逆相入力端にキャパ
シタ３の他方の電極が接続され且つ正相入力端に第一の
抵抗R1を介して接地電位が供給されるオペアンプ４と、
このオペアンプの出力端と逆相入力端間に接続され且つ
第二のクロックφ２で駆動される第三のスイッチS3とか
ら構成される。このコンパレータ部のスイッチS1〜S3を
駆動するクロックφ１とクロックφ２とは互いに重なり
合わないようにスリットをあけられており、このスリッ
トのために回路が誤動作する可能性がある。そこで、こ
の問題を解決するため、コンパレータ部の後に、偶数個
のインバータ６とフリップフロップ回路（FF）７とから
成るサンプルホールド回路５を付加し、クロックφ１時
の入力の値をホールドしている。従って、このサンプル
ホールド回路５の出力を出力端子８とすれば、クロック
φ１で駆動されるスイッチS4がオープンのとき、第一の
入力端子１と出力端子８との間は逆相のコンパレータ回
路を構成している。ここで、オペアンプ４の正相入力端
に供給される基準電圧についてみると、クロックφ２時
には抵抗R1を介してアナロググランド電圧が供給され、
またクロックφ１時にはスイッチS4を介してサンプルホ
ールド回路５の出力電圧が抵抗R1およびR2の分圧電圧と
して供給される。従って、クロックφ１とクロックφ２
のスリットの間も一定のアナロググランド電圧が供給さ
れており、オペアンプ４の出力電圧が張り付かないよう
になっている。
今、フリップフロップ７の出力電圧をVOH（ハイレベ
ル時出力電圧）,VOL（ロウレベル時出力電圧）とし、ア
ナロググランド電圧をVAGとすると、クロックφ１時で
出力ハイ時にオペアンプ４の正相入力端に印加される基
準電圧VRHは、 となる。
ル時出力電圧）,VOL（ロウレベル時出力電圧）とし、ア
ナロググランド電圧をVAGとすると、クロックφ１時で
出力ハイ時にオペアンプ４の正相入力端に印加される基
準電圧VRHは、 となる。
また、クロックφ１時で出力ロウ時にオペアンプ４の
正相入力に印加される基準電圧VRLは、 となる。
正相入力に印加される基準電圧VRLは、 となる。
一方、クロック▲▼時はオペアンプ４の正相入力
に印加される基準電圧は抵抗R1を介してVAGが与えられ
ている。すなわち、上述したコンパレータ部において、
クロックφ１時にはスイッチS4で強制的にオペアンプ４
のオフセット電圧VRH又はVRLを与えていることになる。
このクロックφ１時には、コンパレータ回路の出力端子
８とオペアンプ４の正相入力端間は正相（正帰還）であ
るから、このオフセット電圧VRHとVRLとにより、コンパ
レータ回路はヒステリシスを有することになる。このと
きのヒステリシス幅VTHは、上述の（１），（２）式よ
り、 となる。
に印加される基準電圧は抵抗R1を介してVAGが与えられ
ている。すなわち、上述したコンパレータ部において、
クロックφ１時にはスイッチS4で強制的にオペアンプ４
のオフセット電圧VRH又はVRLを与えていることになる。
このクロックφ１時には、コンパレータ回路の出力端子
８とオペアンプ４の正相入力端間は正相（正帰還）であ
るから、このオフセット電圧VRHとVRLとにより、コンパ
レータ回路はヒステリシスを有することになる。このと
きのヒステリシス幅VTHは、上述の（１），（２）式よ
り、 となる。
この値は上述した第２図の従来ヒステリシス・コンパ
レータ回路のヒステリシス幅と同じになる。また、第３
の従来例と比較すると、従来のオペアンプ４の正相入力
端に印加される基準電圧がクロックφ１とクロックφ２
との変化時に不定（入力オープン）となってオペアンプ
４の出力が張り付いていたのに対し、本実施例では、こ
の問題が無く且つ動作が安定化される。
レータ回路のヒステリシス幅と同じになる。また、第３
の従来例と比較すると、従来のオペアンプ４の正相入力
端に印加される基準電圧がクロックφ１とクロックφ２
との変化時に不定（入力オープン）となってオペアンプ
４の出力が張り付いていたのに対し、本実施例では、こ
の問題が無く且つ動作が安定化される。
以上説明したように、本発明のSC型ヒステリシス・コ
ンパレータ回路は、サンプルホールド回路の出力をオペ
アンプの正相入力端に帰還する帰還路に第一のクロック
で駆動されるスイッチを挿入することにより、全体のス
イッチ数を消滅でき且つ回路動作を一層安定化できると
いう効果がある。
ンパレータ回路は、サンプルホールド回路の出力をオペ
アンプの正相入力端に帰還する帰還路に第一のクロック
で駆動されるスイッチを挿入することにより、全体のス
イッチ数を消滅でき且つ回路動作を一層安定化できると
いう効果がある。
また、本発明は半導体集積回路上でスッチドキャパシ
タフィルタ出力信号をコンパレートする場合にも、オペ
アンプの正相入力電圧が不定となることがないので、ス
ムージングフィルタを不要にできる上２入力を一定のヒ
ステリシス幅を持って比較することができるという効果
がある。
タフィルタ出力信号をコンパレートする場合にも、オペ
アンプの正相入力電圧が不定となることがないので、ス
ムージングフィルタを不要にできる上２入力を一定のヒ
ステリシス幅を持って比較することができるという効果
がある。
第１図は本発明の一実施例を示すSC型ヒステリシス・コ
ンパレータ回路図、第２図は従来の一例を示すアナログ
回路で構成したヒステリシス・コンパレータ回路図、第
３図は従来の他の例を示すSC型ヒステリシス・コンパレ
ータの回路図である。 1,2……入力端子、３……キャパシタ、４……オペアン
プ、５……サンプルホールド回路、６……インバータ
（偶数個）、７……フリップフロップ（FF）、８……出
力端子、S1〜S4……スイッチ、φ1,φ2,▲▼……ク
ロック。
ンパレータ回路図、第２図は従来の一例を示すアナログ
回路で構成したヒステリシス・コンパレータ回路図、第
３図は従来の他の例を示すSC型ヒステリシス・コンパレ
ータの回路図である。 1,2……入力端子、３……キャパシタ、４……オペアン
プ、５……サンプルホールド回路、６……インバータ
（偶数個）、７……フリップフロップ（FF）、８……出
力端子、S1〜S4……スイッチ、φ1,φ2,▲▼……ク
ロック。
Claims (1)
- 【請求項１】それぞれ第一および第二の入力端子に接続
され且つ互いに重なり合わない第一および第二のクロッ
クで駆動される第一および第二のスイッチと、前記第一
および第二のスイッチに一方の電極が共通接続されるキ
ャパシタと、前記キャパシタの他方の電極が逆相入力端
に接続され且つ接地電位が第一の抵抗を介して正相入力
端に供給されるオペアンプと、前記オペアンプの逆相入
力端および出力端間に接続され前記第二のクロックで駆
動される第三のスイッチと、前記オペアンプの出力をサ
ンプルホールドし且つその出力端が出力端子に接続され
るサンプルホールド回路と、前記出力端子と前記オペア
ンプの正相入力端との間に第二の抵抗とともに直列接続
され且つ前記第一のクロックで駆動される第四のスイッ
チとを含み、前記サンプルホールド回路の出力を抵抗分
割して前記オペアンプの正相入力端に帰還することを特
徴とするスイッチド・キャパシタ型ヒステリシス・コン
パレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169443A JP2952893B2 (ja) | 1989-06-29 | 1989-06-29 | スイッチド・キャパシタ型、ヒステリシス・コンパレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169443A JP2952893B2 (ja) | 1989-06-29 | 1989-06-29 | スイッチド・キャパシタ型、ヒステリシス・コンパレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0334618A JPH0334618A (ja) | 1991-02-14 |
| JP2952893B2 true JP2952893B2 (ja) | 1999-09-27 |
Family
ID=15886701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1169443A Expired - Lifetime JP2952893B2 (ja) | 1989-06-29 | 1989-06-29 | スイッチド・キャパシタ型、ヒステリシス・コンパレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2952893B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10243523A (ja) * | 1997-02-24 | 1998-09-11 | Yazaki Corp | 電気接続箱の水抜き構造 |
| JP4176005B2 (ja) | 2003-12-22 | 2008-11-05 | 矢崎総業株式会社 | 電気接続箱の防水構造 |
| JP2006303923A (ja) * | 2005-04-20 | 2006-11-02 | Sharp Corp | 回路装置およびこれを備えた電子機器 |
-
1989
- 1989-06-29 JP JP1169443A patent/JP2952893B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0334618A (ja) | 1991-02-14 |
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