JP3137596B2 - 自己整合コネクタを含む半導体構造及びその製造方法 - Google Patents
自己整合コネクタを含む半導体構造及びその製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】一般的には本発明は、積層半
導体チップから成る半導体モジュールに関する。より詳
細には本発明は、半導体チップ層の側面上の自己整合接
点（sell-alignedcontacts）に関する。
導体チップから成る半導体モジュールに関する。より詳
細には本発明は、半導体チップ層の側面上の自己整合接
点（sell-alignedcontacts）に関する。
【０００２】
【従来の技術】多層チップを使用することにより、層内
のチップ間において非常に高い通信レートを有する高度
集積電子回路をつくる機会が与えられる。主たる問題
は、チップの相互接続を行うための配線及び外部接点を
設けることであった。
のチップ間において非常に高い通信レートを有する高度
集積電子回路をつくる機会が与えられる。主たる問題
は、チップの相互接続を行うための配線及び外部接点を
設けることであった。
【０００３】周知のチップ積層構造においては、層の各
チップの平坦面上に絶縁埋め込みされた転送配線は、チ
ップの回路と層の側面を形成するチップの端部との間を
延びている。接着貼り合わせされたチップの層は整合さ
れたチップ端を有する。相互接続及び外部接続用大型Ｔ
字形接続パッドは、これらの転送配線（transfer wire
s）の側面接触端上にある。
チップの平坦面上に絶縁埋め込みされた転送配線は、チ
ップの回路と層の側面を形成するチップの端部との間を
延びている。接着貼り合わせされたチップの層は整合さ
れたチップ端を有する。相互接続及び外部接続用大型Ｔ
字形接続パッドは、これらの転送配線（transfer wire
s）の側面接触端上にある。
【０００４】チップは厚さ及び配列が多様であり、かつ
チップ間の接着剤及び絶縁の厚さが異なることがあるた
め、側面上の転送配線端の位置が不確実である。この不
確実性のため、絶縁体を通して側面上の所望する全ての
場所に一度に接点を開くためにマスクを使用する従来の
フォトリソグラフィー半導体処理方法はきわめて困難に
なっていた。
チップ間の接着剤及び絶縁の厚さが異なることがあるた
め、側面上の転送配線端の位置が不確実である。この不
確実性のため、絶縁体を通して側面上の所望する全ての
場所に一度に接点を開くためにマスクを使用する従来の
フォトリソグラフィー半導体処理方法はきわめて困難に
なっていた。
【０００５】米国特許第４５２５９２１号に記載されて
いる解決方法は、側面上のシリコンを選択的にエッチン
グすることにより、転送線の先端がエッチングされたシ
リコン表面を超えるようにするものであった。次に、ポ
リイミドなどの側面の絶縁体が堆積され、電気接触用転
送配線の先端を露出するために研磨された。現在では、
電導性のシリコン表面は側面絶縁体で覆われるので、シ
リコン・チップの電導性の端部において短絡を発生させ
る危険性なく、金属を堆積することができ、Ｔ字形接続
パッドをフォトリソグラフィにより形成することができ
る。'９２１号特許に関わる問題は、シリコン−ポリイ
ミドの界面がシリコン・エッチングによりひどく腐食さ
れ、両者の間にギャップができ、下流側の処理において
重大な問題となることであった。さらにこの方法では、
所望する転送線だけではなく、下層のカーフ金属層を含
む、チップ端に沿っている全ての金属層が接触のために
露光される。次に堆積されたＴ字形接続パッドはこれら
全ての金属層を短絡する傾向があった。
いる解決方法は、側面上のシリコンを選択的にエッチン
グすることにより、転送線の先端がエッチングされたシ
リコン表面を超えるようにするものであった。次に、ポ
リイミドなどの側面の絶縁体が堆積され、電気接触用転
送配線の先端を露出するために研磨された。現在では、
電導性のシリコン表面は側面絶縁体で覆われるので、シ
リコン・チップの電導性の端部において短絡を発生させ
る危険性なく、金属を堆積することができ、Ｔ字形接続
パッドをフォトリソグラフィにより形成することができ
る。'９２１号特許に関わる問題は、シリコン−ポリイ
ミドの界面がシリコン・エッチングによりひどく腐食さ
れ、両者の間にギャップができ、下流側の処理において
重大な問題となることであった。さらにこの方法では、
所望する転送線だけではなく、下層のカーフ金属層を含
む、チップ端に沿っている全ての金属層が接触のために
露光される。次に堆積されたＴ字形接続パッドはこれら
全ての金属層を短絡する傾向があった。
【０００６】代替として提案された解決方法は、個別の
露出を行うフォトリソグラフィーを使用して、積層の各
チップのエッジ上にチャネル・バイアを形成していた。
転送線の露光及び接触を行う段階においてチップの下層
の金属及び裸シリコン・エッジの露光が行われないよう
にするために、このバイアを設けるのに大きな注意が必
要であった。間隔及びアラインメントにおける変動のた
め、カーフ金属及び電導チップ・エッジに接点を開かな
いようにするために、（１）より厚い絶縁材の追加、
（２）チップの平坦面上での追加のマスキング段階の使
用、及び（３）積層の側面上での追加の光露出及びマス
キング段階が必要であった。さらに、チップ間でより厚
い絶縁材を使用することにより、外部接点を設ける上で
の機械的な問題が大幅に増加した。これはポリイミドな
どのポリマー製絶縁材が、シリコンよりもはるかに高い
熱膨張率を有しているからである。
露出を行うフォトリソグラフィーを使用して、積層の各
チップのエッジ上にチャネル・バイアを形成していた。
転送線の露光及び接触を行う段階においてチップの下層
の金属及び裸シリコン・エッジの露光が行われないよう
にするために、このバイアを設けるのに大きな注意が必
要であった。間隔及びアラインメントにおける変動のた
め、カーフ金属及び電導チップ・エッジに接点を開かな
いようにするために、（１）より厚い絶縁材の追加、
（２）チップの平坦面上での追加のマスキング段階の使
用、及び（３）積層の側面上での追加の光露出及びマス
キング段階が必要であった。さらに、チップ間でより厚
い絶縁材を使用することにより、外部接点を設ける上で
の機械的な問題が大幅に増加した。これはポリイミドな
どのポリマー製絶縁材が、シリコンよりもはるかに高い
熱膨張率を有しているからである。
【０００７】従って、より安価で信頼性の高い、積層の
側面上の各転送線の端部に接点パッドならびにシリコン
基板及びカーフ金属からよく絶縁された接点を形成する
方法をもたらすよりすぐれた解決方法が必要とされ、こ
の解決方法は以下の発明によって提供される。
側面上の各転送線の端部に接点パッドならびにシリコン
基板及びカーフ金属からよく絶縁された接点を形成する
方法をもたらすよりすぐれた解決方法が必要とされ、こ
の解決方法は以下の発明によって提供される。
【０００８】
【発明が解決しようとする課題】従って本発明の目的
は、半導体構造の各転送線の端部に自己整合接点を設け
ることである。
は、半導体構造の各転送線の端部に自己整合接点を設け
ることである。
【０００９】本発明の別の目的は、半導体構造の各転送
線の端部に接触する自己整合転送線延長部を提供するこ
とである。
線の端部に接触する自己整合転送線延長部を提供するこ
とである。
【００１０】本発明の特徴は、半導体構造の接点の自己
整合がめっきにより実現されることである。
整合がめっきにより実現されることである。
【００１１】本発明の特徴は、半導体構造の転送配線が
各チップの２つのエッジまで延びて、電気めっき中のチ
ップ上での全ての転送線に対する低抵抗接触を容易とす
ることである。
各チップの２つのエッジまで延びて、電気めっき中のチ
ップ上での全ての転送線に対する低抵抗接触を容易とす
ることである。
【００１２】本発明の利点は、電気めっきにより、積層
の側面上の露光されたカーフ金属（kerf metal）上の延
張を実質的に避けつつ、転送線の一端上での延長がもた
らされることである。
の側面上の露光されたカーフ金属（kerf metal）上の延
張を実質的に避けつつ、転送線の一端上での延長がもた
らされることである。
【００１３】本発明の利点は、転送線延張部が転送線よ
りも大きな横断面積を有し、積層の側面上で後にフォト
リソグラフィーによって画定される配線についてより大
きな目標接点面積が得られることである。
りも大きな横断面積を有し、積層の側面上で後にフォト
リソグラフィーによって画定される配線についてより大
きな目標接点面積が得られることである。
【００１４】
【課題を解決するための手段】本発明のこれら及び別の
目的、特徴、及び利点は、半導体及び第１絶縁材を含む
平坦表面を有する半導体構造によって達成される。本構
造はさらに前記表面より高くはない金属リード延長部を
含み、リードは第１絶縁材により半導体から絶縁され
る。本構造はさらに、リードに接触する不完全な第１導
体を含み、第１導体は表面を上方に延び、第１導体はリ
ードに自己整合される。
目的、特徴、及び利点は、半導体及び第１絶縁材を含む
平坦表面を有する半導体構造によって達成される。本構
造はさらに前記表面より高くはない金属リード延長部を
含み、リードは第１絶縁材により半導体から絶縁され
る。本構造はさらに、リードに接触する不完全な第１導
体を含み、第１導体は表面を上方に延び、第１導体はリ
ードに自己整合される。
【００１５】本発明の一態様においては、平坦表面は、
少なくとも２つの積層化された集積回路チップの第１側
面であり、側面は積層チップの半導体エッジを含み、第
１絶縁材はチップ間の絶縁である。導電リードはチップ
の１つの上の回路と電気的に接触し、導電リードは第１
絶縁の間を第１側面まで延びている。
少なくとも２つの積層化された集積回路チップの第１側
面であり、側面は積層チップの半導体エッジを含み、第
１絶縁材はチップ間の絶縁である。導電リードはチップ
の１つの上の回路と電気的に接触し、導電リードは第１
絶縁の間を第１側面まで延びている。
【００１６】本発明の他の態様においては、めっきなど
の自己整合方法により、リード延長部が積層の側面上の
転送線の露出端に付加される。次に、ポリイミドなどの
絶縁が堆積され、リード延長部を露出するために研磨さ
れる。絶縁によれば、シリコン基板の短絡を心配するこ
となく、フォトリソグラフィーなどの方法により、Ｔ字
形接続パッドを形成することができる。
の自己整合方法により、リード延長部が積層の側面上の
転送線の露出端に付加される。次に、ポリイミドなどの
絶縁が堆積され、リード延長部を露出するために研磨さ
れる。絶縁によれば、シリコン基板の短絡を心配するこ
となく、フォトリソグラフィーなどの方法により、Ｔ字
形接続パッドを形成することができる。
【００１７】
【発明の実施の形態】本発明は、半導体チップの積層の
側面上の転送配線の延長部を提供する。延長部により、
シリコン・チップから電気的に絶縁され、積層の各チッ
プの転送金属と確実に接触しているＴ字形接続パッドを
形成することができる。
側面上の転送配線の延長部を提供する。延長部により、
シリコン・チップから電気的に絶縁され、積層の各チッ
プの転送金属と確実に接触しているＴ字形接続パッドを
形成することができる。
【００１８】「〜の上に」及び「〜より高い」などの表
現は、構造が実際に支承されている向きとは無関係に、
半導体表面を基準として規定される。半導体チップまた
はウェファの従来の平坦表面または半導体チップ積層の
平坦な側面がそのような表面となりうる。半導体チップ
積層の平坦な側面は、チップの半導体エッジ、絶縁材、
及び両者の間にある接着剤を含む。介在する層がある場
合でも、層は他の層の上にある。
現は、構造が実際に支承されている向きとは無関係に、
半導体表面を基準として規定される。半導体チップまた
はウェファの従来の平坦表面または半導体チップ積層の
平坦な側面がそのような表面となりうる。半導体チップ
積層の平坦な側面は、チップの半導体エッジ、絶縁材、
及び両者の間にある接着剤を含む。介在する層がある場
合でも、層は他の層の上にある。
【００１９】図１ないし図８は、めっきされたスタッド
延長部、絶縁層、及びＴ字形接続パッドを製造する工程
における段階を示す。図１は、チップ２１ａ及び２１ｂ
を含む積層２０の横断面図である。横断面図は、積層２
０の第１側面２４ａが転送金属線２２の平坦面露出端２
６まで研磨された後に、転送金属線２２を通してとった
ものである。ウェファ加工中に形成される絶縁層２８及
び３０により、チップ２１ａ上の下層の金属及び隣接す
るチップ２１ｂの後面３２から転送金属線２２が絶縁さ
れる。絶縁層２８及び３０は両者を合わせて約２５μｍ
の厚みを有し、より好ましくは、熱膨張の影響を低減す
るために１５μｍ未満の厚みを有する。
延長部、絶縁層、及びＴ字形接続パッドを製造する工程
における段階を示す。図１は、チップ２１ａ及び２１ｂ
を含む積層２０の横断面図である。横断面図は、積層２
０の第１側面２４ａが転送金属線２２の平坦面露出端２
６まで研磨された後に、転送金属線２２を通してとった
ものである。ウェファ加工中に形成される絶縁層２８及
び３０により、チップ２１ａ上の下層の金属及び隣接す
るチップ２１ｂの後面３２から転送金属線２２が絶縁さ
れる。絶縁層２８及び３０は両者を合わせて約２５μｍ
の厚みを有し、より好ましくは、熱膨張の影響を低減す
るために１５μｍ未満の厚みを有する。
【００２０】転送金属線２２は、図２の積層２０の上端
のチップ２１ｂの上面図に示すように、チップ２１ａの
前側エッジ３４ａにチップ２１ａ上の回路を接続する。
転送金属線２２は、チップの標準配線レベルとすること
ができるが、通常は転送金属線２２は、チップ２１ａの
標準外部接点パッド３６をエッジ３４ａに接続する追加
レベルの金属である。転送金属線２２はアルミニウムな
どの金属導線で形成される。また、転送金属線２２は、
銅、クロム、ニッケルまたは金などの金属とすることも
できる。転送金属線２２が延長される際に通過する絶縁
層２８及び３０は、ポリイミド、二酸化ケイ素、窒化ケ
イ素などの絶縁材から成る。絶縁層３０は、チップ２１
ａ及び２１ｂを合わせて接着するための接着剤から成る
上層を含む。転送金属線２２及び絶縁層２８及び３０は
全て、ウェファ加工中につくられる。
のチップ２１ｂの上面図に示すように、チップ２１ａの
前側エッジ３４ａにチップ２１ａ上の回路を接続する。
転送金属線２２は、チップの標準配線レベルとすること
ができるが、通常は転送金属線２２は、チップ２１ａの
標準外部接点パッド３６をエッジ３４ａに接続する追加
レベルの金属である。転送金属線２２はアルミニウムな
どの金属導線で形成される。また、転送金属線２２は、
銅、クロム、ニッケルまたは金などの金属とすることも
できる。転送金属線２２が延長される際に通過する絶縁
層２８及び３０は、ポリイミド、二酸化ケイ素、窒化ケ
イ素などの絶縁材から成る。絶縁層３０は、チップ２１
ａ及び２１ｂを合わせて接着するための接着剤から成る
上層を含む。転送金属線２２及び絶縁層２８及び３０は
全て、ウェファ加工中につくられる。
【００２１】図３に示す次の段階では、延長部４２が、
転送金属線２２の露出端２６上にめっきされる。延長部
４２は、銅、クロム、ニッケル、または金などの金属で
あり、転送金属線２２に対する延長部４２の自己整合を
設けるために、すでに金属があるところなど反応表面に
のみ金属を堆積させるめっきなどの工程によって形成す
ることができる。
転送金属線２２の露出端２６上にめっきされる。延長部
４２は、銅、クロム、ニッケル、または金などの金属で
あり、転送金属線２２に対する延長部４２の自己整合を
設けるために、すでに金属があるところなど反応表面に
のみ金属を堆積させるめっきなどの工程によって形成す
ることができる。
【００２２】金属をアルミニウムに電気めっきする工程
及び無電解めっきする工程の双方が当分野において周知
であるが、現在の構造では２つの問題が生じる。１つ
は、電気めっきの場合、接触を行い積層の各チップの各
転送線にほぼ等しい電流を供給させる必要があることで
ある。第２として、積層２０の側面２４ａは、転送金属
線２２の露出端２６に加え、めっき堆積時に反応する半
導体チップ２１ａ、２１ｂの露出研磨エッジ３４ａも含
むことである。電気めっき及び無電解めっきの双方の場
合とも、転送金属線２２をシリコン・エッジ３４ａに短
絡するめっきは行わないようにすることが必要である。
また、転送金属線２２をシリコン・エッジ３４ａに沿っ
て露出されたカーフ金属（kerf metal）に短絡するめっ
きも行わないようにするのが好ましい。（もちろん、１
９９６年３月１３日公開の欧州特許第７０１２８４号の
カーフ除去工程に従うことにより、カーフ金属への短絡
を行わないようにすることも可能であるが、これはウェ
ファのレベルで追加の加工段階及び費用が必要とな
る。）
及び無電解めっきする工程の双方が当分野において周知
であるが、現在の構造では２つの問題が生じる。１つ
は、電気めっきの場合、接触を行い積層の各チップの各
転送線にほぼ等しい電流を供給させる必要があることで
ある。第２として、積層２０の側面２４ａは、転送金属
線２２の露出端２６に加え、めっき堆積時に反応する半
導体チップ２１ａ、２１ｂの露出研磨エッジ３４ａも含
むことである。電気めっき及び無電解めっきの双方の場
合とも、転送金属線２２をシリコン・エッジ３４ａに短
絡するめっきは行わないようにすることが必要である。
また、転送金属線２２をシリコン・エッジ３４ａに沿っ
て露出されたカーフ金属（kerf metal）に短絡するめっ
きも行わないようにするのが好ましい。（もちろん、１
９９６年３月１３日公開の欧州特許第７０１２８４号の
カーフ除去工程に従うことにより、カーフ金属への短絡
を行わないようにすることも可能であるが、これはウェ
ファのレベルで追加の加工段階及び費用が必要とな
る。）
【００２３】次の段階において電気めっきを行うための
電気接触を簡単にするために、各転送金属線２２は、図
２の積層２０の上端のチップ２１ｂの上面図に示すよう
に、各チップ２１の前側エッジ３４ａ及び後側エッジ３
４ｂに延長される。さらに、電気めっき段階中、チップ
の各転送線２２への同等の接触を容易に実現するため
に、各チップ２１ｂの後側エッジ３４ｂにそって延長さ
れる転送金属線２２'を相互接続することにより、後側
エッジ３４ｂに延長される転送金属線２２は全て結合さ
れる。転送金属線２２及び２２'は、ウェファ加工中の
単一の堆積段階でつくられる。さらに、チップの積層段
階が終了した後、積層２０の全てのチップ２１の全ての
転送線２２への電気的接触を容易にするために、被覆金
属層３８が積層２０の第２側面２４ｂ上に堆積され、積
層２０内の各チップの後部エッジ３４ｂ上の相互接続転
送金属線２２'が接続される。相互接続転送線２２及び
被覆金属３８を通過する転送線２２への余剰接続によ
り、より大きな接触面積がもたらされ、全てのチップ上
の全ての転送線に対しほぼ等しい接触抵抗が実現される
ので、次段階においてほぼ等しい電気めっき厚みが得ら
れる。電気めっきの終了後、積層２０の後面２４ｂがレ
ベル４０まで研磨され、被覆金属３８及び積層２０の全
チップの後側エッジ３４ｂ上の相互接続転送線２２'が
除去される。
電気接触を簡単にするために、各転送金属線２２は、図
２の積層２０の上端のチップ２１ｂの上面図に示すよう
に、各チップ２１の前側エッジ３４ａ及び後側エッジ３
４ｂに延長される。さらに、電気めっき段階中、チップ
の各転送線２２への同等の接触を容易に実現するため
に、各チップ２１ｂの後側エッジ３４ｂにそって延長さ
れる転送金属線２２'を相互接続することにより、後側
エッジ３４ｂに延長される転送金属線２２は全て結合さ
れる。転送金属線２２及び２２'は、ウェファ加工中の
単一の堆積段階でつくられる。さらに、チップの積層段
階が終了した後、積層２０の全てのチップ２１の全ての
転送線２２への電気的接触を容易にするために、被覆金
属層３８が積層２０の第２側面２４ｂ上に堆積され、積
層２０内の各チップの後部エッジ３４ｂ上の相互接続転
送金属線２２'が接続される。相互接続転送線２２及び
被覆金属３８を通過する転送線２２への余剰接続によ
り、より大きな接触面積がもたらされ、全てのチップ上
の全ての転送線に対しほぼ等しい接触抵抗が実現される
ので、次段階においてほぼ等しい電気めっき厚みが得ら
れる。電気めっきの終了後、積層２０の後面２４ｂがレ
ベル４０まで研磨され、被覆金属３８及び積層２０の全
チップの後側エッジ３４ｂ上の相互接続転送線２２'が
除去される。
【００２４】電気めっきされる実施態様に関する短絡の
問題については、ウエファ上のチップ間のカーフ区域内
の試験構造用として使用される複数レベルの金属はチッ
プ転送金属線２２から電気的に絶縁されることから、電
気めっきを行う金属はなく、露出カーフ金属上で形成さ
れる延長部もなく、Ｔ字形接続パッドが後に形成される
ときの短絡について配慮として、カーフ金属が自動的に
排除される（図６）。しかしながら、被覆金属層３８が
後部シリコン面２４ｂと接触し、カーフ金属もシリコン
と接触する場合には、延長部をカーフ金属上にめっきす
ることが可能である。ただし、転送金属線２２の導電率
が高いことから、このカーフ延長部は、転送金属線上に
めっきするカーフ延長部よりも厚みがはるかに薄い。
問題については、ウエファ上のチップ間のカーフ区域内
の試験構造用として使用される複数レベルの金属はチッ
プ転送金属線２２から電気的に絶縁されることから、電
気めっきを行う金属はなく、露出カーフ金属上で形成さ
れる延長部もなく、Ｔ字形接続パッドが後に形成される
ときの短絡について配慮として、カーフ金属が自動的に
排除される（図６）。しかしながら、被覆金属層３８が
後部シリコン面２４ｂと接触し、カーフ金属もシリコン
と接触する場合には、延長部をカーフ金属上にめっきす
ることが可能である。ただし、転送金属線２２の導電率
が高いことから、このカーフ延長部は、転送金属線上に
めっきするカーフ延長部よりも厚みがはるかに薄い。
【００２５】同様に、半導体の導電率は転送金属線２２
よりもはるかに低いことから、金属の電気めっき速度
は、半導体エッジ３４ａ上よりも転送金属線２２の端部
２６上の方がはるかに大きい。シリコン・エッジ３４ａ
上には薄い金属層を残すことができる。あるいは、電気
めっき工程が終了した後、浸漬エッチングにより薄い金
属層を除去することもできる。浸漬エッチングは、シリ
コン・エッジ３４ａ上の薄いめっき金属層を除去する一
方で、延長部４２の比較的薄い層のみを除去する。
よりもはるかに低いことから、金属の電気めっき速度
は、半導体エッジ３４ａ上よりも転送金属線２２の端部
２６上の方がはるかに大きい。シリコン・エッジ３４ａ
上には薄い金属層を残すことができる。あるいは、電気
めっき工程が終了した後、浸漬エッチングにより薄い金
属層を除去することもできる。浸漬エッチングは、シリ
コン・エッジ３４ａ上の薄いめっき金属層を除去する一
方で、延長部４２の比較的薄い層のみを除去する。
【００２６】また、電気めっきまたは無電解めっきを行
う前にシリコン・エッジ３４ａを不動態化することによ
り、半導体のエッジ上でめっきを全く行わないようにす
ることも可能である。エッジ３４ａは、転送線２２の端
部２６をめっき用に露出させたままで、シリコン・エッ
ジ３４ａ上に被覆を施すなどの方法により不動態化する
ことができる。このような被覆は、標準の堆積及びフォ
トリソグラフィー段階により施すことができる。
う前にシリコン・エッジ３４ａを不動態化することによ
り、半導体のエッジ上でめっきを全く行わないようにす
ることも可能である。エッジ３４ａは、転送線２２の端
部２６をめっき用に露出させたままで、シリコン・エッ
ジ３４ａ上に被覆を施すなどの方法により不動態化する
ことができる。このような被覆は、標準の堆積及びフォ
トリソグラフィー段階により施すことができる。
【００２７】めっきの調製において、アルミニウム転送
線２２の端部２６は、クロム（ＩＩＩ）塩リン酸エッチ
ングにより洗浄し酸化物の除去を行うことができる。
線２２の端部２６は、クロム（ＩＩＩ）塩リン酸エッチ
ングにより洗浄し酸化物の除去を行うことができる。
【００２８】めっき段階の後、図４に示すように、薄い
ポリイミド層４６が積層２０の側面２４に付着される。
次にポリイミド層４６は化学的−機械的研磨などの方法
により研磨され、図５に示すような延長部４２の上端４
８を露出させる。すると、図６の横断面図及び図８の上
面透視図に示すように、延長部４２の上端４８に接触し
て金属製のＴ字形接続パッド５０が形成される。金属製
のＴ字形接続パッド５０は、延長部４２の上端４８を中
心とするウィンドウを開くよう露光されるフォトレジス
ト層の堆積などの工程により形成される。次に蒸着など
の工程によりアルミニウムなどの金属が堆積される。次
にフォトレジストが除去され、不用な金属が取り除か
れ、Ｔ字形接続パッド５０が残る。
ポリイミド層４６が積層２０の側面２４に付着される。
次にポリイミド層４６は化学的−機械的研磨などの方法
により研磨され、図５に示すような延長部４２の上端４
８を露出させる。すると、図６の横断面図及び図８の上
面透視図に示すように、延長部４２の上端４８に接触し
て金属製のＴ字形接続パッド５０が形成される。金属製
のＴ字形接続パッド５０は、延長部４２の上端４８を中
心とするウィンドウを開くよう露光されるフォトレジス
ト層の堆積などの工程により形成される。次に蒸着など
の工程によりアルミニウムなどの金属が堆積される。次
にフォトレジストが除去され、不用な金属が取り除か
れ、Ｔ字形接続パッド５０が残る。
【００２９】図６及び図８は、単一転送金属線２２、自
己整合延長部４２、及びＴ字形接続パッド５０を示す
が、実際には積層２０の側面２４ａは大型列の転送金属
線２２、延長部４２、及びＴ字形接続パッド５０を有す
る。Ｔ字形接続パッドは通常１００μｍ２の寸法を有し
大型であるので、この段階では、積層の各チップについ
ての個別の露出段階は必要ではなく、積層２０上の延長
部４２の全上端４８への接触を行うためには、積層全体
に対する単一の露出段階が適切である。このように本発
明により、転送金属線の延長部の列を側面２４ａに接触
させることに伴う調芯及び厚さの変動の問題が解消され
る。
己整合延長部４２、及びＴ字形接続パッド５０を示す
が、実際には積層２０の側面２４ａは大型列の転送金属
線２２、延長部４２、及びＴ字形接続パッド５０を有す
る。Ｔ字形接続パッドは通常１００μｍ２の寸法を有し
大型であるので、この段階では、積層の各チップについ
ての個別の露出段階は必要ではなく、積層２０上の延長
部４２の全上端４８への接触を行うためには、積層全体
に対する単一の露出段階が適切である。このように本発
明により、転送金属線の延長部の列を側面２４ａに接触
させることに伴う調芯及び厚さの変動の問題が解消され
る。
【００３０】あるいは、図７に示すように、図５に示す
段階の後に追加的に金属めっきを行うことにより、Ｔ字
形接続パッド５０が延長部４２に自己整合されて形成さ
れる。この段階では、約１００μｍの金属５２がめっき
され、めっきは延長部４２の上端４８から垂直方向及び
水平方向に延長される。次に、図６及び図８に示すよう
に、約２μｍの厚さ及び約１００μｍの側面寸法を有す
るＴ字形接続パッド５０を形成するために、研磨段階が
実施される。めっき金属５２及びＴ字形接続パッド５０
は、クロム、ニッケル、銅、または金などの金属で形成
される。
段階の後に追加的に金属めっきを行うことにより、Ｔ字
形接続パッド５０が延長部４２に自己整合されて形成さ
れる。この段階では、約１００μｍの金属５２がめっき
され、めっきは延長部４２の上端４８から垂直方向及び
水平方向に延長される。次に、図６及び図８に示すよう
に、約２μｍの厚さ及び約１００μｍの側面寸法を有す
るＴ字形接続パッド５０を形成するために、研磨段階が
実施される。めっき金属５２及びＴ字形接続パッド５０
は、クロム、ニッケル、銅、または金などの金属で形成
される。
【００３１】最後に端子金属あるいは端子金属層が堆積
される。堆積は、マスクを通す蒸着などの工程により形
成される。図６のＴ字形接続パッド５０を設けるのに使
われたのと同じマスクを使用することができる。あるい
は、めっきなどの工程により端子金属を堆積させること
ができる。端子金属は、クロム、銅、金、ニッケル及び
はんだなどの金属を含むことができる。次に、図９に示
すようにはんだ突起５４を設けるために、はんだをリフ
ローすることができる。
される。堆積は、マスクを通す蒸着などの工程により形
成される。図６のＴ字形接続パッド５０を設けるのに使
われたのと同じマスクを使用することができる。あるい
は、めっきなどの工程により端子金属を堆積させること
ができる。端子金属は、クロム、銅、金、ニッケル及び
はんだなどの金属を含むことができる。次に、図９に示
すようにはんだ突起５４を設けるために、はんだをリフ
ローすることができる。
【００３２】本発明は、先行技術に対しいくつもの明ら
かな利点を有する。第１は、延長部４２により、シリコ
ン・チップ２１ｂのエッジ３４ａからのＴ字形接続パッ
ド５０の電気的絶縁が容易になることである。この絶縁
は、延長部４２が側面２４ａから延長されることによっ
て供給される厚さを有するポリイミド層４６によって達
成される。転送線２２への接触のためのポリイミド層４
６内の開口部は延長部４２に自己整合され、それによ
り、一連のむずかしいフォトマスキング段階の必要性が
回避される。この点に関しては、本発明は'９２１号特
許のシリコン・エッチング−戻し工程と同等である。第
２は、本発明により'９２１号特許のシリコン・エッチ
ング−戻し工程に固有なシリコン−ポリイミド界面の損
傷が防止されることである。第３は、少なくとも電気め
っきの実施態様については、本発明により'９２１特許
の工程に固有なカーフ金属への短絡の可能性が防止され
ることである。本発明においては、電気めっきされた延
長部が転送線２２の端部２６に形成されるが、露出カー
フ金属上には実質上電気めっきはない。なぜなら、カー
フ金属は転送線に電気的に接続されていないからであ
る。第４に、延長部４２は、転送線２２単体の場合より
もＴ字形接続パッド５０との接触面積が広く、従って'
９２１号特許の工程と比べてＴ字形接続の信頼性が向上
することである。第５に、延長部４２、Ｔ字形接続パッ
ド５０、端子金属、及びはんだの突起５４が全てめっき
される実施態様の場合、各金属はその前の金属の中心に
合わせられ、全体構造が転送線２２に対し完璧に自己整
合されることである。
かな利点を有する。第１は、延長部４２により、シリコ
ン・チップ２１ｂのエッジ３４ａからのＴ字形接続パッ
ド５０の電気的絶縁が容易になることである。この絶縁
は、延長部４２が側面２４ａから延長されることによっ
て供給される厚さを有するポリイミド層４６によって達
成される。転送線２２への接触のためのポリイミド層４
６内の開口部は延長部４２に自己整合され、それによ
り、一連のむずかしいフォトマスキング段階の必要性が
回避される。この点に関しては、本発明は'９２１号特
許のシリコン・エッチング−戻し工程と同等である。第
２は、本発明により'９２１号特許のシリコン・エッチ
ング−戻し工程に固有なシリコン−ポリイミド界面の損
傷が防止されることである。第３は、少なくとも電気め
っきの実施態様については、本発明により'９２１特許
の工程に固有なカーフ金属への短絡の可能性が防止され
ることである。本発明においては、電気めっきされた延
長部が転送線２２の端部２６に形成されるが、露出カー
フ金属上には実質上電気めっきはない。なぜなら、カー
フ金属は転送線に電気的に接続されていないからであ
る。第４に、延長部４２は、転送線２２単体の場合より
もＴ字形接続パッド５０との接触面積が広く、従って'
９２１号特許の工程と比べてＴ字形接続の信頼性が向上
することである。第５に、延長部４２、Ｔ字形接続パッ
ド５０、端子金属、及びはんだの突起５４が全てめっき
される実施態様の場合、各金属はその前の金属の中心に
合わせられ、全体構造が転送線２２に対し完璧に自己整
合されることである。
【００３３】ここでは、本発明の複数の実施態様及びそ
の変形について詳細に説明し添付の図面において示した
が、本発明の範囲から逸脱しないでさらに種々の変形が
可能であることは明白である。積層のチップ用として例
えば、シリコン、ゲルマニウム、ヒ酸ガリウムなど広範
な種類の半導体の材質を使用することができる。同様
に、広範な種類のめっき可能な金属を使用することがで
きる。上記仕様はなんら本発明を請求の範囲より狭義に
限定するものではない。例は単に図示例として示したも
ので限定的なものではない。
の変形について詳細に説明し添付の図面において示した
が、本発明の範囲から逸脱しないでさらに種々の変形が
可能であることは明白である。積層のチップ用として例
えば、シリコン、ゲルマニウム、ヒ酸ガリウムなど広範
な種類の半導体の材質を使用することができる。同様
に、広範な種類のめっき可能な金属を使用することがで
きる。上記仕様はなんら本発明を請求の範囲より狭義に
限定するものではない。例は単に図示例として示したも
ので限定的なものではない。
【００３４】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３５】（１）半導体及び第１絶縁材を含む平坦表
面と、前記第１絶縁材により前記半導体から絶縁され
た、前記表面より高くはない金属リード延長部と、前記
表面の上方に延長され前記リードに自己整合される不完
全第１導体とを含む半導体構造。 （２）前記平坦面が少なくとも２つの積層集積回路チッ
プの第１側面であり、前記側面が前記積層チップの半導
体エッジを含み、前記第１絶縁材が前記チップ間の第１
絶縁層であり、かつ前記導電リードが、前記チップの１
つ上の回路との電気的接触を行い、前記導電リードが前
記第１絶縁材を通して前記第１側面に延長される上記
（１）に記載の半導体構造。 （３）前記第１導体がめっき金属である上記（２）に記
載の半導体構造。 （４）第２絶縁層をさらに含み、前記第２絶縁層が前記
第１側面上にあり、前記第２絶縁層に金属化層をさらに
含み、前記金属化層が前記第１導体に電気的に接触する
上記（２）に記載の半導体構造。 （５）前記金属化層がＴ字形接続パッドである上記
（４）に記載の半導体構造。 （６）前記Ｔ字形接続パッドが前記第１導体に自己整合
される上記（５）に記載の半導体構造。 （７）前記Ｔ字形接続パッドがめっき金属を含む上記
（６）に記載の半導体構造。 （８）さらに、前記Ｔ字形接続パッド上に端子金属を含
む上記（５）に記載の半導体構造。 （９）前記端子金属がめっきはんだを含む上記（８）に
記載の半導体構造。 （１０）前記積層がさらに第２側面を含み、前記導電リ
ードが前記第２側面及び前記第１側面の双方に延長され
る上記（２）に記載の半導体構造。 （１１）前記積層チップの前記第１及び第２側面の双方
に延長される複数の導電リードを含み、前記導電リード
がすべて前記第２側面に沿って内部接続される上記（１
０）に記載の半導体構造。 （１２）ａ）半導体及び第１絶縁材を含む平坦面を供給
する段階と、 ｂ）前記表面より高くはなく、前記第１絶縁材により前
記半導体から絶縁される金属リード延長部を形成する段
階と、 ｃ）前記表面の上方に延長され前記リードに自己整合さ
れる不完全第１導体を形成する段階とを含む半導体構造
を製造する方法。 （１３）前記平坦面供給段階（ａ）が少なくとも２つの
積層集積回路チップの第１側面を研磨する段階を含み、
前記側面が前記積層チップ及び前記第１絶縁材の半導体
エッジを含み、前記第１絶縁材が前記チップ間に延長さ
れる第１絶縁層であり、かつ前記導電リード形成段階
（ｂ）が、前記チップの１つ上の回路との電気的接触を
行い前記第１絶縁層を通して前記第１側面に前記導電リ
ードを供給する段階を含む上記（１２）に記載の方法。 （１４）前記形成段階（ｃ）がめっき段階である上記
（１３）に記載の方法。 （１５）第２絶縁層を供給する段階をさらに含み、前記
第２絶縁層が前記第１側面上にあり、かつ前記第２絶縁
層に金属化層を堆積する段階を含み、前記金属化層が前
記第１導体に電気的に接触する上記（１３）に記載の方
法。 （１６）前記金属層堆積段階がＴ字形接続パッドを形成
する段階を含む上記（１５）に記載の方法。 （１７）前記金属層堆積段階がめっきを行う段階を含む
上記（１６）に記載の方法。 （１８）前記Ｔ字形接続パッドを形成するために前記め
っき金属を研磨する段階をさらに含む上記（１７）に記
載の方法。 （１９）前記金属化層上に端子金属を形成する段階をさ
らに含む上記（１５）に記載の方法。 （２０）前記端子金属形成段階がはんだをめっきする段
階を含む上記（１９）に記載の方法。 （２１）前記積層チップがさらに第２側面を含み、前記
方法が、前記導電リードを前記第２側面及び前記第１側
面に供給する段階をさらに含む上記（１３）に記載の方
法。 （２２）前記方法が複数の前記導電リードを前記第２側
面及び前記第１側面に供給する段階を含み、前記複数の
導電リードがすべて前記第２側面に沿って内部接続され
る上記（２１）に記載の方法。
面と、前記第１絶縁材により前記半導体から絶縁され
た、前記表面より高くはない金属リード延長部と、前記
表面の上方に延長され前記リードに自己整合される不完
全第１導体とを含む半導体構造。 （２）前記平坦面が少なくとも２つの積層集積回路チッ
プの第１側面であり、前記側面が前記積層チップの半導
体エッジを含み、前記第１絶縁材が前記チップ間の第１
絶縁層であり、かつ前記導電リードが、前記チップの１
つ上の回路との電気的接触を行い、前記導電リードが前
記第１絶縁材を通して前記第１側面に延長される上記
（１）に記載の半導体構造。 （３）前記第１導体がめっき金属である上記（２）に記
載の半導体構造。 （４）第２絶縁層をさらに含み、前記第２絶縁層が前記
第１側面上にあり、前記第２絶縁層に金属化層をさらに
含み、前記金属化層が前記第１導体に電気的に接触する
上記（２）に記載の半導体構造。 （５）前記金属化層がＴ字形接続パッドである上記
（４）に記載の半導体構造。 （６）前記Ｔ字形接続パッドが前記第１導体に自己整合
される上記（５）に記載の半導体構造。 （７）前記Ｔ字形接続パッドがめっき金属を含む上記
（６）に記載の半導体構造。 （８）さらに、前記Ｔ字形接続パッド上に端子金属を含
む上記（５）に記載の半導体構造。 （９）前記端子金属がめっきはんだを含む上記（８）に
記載の半導体構造。 （１０）前記積層がさらに第２側面を含み、前記導電リ
ードが前記第２側面及び前記第１側面の双方に延長され
る上記（２）に記載の半導体構造。 （１１）前記積層チップの前記第１及び第２側面の双方
に延長される複数の導電リードを含み、前記導電リード
がすべて前記第２側面に沿って内部接続される上記（１
０）に記載の半導体構造。 （１２）ａ）半導体及び第１絶縁材を含む平坦面を供給
する段階と、 ｂ）前記表面より高くはなく、前記第１絶縁材により前
記半導体から絶縁される金属リード延長部を形成する段
階と、 ｃ）前記表面の上方に延長され前記リードに自己整合さ
れる不完全第１導体を形成する段階とを含む半導体構造
を製造する方法。 （１３）前記平坦面供給段階（ａ）が少なくとも２つの
積層集積回路チップの第１側面を研磨する段階を含み、
前記側面が前記積層チップ及び前記第１絶縁材の半導体
エッジを含み、前記第１絶縁材が前記チップ間に延長さ
れる第１絶縁層であり、かつ前記導電リード形成段階
（ｂ）が、前記チップの１つ上の回路との電気的接触を
行い前記第１絶縁層を通して前記第１側面に前記導電リ
ードを供給する段階を含む上記（１２）に記載の方法。 （１４）前記形成段階（ｃ）がめっき段階である上記
（１３）に記載の方法。 （１５）第２絶縁層を供給する段階をさらに含み、前記
第２絶縁層が前記第１側面上にあり、かつ前記第２絶縁
層に金属化層を堆積する段階を含み、前記金属化層が前
記第１導体に電気的に接触する上記（１３）に記載の方
法。 （１６）前記金属層堆積段階がＴ字形接続パッドを形成
する段階を含む上記（１５）に記載の方法。 （１７）前記金属層堆積段階がめっきを行う段階を含む
上記（１６）に記載の方法。 （１８）前記Ｔ字形接続パッドを形成するために前記め
っき金属を研磨する段階をさらに含む上記（１７）に記
載の方法。 （１９）前記金属化層上に端子金属を形成する段階をさ
らに含む上記（１５）に記載の方法。 （２０）前記端子金属形成段階がはんだをめっきする段
階を含む上記（１９）に記載の方法。 （２１）前記積層チップがさらに第２側面を含み、前記
方法が、前記導電リードを前記第２側面及び前記第１側
面に供給する段階をさらに含む上記（１３）に記載の方
法。 （２２）前記方法が複数の前記導電リードを前記第２側
面及び前記第１側面に供給する段階を含み、前記複数の
導電リードがすべて前記第２側面に沿って内部接続され
る上記（２１）に記載の方法。
【図１】集積回路チップの積層の側面上に自己整合リー
ド延長部をつくる過程における段階の横断面図である。
ド延長部をつくる過程における段階の横断面図である。
【図２】チップの２つのエッジまで延長する転送線を示
すチップの積層内のチップの上面の上面図である。
すチップの積層内のチップの上面の上面図である。
【図３】集積回路チップの積層の側面上に自己整合リー
ド延長部をつくる過程における段階の横断面図である。
ド延長部をつくる過程における段階の横断面図である。
【図４】集積回路チップの積層の側面上のシリコン・エ
ッジから絶縁された自己整合リード延長部に接点を開く
過程における段階の横断面図である。
ッジから絶縁された自己整合リード延長部に接点を開く
過程における段階の横断面図である。
【図５】集積回路チップの積層の側面上のシリコン・エ
ッジから絶縁された自己整合リード延長部に接点を開く
過程における段階の横断面図である。
ッジから絶縁された自己整合リード延長部に接点を開く
過程における段階の横断面図である。
【図６】自己整合リード延長部を接触させ、集積回路チ
ップの積層の側面上のシリコン・エッジから絶縁された
Ｔ字形パッドの横断面図である。
ップの積層の側面上のシリコン・エッジから絶縁された
Ｔ字形パッドの横断面図である。
【図７】Ｔ字形接続パッドがリード延長部に自己整合し
てつくられる図６の構造をつくる際の加工段階の横断面
図である。
てつくられる図６の構造をつくる際の加工段階の横断面
図である。
【図８】図６のＴ字形接続パッドを示すチップの積層の
側面図、ならびに転送線及びＴ字形接続パッドの接点と
なるリード延長部を示す上面図である。
側面図、ならびに転送線及びＴ字形接続パッドの接点と
なるリード延長部を示す上面図である。
【図９】図６のＴ字形接続パッド上の、リフロー後のは
んだの突起を含む端子金属の横断面図である。
んだの突起を含む端子金属の横断面図である。
２０ 積層 ２１ａ、２１ｂ チップ ２２ 転送金属線 ２４ａ 第１側面 ２６ 平坦面露出端 ２８、３０ 絶縁層 ３２ 後面 ３４ａ シリコン・エッジ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トーマス・ジー・フェレンス アメリカ合衆国05452 バーモント州エ セックス・ジャンクション サシャ・レ ーン・ナンバー・シー６ 38 (72)発明者 ウェイン・ジェイ・ハウエル アメリカ合衆国05495 バーモント州ウ ィリストンタマラック・ドライブ ４ (56)参考文献 特開 昭55−4992（ＪＰ，Ａ) 特開 昭60−10648（ＪＰ，Ａ) 特開 平６−177318（ＪＰ，Ａ) 特開 昭63−142663（ＪＰ，Ａ) 特開 平８−97359（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/60 H01L 23/52 H01L 25/00
Claims (22)
- 【請求項１】半導体及び第１絶縁材を含む平坦表面と、
前記第１絶縁材により前記半導体から絶縁された、前記
表面より高くはない金属リード延長部と、前記表面の上
方に延長され前記リードに自己整合される不完全第１導
体とを含む半導体構造。 - 【請求項２】前記平坦面が少なくとも２つの積層集積回
路チップの第１側面であり、前記側面が前記積層チップ
の半導体エッジを含み、前記第１絶縁材が前記チップ間
の第１絶縁層であり、かつ前記導電リードが、前記チッ
プの１つ上の回路との電気的接触を行い、前記導電リー
ドが前記第１絶縁材を通して前記第１側面に延長される
請求項１に記載の半導体構造。 - 【請求項３】前記第１導体がめっき金属である請求項２
に記載の半導体構造。 - 【請求項４】第２絶縁層をさらに含み、前記第２絶縁層
が前記第１側面上にあり、前記第２絶縁層に金属化層を
さらに含み、前記金属化層が前記第１導体に電気的に接
触する請求項２に記載の半導体構造。 - 【請求項５】前記金属化層がＴ字形接続パッドである請
求項４に記載の半導体構造。 - 【請求項６】前記Ｔ字形接続パッドが前記第１導体に自
己整合される請求項５に記載の半導体構造。 - 【請求項７】前記Ｔ字形接続パッドがめっき金属を含む
請求項６に記載の半導体構造。 - 【請求項８】さらに、前記Ｔ字形接続パッド上に端子金
属を含む請求項５に記載の半導体構造。 - 【請求項９】前記端子金属がめっきはんだを含む請求項
８に記載の半導体構造。 - 【請求項１０】前記積層がさらに第２側面を含み、前記
導電リードが前記第２側面及び前記第１側面の双方に延
長される請求項２に記載の半導体構造。 - 【請求項１１】前記積層チップの前記第１及び第２側面
の双方に延長される複数の導電リードを含み、前記導電
リードがすべて前記第２側面に沿って内部接続される請
求項１０に記載の半導体構造。 - 【請求項１２】ａ）半導体及び第１絶縁材を含む平坦面
を供給する段階と、 ｂ）前記表面より高くはなく、前記第１絶縁材により前
記半導体から絶縁される金属リード延長部を形成する段
階と、 ｃ）前記表面の上方に延長され前記リードに自己整合さ
れる不完全第１導体を形成する段階とを含む半導体構造
を製造する方法。 - 【請求項１３】前記平坦面供給段階（ａ）が少なくとも
２つの積層集積回路チップの第１側面を研磨する段階を
含み、前記側面が前記積層チップ及び前記第１絶縁材の
半導体エッジを含み、前記第１絶縁材が前記チップ間に
延長される第１絶縁層であり、かつ前記導電リード形成
段階（ｂ）が、前記チップの１つ上の回路との電気的接
触を行い前記第１絶縁層を通して前記第１側面に前記導
電リードを供給する段階を含む請求項１２に記載の方
法。 - 【請求項１４】前記形成段階（ｃ）がめっき段階である
請求項１３に記載の方法。 - 【請求項１５】第２絶縁層を供給する段階をさらに含
み、前記第２絶縁層が前記第１側面上にあり、かつ前記
第２絶縁層に金属化層を堆積する段階を含み、前記金属
化層が前記第１導体に電気的に接触する請求項１３に記
載の方法。 - 【請求項１６】前記金属層堆積段階がＴ字形接続パッド
を形成する段階を含む請求項１５に記載の方法。 - 【請求項１７】前記金属層堆積段階がめっきを行う段階
を含む請求項１６に記載の方法。 - 【請求項１８】前記Ｔ字形接続パッドを形成するために
前記めっき金属を研磨する段階をさらに含む請求項１７
に記載の方法。 - 【請求項１９】前記金属化層上に端子金属を形成する段
階をさらに含む請求項１５に記載の方法。 - 【請求項２０】前記端子金属形成段階がはんだをめっき
する段階を含む請求項１９に記載の方法。 - 【請求項２１】前記積層チップがさらに第２側面を含
み、前記方法が、前記導電リードを前記第２側面及び前
記第１側面に供給する段階をさらに含む請求項１３に記
載の方法。 - 【請求項２２】前記方法が複数の前記導電リードを前記
第２側面及び前記第１側面に供給する段階を含み、前記
複数の導電リードがすべて前記第２側面に沿って内部接
続される請求項２１に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/640379 | 1996-04-30 | ||
| US08/640,379 US5903045A (en) | 1996-04-30 | 1996-04-30 | Self-aligned connector for stacked chip module |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1056037A JPH1056037A (ja) | 1998-02-24 |
| JP3137596B2 true JP3137596B2 (ja) | 2001-02-26 |
Family
ID=24568008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09103378A Expired - Fee Related JP3137596B2 (ja) | 1996-04-30 | 1997-04-21 | 自己整合コネクタを含む半導体構造及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5903045A (ja) |
| JP (1) | JP3137596B2 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6198168B1 (en) * | 1998-01-20 | 2001-03-06 | Micron Technologies, Inc. | Integrated circuits using high aspect ratio vias through a semiconductor wafer and method for forming same |
| US6150188A (en) | 1998-02-26 | 2000-11-21 | Micron Technology Inc. | Integrated circuits using optical fiber interconnects formed through a semiconductor wafer and methods for forming same |
| US6090636A (en) * | 1998-02-26 | 2000-07-18 | Micron Technology, Inc. | Integrated circuits using optical waveguide interconnects formed through a semiconductor wafer and methods for forming same |
| US6281042B1 (en) | 1998-08-31 | 2001-08-28 | Micron Technology, Inc. | Structure and method for a high performance electronic packaging assembly |
| US6392296B1 (en) | 1998-08-31 | 2002-05-21 | Micron Technology, Inc. | Silicon interposer with optical connections |
| US6586835B1 (en) * | 1998-08-31 | 2003-07-01 | Micron Technology, Inc. | Compact system module with built-in thermoelectric cooling |
| US6219237B1 (en) | 1998-08-31 | 2001-04-17 | Micron Technology, Inc. | Structure and method for an electronic assembly |
| JP3409714B2 (ja) * | 1998-10-20 | 2003-05-26 | 株式会社村田製作所 | チップ状電子部品の製造方法 |
| US6122187A (en) * | 1998-11-23 | 2000-09-19 | Micron Technology, Inc. | Stacked integrated circuits |
| US6255852B1 (en) | 1999-02-09 | 2001-07-03 | Micron Technology, Inc. | Current mode signal interconnects and CMOS amplifier |
| US7179740B1 (en) | 1999-05-03 | 2007-02-20 | United Microelectronics Corporation | Integrated circuit with improved interconnect structure and process for making same |
| US6429509B1 (en) * | 1999-05-03 | 2002-08-06 | United Microelectronics Corporation | Integrated circuit with improved interconnect structure and process for making same |
| US7554829B2 (en) | 1999-07-30 | 2009-06-30 | Micron Technology, Inc. | Transmission lines for CMOS integrated circuits |
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| US6531784B1 (en) | 2000-06-02 | 2003-03-11 | Amkor Technology, Inc. | Semiconductor package with spacer strips |
| US6472758B1 (en) | 2000-07-20 | 2002-10-29 | Amkor Technology, Inc. | Semiconductor package including stacked semiconductor dies and bond wires |
| US6577013B1 (en) | 2000-09-05 | 2003-06-10 | Amkor Technology, Inc. | Chip size semiconductor packages with stacked dies |
| US6340846B1 (en) | 2000-12-06 | 2002-01-22 | Amkor Technology, Inc. | Making semiconductor packages with stacked dies and reinforced wire bonds |
| US6515222B2 (en) * | 2001-02-05 | 2003-02-04 | Motorola, Inc. | Printed circuit board arrangement |
| US7101770B2 (en) * | 2002-01-30 | 2006-09-05 | Micron Technology, Inc. | Capacitive techniques to reduce noise in high speed interconnections |
| US7235457B2 (en) * | 2002-03-13 | 2007-06-26 | Micron Technology, Inc. | High permeability layered films to reduce noise in high speed interconnects |
| JP2003273155A (ja) * | 2002-03-18 | 2003-09-26 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US20040124507A1 (en) * | 2002-12-30 | 2004-07-01 | Aldaz Robert Edward | Contact structure and production method thereof |
| US20050046034A1 (en) | 2003-09-03 | 2005-03-03 | Micron Technology, Inc. | Apparatus and method for high density multi-chip structures |
| US7101789B2 (en) * | 2004-09-13 | 2006-09-05 | General Electric Company | Method of wet etching vias and articles formed thereby |
| US20100065949A1 (en) * | 2008-09-17 | 2010-03-18 | Andreas Thies | Stacked Semiconductor Chips with Through Substrate Vias |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4525921A (en) * | 1981-07-13 | 1985-07-02 | Irvine Sensors Corporation | High-density electronic processing package-structure and fabrication |
| US4672737A (en) * | 1984-01-23 | 1987-06-16 | Irvine Sensors Corporation | Detector array module fabrication process |
| US5016138A (en) * | 1987-10-27 | 1991-05-14 | Woodman John K | Three dimensional integrated circuit package |
| JPH0715969B2 (ja) * | 1991-09-30 | 1995-02-22 | インターナショナル・ビジネス・マシーンズ・コーポレイション | マルチチツプ集積回路パツケージ及びそのシステム |
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1996
- 1996-04-30 US US08/640,379 patent/US5903045A/en not_active Expired - Lifetime
-
1997
- 1997-04-21 JP JP09103378A patent/JP3137596B2/ja not_active Expired - Fee Related
-
1999
- 1999-02-08 US US09/246,435 patent/US6030855A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1056037A (ja) | 1998-02-24 |
| US6030855A (en) | 2000-02-29 |
| US5903045A (en) | 1999-05-11 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |