JP3202490B2 - 集積回路のレイアウト方法及び集積回路のレイアウト装置 - Google Patents

集積回路のレイアウト方法及び集積回路のレイアウト装置

Info

Publication number
JP3202490B2
JP3202490B2 JP17101294A JP17101294A JP3202490B2 JP 3202490 B2 JP3202490 B2 JP 3202490B2 JP 17101294 A JP17101294 A JP 17101294A JP 17101294 A JP17101294 A JP 17101294A JP 3202490 B2 JP3202490 B2 JP 3202490B2
Authority
JP
Japan
Prior art keywords
symbol
layout
transistor
contact
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP17101294A
Other languages
English (en)
Other versions
JPH0836597A (ja
Inventor
展 松本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP17101294A priority Critical patent/JP3202490B2/ja
Priority to US08/505,735 priority patent/US5745374A/en
Publication of JPH0836597A publication Critical patent/JPH0836597A/ja
Application granted granted Critical
Publication of JP3202490B2 publication Critical patent/JP3202490B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING OR CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/39Circuit design at the physical level
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10Integrated device layouts

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】集積回路のレイアウトのシンボリ
ック表現方式(シンボリック・レイアウト)に関するも
ので、特に、サリサイド技術の様に拡散の抵抗が無視し
得る場合のシンボリック表現方式を用いた集積回路のレ
イアウト方法及びその装置に関するものである。
【0002】
【従来の技術】シンボリック・レイアウトとは、集積回
路のレイアウトを記号(シンボル)で表わしたものであ
る。図9に、その一般的なシンボリックレイアウトを示
す。シンボルにはトランジスタ・シンボル(13a,1
5a)やコンタクト・シンボル(17a〜23a)等が
あり、それらの間はワイヤ(25〜41,45,及び4
7、以下、これらを総称してワイヤ群と記す)で結線さ
れている。
【0003】これらのワイヤ群に適当な幅を与え、シン
ボル間の間隔を、一次元のみの圧縮(一次元コンパク
タ)により設計基準の許す限り最小の間隔に縮める事に
より(図10)、実際のマスク・レイアウトが生成され
る(図11)。
【0004】この一次元コンパクタについては多数の文
献が存在する(例えば、Liao,Y.j and Wong,C.K.“An A
lgorithm to Compact VLSI Symbolic Layout with Mixe
d Constraints" IEEE Transactions on Compacter-Aide
d Design of Circuits and Systems,January 1984,pp.8
7-100 )。
【0005】しかしながら、同文献に記された様な一次
元コンパクタだけでは、一部のワイヤの長さが不当に引
き延ばされる場合がある(図12)。これは、X軸方向
(図面の水平方向)へ圧縮する場合、通常は図形を設計
基準の許す限り左詰めするため、図12の示す通り、コ
ンタクト43は左に寄せられてしまうのである。従っ
て、ポリ配線47の伸びが発生し、配線遅延が大きくな
る。この配線遅延の増大は回路性能の悪化の原因とな
る。
【0006】そこで、この性能悪化を防ぐため、一次元
コンパクションの後に、図13の様にワイヤを短縮する
処理を行うことについての技術が開示されている(例え
ば、Schiele,W.L.“Improved Compaction by Minimized
length of Wires, ”Proceedings of the 20th Design
Automation Conference,June,pp.121-127)。
【0007】次に、本発明と関連のあるシンボリック・
レイアウトの従来例について詳述する。その第1の従来
例は、図9に示したものである。この従来例の特徴は、
トランジスタの点状端子51及びコンタクト点状端子4
9が使用されている事である。通常、これらのシンボル
は点対称の形状であり、この中心点に点状端子は位置す
る。トランジスタ・シンボルの場合、この中心点にポリ
シリコン層の点状端子1個と拡散層の点状端子2個(ソ
ース端子とドレイン端子)が存在する(図9ではこれら
は重なっているため判別はできない)。また、コンタク
ト・シンボルの場合、その中心点に拡散層の点状端子1
個とAl1層の点状端子1個(コンタクト点状端子4
9)が存在する。点状端子の場合、それに接続するワイ
ヤ群の中心線はその端子の点を通る(あるいは達してい
る)必要がある。そして、圧縮後もその特徴は変らない
(中心線は端子の点を通る)。この第1の従来例は、最
も良く使われているシンボリック・レイアウトである。
【0008】次に、本発明と関連のあるシンボリック・
レイアウトの第2の従来例を図14に示す。第2の従来
例の特徴は、トランジスタ・シンボル13b及びコンタ
クト・シンボル(17b、19b)が長方形状の素子を
有している事である。
【0009】トランジスタ・シンボル13bは、ポリシ
リコンのSDGに対する余裕領域に2つのポリシリコン
層の長方形端子55、及び拡散層のSDGに対する余裕
領域に2つの拡散層の長方形端子57(ソース端子とド
レイン端子)を有している。また、コンタクトシンボル
(17b、19b)はコンタクトの拡散層領域に長方形
端子57のいずれか1個が、Al1層領域にAl1層の
長方形端子1個を有している。
【0010】ここで、この長方形端子の場合、それに接
続するワイヤの中心線は、その領域のどの場所を通る
(あるいは達している)のでも構わない(図14)。圧
縮後は、通常、図15の示す様にシンボルの位置関係が
整えられる。この第2の従来例では、図14に示した通
りユーザがワイヤ等を比較的ラフに描ける(正確に中心
点に描く必要はない)という利点があるが後述する問題
点を有するため、あまり使われていない。
【0011】次に、本発明と関連のあるプロセス・マイ
グレーションの従来技術について述べる。集積回路をレ
イアウトする方式において、ある設計基準に従ったマス
クレイアウトに対し、スケーリング処理、層演算及び圧
縮処理といった処理を施し、別の設計基準に従ったマス
クレイアウトに変換するプロセス・マイグレーション
は、従来より既に知られている。プロセス・マイグレー
ションには、次に記す2つの方法が知られている。
【0012】第1の方式である単純スケーリング方式
は、既存のマスク・レイアウトを単純縮小した後、その
縮小された各層をふくらまし、あるいはしぼませて(g
row)新しいマスク・レイアウトを得る。
【0013】第2の方式であるシンボリック・コンパク
タを用いる方式では、まず既存のマスクレイアウトから
シンボリック・レイアウトを抽出する(図11を既存の
マスクレイアウトとすれば、図11から図10の様なシ
ンボリック・レイアウトを抽出する)。この後、これら
のシンボルに対し、上述の単純スケーリングを行い、シ
ンボリックコンパクタを用いてシンボル間隔を圧縮す
る。
【0014】第2の方式は、B.Lin and A.R.Newton,
“KAHLUA:A Hierarchical Circuit Disassenbler,”24
th Design Automation Conference,June 1987,pp.311-3
17及び特開昭63−159980号公報等にて開示され
ている。
【0015】
【発明が解決しようとする課題】しかしながら、従来の
第2のシンボリック・レイアウトでは、コンパクション
の際に多大な計算機リソースを要す点が最大の問題であ
る。一般にコンパクタではシンボリック・レイアウトを
グラフにて表現するが、第2例は第1例と比べ、1端子
あたりグラフの節点が1個、かつ枝が2つ多くなる。こ
のため、同一のシンボリック・レイアウトに対し、多く
の主記憶と処理時間を必要とする。特に、プロセス・マ
イグレーションでは大規模処理が必要のため、第2例の
シンボリック・レイアウト(図14)は通常非現実的で
ある。
【0016】また、従来の第1のシンボリック・レイア
ウトでは、サリサイド技術の場合、拡散抵抗が小さいた
め、拡散層−Al1層コンタクトを図9の17a等の様
に大きく(トランジスタ幅いっぱいに)作らず、図16
の17の様に小さくしても性能の劣化は殆どない。従っ
て、既存のマスク・レイアウト(図11)からシンボリ
ック・レイアウト(図10)を抽出し、その後、図16
の様に変更することができる。図17は、図16のシン
ボリック・レイアウトをコンパクションした結果であ
る。この場合、コンタクト19と21は入力において左
右に並んでいるが、一次元コンパクションでは、図17
のようにX軸方向(図面の水平方向)のサイズは変らな
いため、レイアウト全体の面積の縮小をすることができ
ない。
【0017】また、従来のプロセス・マイグレーション
においても同様に、サリサイド技術の場合には、コンタ
クトを縮小することができるが、効果的にレイアウト全
体の面積の縮小をすることができなかった。従って、生
産コストを低減することができないという問題があっ
た。
【0018】本発明は、従来の問題点を克服し、その目
的とするところは、サリサイドの様な拡散層抵抗の低い
技術へのプロセス・マイグレーション、特にマイグレー
ション後のレイアウトのサイズの縮小を実現し、生産コ
ストを低減することができる集積回路のレイアウト方法
及びその装置を提供することである。
【0019】
【課題を解決するための手段】上記目的を達成するため
第1の発明の特徴は、集積回路の構成をシンボルで表現
するシンボリックレイアウトにより設計を行う集積回路
のレイアウト方法において、有限な直線区間の広がりを
有する拡散層端子を具備するトランジスタ・シンボル
と、点状の拡散層端子を具備するコンタクト・シンボル
と、前記トランジスタ・シンボルの拡散層端子と前記コ
ンタクト・シンボルの拡散層端子とを直線で接続する拡
散層ワイヤと、を用いることである。
【0020】ここで、前記トランジスタ・シンボルの拡
散層端子は、該トランジスタ・シンボルのチャネル幅方
向に広がりを持つことが好ましい。
【0021】また、第2の発明の特徴は、有限な直線区
間の広がりを有する拡散層端子を具備するトランジスタ
・シンボルと、点状の拡散層端子を具備するコンタクト
・シンボルと、前記トランジスタ・シンボルの拡散層端
子と前記コンタクト・シンボルの拡散層端子とを直線で
接続する拡散層ワイヤと、を具備するシンボリックレイ
アウトに対し、所定の方向にワイヤ長短縮処理を行い、
その後に、前記所定の方向と垂直の方向に対し1次元コ
ンパクションを行うことである。
【0022】また、第3の発明の特徴は、第1の設計基
準に従った集積回路のマスク・レイアウトを、第1の設
計基準と異なる第2の設計基準に従った第2のマスク・
レイアウトに変換するプロセス・マイグレーションを行
う集積回路のレイアウト装置において、シンボリックレ
イアウトの入力を行うレイアウト入力処理部と、前記入
力されたシンボリックレイアウトにより、前記レイアウ
トの変更をするか否かの判定を行う判定処理部と、前記
判定処理部が前記レイアウトの変更をすると判定した場
合にレイアウトを変更するレイアウト変更処理部と、前
記レイアウト変更処理部にて変更されたシンボリックレ
イアウトを出力するレイアウト出力処理部と、を具備
し、前記レイアウト変更部は、コンタクトシンボルのコ
ンタクトサイズの変更を行うコンタクトサイズ変更手段
と、拡散層のワイヤ幅の縮小を行うワイヤ幅縮小手段
と、点状の拡散層端子を具備するトランジスタ・シンボ
ルを、有限な直線区間の広がりを有する拡散層端子を具
備するトランジスタ・シンボルに置換するトランジスタ
・シンボル置換手段と、コンタクト・シンボルをワイヤ
長の短縮する方向へ移動するワイヤ長短縮手段とを有す
ることである。
【0023】ここで、前記判定部は、第1のトランジス
タ・シンボルと、該第1のトランジスタ・シンボルに接
続された第1のコンタクトシンボルと、第2のトランジ
スタ・シンボルと、該第2のトランジスタ・シンボルに
接続された第2のコンタクト・シンボルと、を有し、所
定方向に並設された第1のトランジスタ・シンボルと第
2のトランジスタ・シンボルとの間に、前記第1のコン
タクト・シンボルと、前記第2のコンタクト・シンボル
とが配設され、前記第1のコンタクト・シンボルが前記
所定方向と垂直の方向の一の方向のワイヤと接続され、
前記第2のコンタクト・シンボルが前記一の方向と反対
方向に接続されているレイアウトを有するか否かを判定
することが好ましい。
【0024】また、第4の発明の特徴は、第1の設計基
準に従った集積回路のマスク・レイアウトを、第1の設
計基準と異なる第2の設計基準に従った第2のマスク・
レイアウトに変換するプロセス・マイグレーションを行
う集積回路のレイアウト方法において、拡散層端子を具
備するトランジスタ・シンボルを、有限な直線区間の広
がりを有する拡散層端子を具備するトランジスタ・シン
ボルに置換し、コンタクト・シンボルの寸法を設計基準
の許す最小の寸法に変更し、ワイヤの幅を変更されたコ
ンタクト・シンボルの拡散層寸法に合わせ、レイアウト
を作成することである。
【0025】また、第5の発明の特徴は、プロセス・マ
イグレーションを行う集積回路のレイアウト方法であっ
て、シンボリックレイアウトが、第1のトランジスタ・
シンボルと、該第1のトランジスタ・シンボルに接続さ
れた第1のコンタクトシンボルと、第2のトランジスタ
・シンボルと、該第2のトランジスタ・シンボルに接続
された第2のコンタクトシンボルとを有し、所定方向に
並設された第1のトランジスタ・シンボルと第2のトラ
ンジスタ・シンボルとの間に、前記第1のコンタクトシ
ンボルと、前記第2のコンタクトシンボルとが配設さ
れ、前記第1のコンタクト・シンボルが前記所定方向と
垂直の方向の一の方向のワイヤと接続され、前記第2の
コンタクト・シンボルが前記一の方向と反対方向に接続
されている場合の集積回路のレイアウト方法において、
第1及び第2のコンタクトシンボルのコンタクトサイズ
の変更を行うステップと、拡散層のワイヤ幅の縮小を行
うステップと、点状の拡散層端子を具備するトランジス
タ・シンボルを、有限な直線区間の広がりを有する拡散
層端子を具備するトランジスタ・シンボルに置換するス
テップと、第1のコンタクトシンボル及び第2のコンタ
クトシンボルを、ワイヤ長を短縮する方向へ移動するス
テップと、を含むことである。
【0026】
【作用】本発明に係る集積回路のレイアウト方法及び装
置で用いられるシンボリック・レイアウトは、 (1)有限な直線区間の広がりを有する拡散層端子を具
備したトランジスタ・シンボル (2)点状端子を具備したコンタクト・シンボル (3)前述の拡散層端子を直線で接続する拡散層ワイヤ を有する。
【0027】上記トランジスタ・シンボルにおける拡散
端子は、線状の端子(例えば、図2(a) 中の1,9)、
線に近い直方形端子(例えば、図2(b) 中の1)でもよ
く、2つの拡散端子は図2(a) の様に重なっても、図2
(b) の様に重なっていなくても構わない。
【0028】また、既存のマスク・レイアウトをサリサ
イドの様な拡散層の低い技術の設計基準にプロセス・マ
イグレーションを行う場合、本発明では、例えば図9の
様なシンボリック・レイアウトを前述のシンボルに変換
する。この場合、コンタクトのサイズを縮小する事は言
うまでもない。また、拡散層のワイヤの幅もコンタクト
の拡散層サイズ以下に狭くする。
【0029】次に(この間に圧縮処理が入っても構わな
い)、変更されたシンボリック・レイアウトに対し所定
の方向にワイヤ長短縮処理を行う。
【0030】更に、前記所定の方向の垂直の方向に圧縮
し、所定方向に圧縮して新たなシンボリック・レイアウ
トを得る。
【0031】すなわち、本発明では、トランジスタ・シ
ンボルに、拡散層端子を有しているため、コンタクトの
配置は拡散層端子の長さだけ自由度がある。従って、コ
ンタクトを所望の位置に移動させることができるのであ
る。これにより、集積回路の面積を更に縮小(コンパク
ション)をすることを可能とするである。
【0032】
【実施例】本発明に係る一実施例を図面を用いて説明す
る。以下の説明では、トランジスタのチャネル長方向
(図面の横方向)がX軸方向であると仮定し、トランジ
スタのチャネル幅方向(図面の横方向)がY軸方向であ
ると仮定する。また、トランジスタ等が90度回転して
いる場合には、X−Y、縦−横、上−右、下−左と置換
える事により同様に説明出来る。
【0033】まず、本発明に係る集積回路のレイアウト
方法及び装置に用いられるトランジスタ・シンボルにつ
いて説明する。
【0034】図2(a) に示したトランジスタ・シンボル
13は、中央部に載置されたポリシリコン層の点状端子
3と、有限な直線区間の広がりをもち、前記ポリシリコ
ン層の点状端子3に接して載置された拡散層端子1と、
トランジスタ・シンボル13のチャネル幅方向に載置さ
れた拡散層5と、トランジスタ・シンボル13のチャネ
ル長方向に載置されたポリシリコン層7を有し、さら
に、ワイヤ9及び11が前記拡散層端子1に接続されて
いる。
【0035】また、図2(b) はトランジスタ・シンボル
の別の例である。このトランジスタ・シンボルは、拡散
層端子1がトランジスタ・シンボル13の両端部に載置
されたものであり、線に近い長方形の端子である。
【0036】さらに、図3は、図2(a) に示したトラン
ジスタ・シンボルであって、拡散層端子1がチャネル幅
全体に広がっていないものである。このようにすること
によって、コンタクト・シンボルの移動範囲に意図的な
制限を加えることもできる。
【0037】これらのトランジスタ・シンボルは、拡散
層端子1を有しているためコンタクトの配置の際に、ほ
ぼ拡散層端子1の長さだけ自由度がある。そのため、コ
ンタクトを所定の範囲での移動を可能にする。
【0038】次に、上記シンボルを用いたシンボリック
・レイアウトの例を図4に示す。このシンボリック・レ
イアウトは、前述したように、有限な直線区間の広がり
をもつ拡散層端子を具備したトランジスタ・シンボル1
3、及び15と、点状端子を具備したコンタクト・シン
ボル19及び21と、前述の拡散層端子を直線で接続す
る拡散層ワイヤ(25〜31)を含む構成となってい
る。
【0039】また、電源線41はコンタクト・シンボル
21とのみ接続されており、トランジスタ15のソース
のコンタクト21から下方に電源線41に向ってワイヤ
37が延伸し、拡散コンタクトに接続する他のAl1層
ワイヤ(33,35,39)は電源線41と反対方向に
延伸している。
【0040】次に、このシンボリック・レイアウトを用
いた本発明に係るプロセス・マイグレーションの実施例
を図面を用いて説明する。プロセス・マイグレーション
のフローを図8に示す。
【0041】まず、既存のマスク・レイアウト(図8の
59)から、周知技術等を用いることにより図10のマ
スク・レイアウトを抽出する(図8のS1)。
【0042】次に、コンタクト・シンボル(図10の1
7a,19a,21a,23a)のモデルを変えず、そ
の寸法を設計基準の許す最小の寸法に変更する(図8の
S3)。また、拡散層ワイヤ(図10の25,31)の
幅を変更されたコンタクトの拡散層寸法(拡散層の最小
寸法+コンタクトの拡散余裕×2)に合わせる(図8の
S5)。さらに、トランジスタ(図10の13a,15
a)を図2(a) に示したシンボルに置換する(図8のS
7)。
【0043】S3,S5,S7のステップにより、図4
に示した様な本発明に係る構成を具備したシンボリック
・レイアウトに変換される。
【0044】次に、図4のシンボリック・レイアウトに
Y軸方向にワイヤ長短縮(図8のS9)を施すと、図5
のものが得られる。ワイヤ33,35,39のワイヤ長
を短縮させた結果、コンタクト17,19,23は上に
移動し、37のワイヤ長短縮の結果コンタクト21は下
に移動する。一般に、ソース・コンタクトは電源線方向
に、その他のコンタクトは逆方向に移動する。ソース・
コンタクト21の隣に拡散コンタクトがある場合、それ
は、他のトランジスタのソース以外のコンタクトである
のが普通であるから(ソース・コンタクトが隣り合わせ
た場合はそれらを共同化し1つとするから)、これらの
コンタクトは逆方向に移動する。従って、ソース・コン
タクト21の左、及び(もう一方の)コンタクト19の
右に隙間が発生する。この隙間がX軸方向の圧縮(図8
のS11)により詰められ、図6の様にX軸方向に小さ
いレイアウトが生成される。
【0045】X軸方向のワイヤ長短縮(図8のS13)
及びY軸方向の圧縮(S15)は、90度回転したレイ
アウト(トランジスタのチャネル長方向がY軸方向の場
合)に対し、同様なサイズ縮小を得るために行う。Y軸
方向のワイヤ長短縮(S17)は、Y軸方向にワイヤが
伸び性能劣化する事を防ぐためのものである。
【0046】本発明の場合、ワイヤ長短縮処理(S9)
によりコンタクト(19,21)が上に移動しているた
め、Y軸方向の圧縮処理(S17)にて、電源線(図7
の41)が上に移動し、トランジスタと重なる様にな
る。従って、サイズは従来例(図17)と比べY軸方向
にも小さくなる。
【0047】最後に、ノッチを穴埋め処理により取り除
き、シンボルを階層展開する事により多角形で表現され
た、新しいプロセスに適合するマスク・レイアウト(図
8の61)が生成される。
【0048】次に、本発明に係る集積回路のレイアウト
装置について説明する。
【0049】本レイアウト装置は、各種処理を行うため
のCPUと、キーボード、マウス、ライトペン、又はフ
レキスブルディスク装置等の入力装置と、メモリ装置や
ディスク装置等の外部記憶装置と、ディスプレイ装置、
プリンタ装置等の出力装置等を備えた通常のコンピュー
タシステムを用いてもよい。この場合、レイアウト作成
等における演算処理等は、上記CPU内の演算部で行わ
れる。
【0050】次に、図1に本発明に係る集積回路のレイ
アウト装置のブロック図を示し、本図を用いて処理動作
を説明する。
【0051】まず、レイアウト入力処理部にて、既存の
シンボリックレイアウトの入力を行う。ここでは、上記
入力には、手入力や、フレキスブルディスク装置等に各
種保存形式(フォーマット)で格納されたデータを読み
込み、それを解釈することにより行われる。
【0052】次に、判定処理部にて、入力されたシンボ
リックレイアウトが、レイアウトの変更をするか否かの
判定を行う。ここでは、図4に示すように、所定の方向
(X軸方向)に並設されたトランジスタ・シンボル13
とトランジスタ・シンボル15との間に、コンタクト・
シンボル19と、コンタクト・シンボル21とが配設さ
れ、コンタクト・シンボル21が前記所定方向と垂直の
方向(Y軸方向)の一の方向のワイヤ41と接続され、
コンタクト・シンボル19が前記一の方向と反対方向に
接続されているレイアウトか否かを判定する。なお、上
記レイアウトを複数有していれば、その全てを変換する
ことができるか否かについても判定を行う。
【0053】次に、判定処理部がレイアウトの変更をす
ると判定した場合には、レイアウト変更処理部にて、図
8におけるステップ3からステップ19を行う。
【0054】具体的には、コンタクトサイズ変更手段に
て、図8のステップ3の処理を行い、ワイヤ幅縮小手段
にて、図8のステップ5の処理を行い、トランジスタ・
シンボル置換手段にて、図8のステップ7の処理を行
い、また、コンタクト・シンボルのワイヤ長短縮手段に
て、図8のステップ9乃至ステップ19の処理をそれぞ
れ行う。
【0055】最後に、レイアウト出力処理部にて、得ら
れた新たなレイアウトを保存、又は検証を行うために、
該レイアウトの出力を行う。具体的には、ディスプレイ
装置やプリンタ装置、又は外部記憶装置等に出力するた
めの出力形式の変換の処理がされ、各装置に出力がされ
る。
【0056】以上のように、本実施例では、ソースのコ
ンタクトとそうでない隣接する拡散コンタクトが互い違
いとなる事により、先ず、トランジスタのチャネル長方
向に圧縮され、次に、電源線がトランジスタに覆いかぶ
さる事によりトランジスタのチャネル幅方向に圧縮され
る。従って、更に集積回路の面積を低減することができ
る。
【0057】尚、高速なワイヤ長短縮アルゴリズムの不
具合等がある場合には、図3に示した様な、拡散層端子
1がチャネル幅全体に広がっていないトランジスタ・シ
ンボルを用いてもよい。この場合、拡散層端子に接続す
るワイヤは図3の9より上へ移動する事が出来ない。従
って、ワイヤ長短縮が誤ってソースコンタクト(例えば
図4の21)を上へ移動させようにも動かず、X軸方向
のコンパクションにより、図6と同様に小さいサイズの
結果が生成される。
【0058】
【発明の効果】本発明に係る集積回路のレイアウト方法
及びその装置の第1の効果は、サリサイドの様に拡散層
の抵抗が小さいプロセスの場合、性能の劣化を伴うこと
なく、レイアウトのサイズを縮小することにより、製造
コストを低減することが出来る事である。
【0059】第2の効果は、圧縮処理の際に計算機リソ
ース(メモリ、処理時間)を多く要さない事である。コ
ンタクトの端子及びトランジスタの拡散端子は点状端子
であり、シンボリック・レイアウトの第2の従来例と比
べ必要となる計算機リソースは小さい。また、ここで、
本発明で用いた各シンボルを用いれば、チャネル長方向
の圧縮に関しては点状端子と同等であり、計算機リソー
スをあまり要さない。本発明のシンボリック・レイアウ
トは、上述のサイズ縮小を得るものの中で最小の計算機
リソースを要するものである。特に、圧縮処理の処理時
間は、グラフの規模について線形以上の依存性(Comple
xity)をもつため、本発明の方法は、グラフ節点数の減
少以上に時間短縮効果が大きい。
【0060】この様に、結果のサイズ、計算機リソース
の点で最適でありながら、本発明のプロセス・マイグレ
ーションの方法は、一切の配線処理を含まず簡単であ
る。従って、本発明の実現に多くの労力は必要でなく、
また、プロセス・マイグレーション(狭義には、図8の
S3−S7)の処理時間も少ない。
【図面の簡単な説明】
【図1】本発明に係る集積回路のレイアウト装置のブロ
ック図である。
【図2】本発明に係るシンボリック・レイアウトで使わ
れるトランジスタ・シンボルの第1、第2の例である。
【図3】本発明に係るシンボリック・レイアウトで使わ
れるトランジスタ・シンボルの第3の例である。
【図4】本発明に係るシンボリック・レイアウトの実施
例である。
【図5】図4のシンボリック・レイアウトにY軸方向の
ワイヤ短縮処理を施したものである。
【図6】図5のシンボリック・レイアウトをX軸方向に
圧縮したものである。
【図7】図6のシンボリック・レイアウトをY軸方向に
圧縮したものである。
【図8】本発明に係るプロセス・マイグレーションの全
体のフローである。
【図9】従来のシンボリック・レイアウトの第1の例を
示す。
【図10】図9のシンボリック・レイアウトを圧縮した
ものである。
【図11】図10のシンボリック・レイアウトを多角形
に変換して作成されたマスクレイアウトを示す。
【図12】ワイヤ長短縮機能がない場合の結果(マスク
レイアウト)を示す図である。
【図13】ワイヤ長短縮機能がある場合の結果を示した
図である。
【図14】従来のシンボリック・レイアウトの第2の例
を示す図である。
【図15】図14のシンボリック・レイアウトを圧縮し
たものを示す図である。
【図16】図11のシンボリック・レイアウトの拡散コ
ンタクトを縮小したもの示す図である。
【図17】図8のシンボリック・レイアウトを圧縮した
ものを示す図である。
【符号の説明】
1 拡散層の線状端子 3 ポリシリコン層の点状端子 5 拡散層 7 ポリシリコン層 9 1の端子に接続するワイヤ(最も上端に位置するも
の) 11 1の端子に接続するワイヤ(最も下端に位置する
もの) 13,15 トランジスタ・シンボル 17,19,21,23 拡散−Al1層のコンタクト
・シンボル 25,27,29,31 拡散層のワイヤ 33,35,37,39,41 Al1層のワイヤ 43 ポリシリコン層−Al1層コンタクト 45,47 ポリシリコン層のワイヤ 49 コンタクトの点状端子 51 トランジスタの点状端子 53 コンタクト間の間隔 53 設計基準の許すコンタクトの最小間隔 55 ポリシリコン層の長方形端子 57 拡散層の長方形端子 59 既存のマスク・レイアウト 61 新しいプロセスに適合するマスク・レイアウト
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G06F 17/50 H01L 21/82

Claims (15)

    (57)【特許請求の範囲】
  1. 【請求項1】 集積回路の構成をシンボルで表現するシ
    ンボリックレイアウトにより設計を行う集積回路のレイ
    アウト方法において、 有限な直線区間の広がりを有する拡散層端子を具備する
    トランジスタ・シンボルと、 点状の拡散層端子を具備するコンタクト・シンボルと、 前記トランジスタ・シンボルの拡散層端子と前記コンタ
    クト・シンボルの拡散層端子とを直線で接続する拡散層
    ワイヤと、 を用いることを特徴とする集積回路のレイアウト方法。
  2. 【請求項2】 前記トランジスタ・シンボルの拡散層端
    子は、該トランジスタ・シンボルのチャネル幅方向に広
    がりを持ったことを特徴とする請求項1記載の集積回路
    のレイアウト方法。
  3. 【請求項3】 有限な直線区間の広がりを有する拡散層
    端子を具備するトランジスタ・シンボルと、 点状の拡散層端子を具備するコンタクト・シンボルと、 前記トランジスタ・シンボルの拡散層端子と前記コンタ
    クト・シンボルの拡散層端子とを直線で接続する拡散層
    ワイヤと、を具備するシンボリックレイアウトに対し、 所定の方向にワイヤ長短縮処理を行い、 その後に、前記所定の方向と垂直の方向に対し1次元コ
    ンパクションを行うことを特徴とする集積回路のレイア
    ウト方法。
  4. 【請求項4】 第1の設計基準に従った集積回路のマス
    ク・レイアウトを、第1の設計基準と異なる第2の設計
    基準に従った第2のマスク・レイアウトに変換するプロ
    セス・マイグレーションを行う集積回路のレイアウト方
    法において、 拡散層端子を具備するトランジスタ・シンボルを、有限
    な直線区間の広がりを有する拡散層端子を具備するトラ
    ンジスタ・シンボルに置換し、 コンタクト・シンボルの寸法を設計基準の許す最小の寸
    法に変更し、 ワイヤの幅を変更されたコンタクト・シンボルの拡散層
    寸法に合わせ、 レイアウトを作成することを特徴とする集積回路のレイ
    アウト方法。
  5. 【請求項5】 プロセス・マイグレーションを行う集積
    回路のレイアウト方法において、 シンボリックレイアウトが、 第1のトランジスタ・シンボルと、 該第1のトランジスタ・シンボルに接続された第1のコ
    ンタクトシンボルと、 第2のトランジスタ・シンボルと、 該第2のトランジスタ・シンボルに接続された第2のコ
    ンタクトシンボルと、 を有し、所定方向に並設された第1のトランジスタ・シ
    ンボルと第2のトランジスタ・シンボルとの間に、前記
    第1のコンタクトシンボルと、前記第2のコンタクトシ
    ンボルとが配設され、前記第1のコンタクト・シンボル
    が前記所定方向と垂直の方向の一の方向のワイヤと接続
    され、前記第2のコンタクト・シンボルが前記一の方向
    と反対方向に接続されている場合に、 第1及び第2のコンタクトシンボルのコンタクトサイズ
    の変更を行うステップと、 拡散層のワイヤ幅の縮小を行うステップと、 点状の拡散層端子を具備するトランジスタ・シンボル
    を、有限な直線区間の広がりを有する拡散層端子を具備
    するトランジスタ・シンボルに置換するステップと、 第1のコンタクトシンボル及び第2のコンタクトシンボ
    ルを、ワイヤ長を短縮する方向へ移動するステップと、 を含むことを特徴とする集積回路のレイアウト方法。
  6. 【請求項6】 第1の設計基準に従った集積回路のマス
    ク・レイアウトを、第1の設計基準と異なる第2の設計
    基準に従った第2のマスク・レイアウトに変換するプロ
    セス・マイグレーションを行う集積回路のレイアウト装
    置において、 シンボリックレイアウトの入力を行うレイアウト入力処
    理部と、 前記入力されたシンボリックレイアウトにより、前記レ
    イアウトの変更をするか否かの判定を行う判定処理部
    と、 前記判定処理部が前記レイアウトの変更をすると判定し
    た場合にレイアウトを変更するレイアウト変更処理部
    と、 前記レイアウト変更処理部にて変更されたシンボリック
    レイアウトを出力するレイアウト出力処理部と、を具備
    し、 前記レイアウト変更部は、コンタクトシンボルのコンタ
    クトサイズの変更を行うコンタクトサイズ変更手段と、 拡散層のワイヤ幅の縮小を行うワイヤ幅縮小手段と、 点状の拡散層端子を具備するトランジスタ・シンボル
    を、有限な直線区間の広がりを有する拡散層端子を具備
    するトランジスタ・シンボルに置換するトランジスタ・
    シンボル置換手段と、 コンタクト・シンボルをワイヤ長の短縮する方向へ移動
    するワイヤ長短縮手段とを有することを特徴とする集積
    回路のレイアウト装置。
  7. 【請求項7】 前記判定部は、 第1のトランジスタ・シンボルと、該第1のトランジス
    タ・シンボルに接続された第1のコンタクトシンボル
    と、第2のトランジスタ・シンボルと、該第2のトラン
    ジスタ・シンボルに接続された第2のコンタクト・シン
    ボルと、を有し、 所定方向に並設された第1のトランジスタ・シンボルと
    第2のトランジスタ・シンボルとの間に、前記第1のコ
    ンタクト・シンボルと、前記第2のコンタクト・シンボ
    ルとが配設され、 前記第1のコンタクト・シンボルが前記所定方向と垂直
    の方向の一の方向のワイヤと接続され、前記第2のコン
    タクト・シンボルが前記一の方向と反対方向に接続され
    ているレイアウトを有するか否かを判定することを特徴
    とする請求項6記載の集積回路のレイアウト装置。
  8. 【請求項8】 集積回路のレイアウト方法において、 処理を行うマスクレイアウトを抽出し、 前記マスクレイアウトに含まれるシンボリックレイアウ
    トの寸法を変更し、 前記シンボリックレイアウトに含まれるトランジスタシ
    ンボルを、有限な直線区間の広がりを持つ拡散層端子を
    有するシンボルに置換し、 前記トランジスタシンボルのチャネル幅方向にワイヤ長
    の短縮処理を施し、 前記トランジスタシンボルのチャネル長方向に前記マス
    クレイアウトの圧縮処理を施し、 前記トランジスタシンボルのチャネル長さ方向にワイヤ
    長の短縮処理を施し、 前記トランジスタシンボルのチャネル幅方向に前記マス
    クレイアウトの圧縮処理を施し、 前記トランジスタシンボルのチャネル幅方向にワイヤ長
    の短縮処理を施し、 ノッチを穴埋め処理により取り除き、シンボルを階層展
    開することを特徴とする集積回路のレイアウト方法。
  9. 【請求項9】 第1の設計基準に従った集積回路のマス
    ク・レイアウトを、第1の設計基準と異なる第2の設計
    基準に従った第2のマスク・レイアウトに変換するプロ
    セス・マイグレーションを行う集積回路のレイアウト装
    置において、 シンボリックレイアウトの入力を行うレイアウト入力処
    理部と、 前記レイアウト入力処理部が入力したシンボリックレイ
    アウトのレイアウトを変更するレイアウト変更処理部
    と、 前記レイアウト変更処理部にて変更されたシンボリック
    レイアウトを出力するレイアウト出力処理部と、 を具備し、 前記レイアウト変更部は、コンタクトシンボルのコンタ
    クトサイズの変更を行うコンタクトサイズ変更手段と、 拡散層のワイヤ幅の縮小を行うワイヤ幅縮小手段と、 点状の拡散層端子を具備するトランジスタ・シンボル
    を、有限な直線区間の広がりを有する拡散層端子を具備
    するトランジスタ・シンボルに置換するトランジスタ・
    シンボル置換手段と、 コンタクト・シンボルをワイヤ長の短縮する方向へ移動
    するワイヤ長短縮手段と、 を有することを特徴とする集積回路のレイアウト装置。
  10. 【請求項10】 集積回路のレイアウト方法において、 (a)下記(i)乃至(iv)のシンボルを用いて前記集
    積回路の構造を表現するシンボリックレイアウトを準備
    する工程と、 (i)有限な直線区間の広がりを有する拡散層端子を具
    備するトランジスタ・シンボル、 (ii)拡散層端子を具備するコンタクト・シンボル、 (iii)前記トランジスタ・シンボルの拡散層端子と前
    記コンタクト・シンボルの拡散層端子とを直線で接続す
    る拡散層ワイヤ、 (iv)前記コンタクト・シンボルを接続する金属線を表
    現するシンボル、 (b)前記拡散層ワイヤの幅を前記コンタクト・シンボ
    ルの寸法に合わせる工程と、 (c)前記拡散層ワイヤの長さを前記トランジスタ・シ
    ンボルのチャネル幅方向に短縮する工程と、 (d)前記シンボリックレイアウトをトランジスタ・シ
    ンボルのチャネル長方向に圧縮処理を施す工程と、 を有することを特徴とする集積回路のレイアウト方法。
  11. 【請求項11】 前記集積回路のレイアウト方法は、 工程(a)の後で、 (e)マスクレイアウトからシンボリックレイアウトを
    抽出する工程と、 (f)前記シンボリックレイアウトに含まれるトランジ
    スタシンボルを、前記(i)乃至(iv)のシンボルに置
    換する工程と、 を更に含むことを特徴とする請求項10記載の集積回路
    のレイアウト方法。
  12. 【請求項12】 前記集積回路のレイアウト方法は、 工程(d)の後で、 (g)前記トランジスタシンボルのチャネル長方向にワ
    イヤ長の短縮処理を施す工程 を更に含む事を特徴とする請求項11記載の集積回路の
    レイアウト方法。
  13. 【請求項13】 前記集積回路のレイアウト方法は、 工程(g)の後で、 (h)前記トランジスタシンボルのチャネル幅方向に前
    記マスクレイアウトの圧縮処理を施す工程 を更に含む事を特徴とする請求項12記載の集積回路の
    レイアウト方法。
  14. 【請求項14】 前記集積回路のレイアウト方法は、 工程(h)の後で、 (i)前記トランジスタシンボルのチャネル幅方向に前
    記マスクレイアウトに含まれる配線の短縮処理を施す工
    程 を更に含む事を特徴とする請求項13記載の集積回路の
    レイアウト方法。
  15. 【請求項15】 前記トランジスタ・シンボルは、チャ
    ネル長方向に幅を持たず、 前記コンタクト・シンボルは、点状の端子を有すること
    を特徴とする請求項10記載の集積回路のレイアウト方
    法。
JP17101294A 1994-07-22 1994-07-22 集積回路のレイアウト方法及び集積回路のレイアウト装置 Expired - Fee Related JP3202490B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP17101294A JP3202490B2 (ja) 1994-07-22 1994-07-22 集積回路のレイアウト方法及び集積回路のレイアウト装置
US08/505,735 US5745374A (en) 1994-07-22 1995-07-21 Layout method for semiconductor integrated circuit and layout apparatus for semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP17101294A JP3202490B2 (ja) 1994-07-22 1994-07-22 集積回路のレイアウト方法及び集積回路のレイアウト装置

Publications (2)

Publication Number Publication Date
JPH0836597A JPH0836597A (ja) 1996-02-06
JP3202490B2 true JP3202490B2 (ja) 2001-08-27

Family

ID=15915466

Family Applications (1)

Application Number Title Priority Date Filing Date
JP17101294A Expired - Fee Related JP3202490B2 (ja) 1994-07-22 1994-07-22 集積回路のレイアウト方法及び集積回路のレイアウト装置

Country Status (2)

Country Link
US (1) US5745374A (ja)
JP (1) JP3202490B2 (ja)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3346982B2 (ja) * 1996-06-13 2002-11-18 株式会社東芝 集積回路のレイアウト生成装置及びその方法
US5936868A (en) * 1997-03-06 1999-08-10 Harris Corporation Method for converting an integrated circuit design for an upgraded process
JPH10321728A (ja) * 1997-05-19 1998-12-04 Fujitsu Ltd 半導体集積回路のレイアウトシステムにおける階層化配線処理方法および階層化配線処理プログラムを記録した媒体
US6310398B1 (en) 1998-12-03 2001-10-30 Walter M. Katz Routable high-density interfaces for integrated circuit devices
US6907587B2 (en) * 1999-10-08 2005-06-14 Dupont Photomasks, Inc. System and method for correcting connectivity errors in a mask layout file
JP2002368093A (ja) * 2001-06-12 2002-12-20 Mitsubishi Electric Corp レイアウト生成装置、レイアウト生成方法およびプログラム
US7750446B2 (en) 2002-04-29 2010-07-06 Interconnect Portfolio Llc IC package structures having separate circuit interconnection structures and assemblies constructed thereof
JP2005524239A (ja) * 2002-04-29 2005-08-11 シリコン・パイプ・インコーポレーテッド ダイレクト・コネクト形信号システム
US6891272B1 (en) 2002-07-31 2005-05-10 Silicon Pipe, Inc. Multi-path via interconnection structures and methods for manufacturing the same
US7014472B2 (en) * 2003-01-13 2006-03-21 Siliconpipe, Inc. System for making high-speed connections to board-mounted modules
US7120887B2 (en) * 2004-01-16 2006-10-10 International Business Machines Corporation Cloned and original circuit shape merging
US7448012B1 (en) 2004-04-21 2008-11-04 Qi-De Qian Methods and system for improving integrated circuit layout
US7302651B2 (en) * 2004-10-29 2007-11-27 International Business Machines Corporation Technology migration for integrated circuits with radical design restrictions
US8225261B2 (en) 2006-03-09 2012-07-17 Tela Innovations, Inc. Methods for defining contact grid in dynamic array architecture
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US8448102B2 (en) 2006-03-09 2013-05-21 Tela Innovations, Inc. Optimizing layout of irregular structures in regular layout context
US7917879B2 (en) 2007-08-02 2011-03-29 Tela Innovations, Inc. Semiconductor device with dynamic array section
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US7763534B2 (en) 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US8245180B2 (en) 2006-03-09 2012-08-14 Tela Innovations, Inc. Methods for defining and using co-optimized nanopatterns for integrated circuit design and apparatus implementing same
US8225239B2 (en) 2006-03-09 2012-07-17 Tela Innovations, Inc. Methods for defining and utilizing sub-resolution features in linear topology
US8247846B2 (en) 2006-03-09 2012-08-21 Tela Innovations, Inc. Oversized contacts and vias in semiconductor chip defined by linearly constrained topology
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
JP4970855B2 (ja) * 2006-06-22 2012-07-11 株式会社シンテックホズミ 結線状況提示
US7761819B2 (en) * 2006-07-05 2010-07-20 Yue Yang System and method of modification of integrated circuit mask layout
US8286107B2 (en) 2007-02-20 2012-10-09 Tela Innovations, Inc. Methods and systems for process compensation technique acceleration
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US8453094B2 (en) 2008-01-31 2013-05-28 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US7939443B2 (en) 2008-03-27 2011-05-10 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
KR101903975B1 (ko) 2008-07-16 2018-10-04 텔라 이노베이션스, 인코포레이티드 동적 어레이 아키텍쳐에서의 셀 페이징과 배치를 위한 방법 및 그 구현
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
KR102368073B1 (ko) 2015-09-24 2022-02-25 삼성전자주식회사 집적 회로 및 이를 포함하는 반도체 장치
KR102866516B1 (ko) 2019-09-03 2025-10-13 삼성전자주식회사 반도체 장치의 레이아웃 설계 방법
CN117993349A (zh) * 2022-10-31 2024-05-07 腾讯科技(深圳)有限公司 电路版图中的空桥布设方法、装置、设备、介质及产品

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5018074A (en) * 1988-11-04 1991-05-21 United Technologies Corporation Method of making gate array masks
JP2573414B2 (ja) * 1990-11-21 1997-01-22 株式会社東芝 半導体集積回路製造方法
JP2509755B2 (ja) * 1990-11-22 1996-06-26 株式会社東芝 半導体集積回路製造方法
JP3393926B2 (ja) * 1993-12-28 2003-04-07 株式会社東芝 フォトマスク設計方法及びその装置
US5535134A (en) * 1994-06-03 1996-07-09 International Business Machines Corporation Object placement aid

Also Published As

Publication number Publication date
JPH0836597A (ja) 1996-02-06
US5745374A (en) 1998-04-28

Similar Documents

Publication Publication Date Title
JP3202490B2 (ja) 集積回路のレイアウト方法及び集積回路のレイアウト装置
US5764533A (en) Apparatus and methods for generating cell layouts
US5920486A (en) Parameterized cells for generating dense layouts of VLSI circuits
CN112148932B (zh) 可视化方法、系统、计算机设备和存储介质
US11222158B2 (en) Method and computing system for manufacturing integrated circuit including nanosheet
US8117583B2 (en) Determining macro blocks terminal for integrated circuit layout
US6892363B2 (en) Correction of width violations of dummy geometries
CN101266626A (zh) 处理集成电路的方法与生产工具
US6013536A (en) Apparatus for automated pillar layout and method for implementing same
US8650529B2 (en) System and method for integrated circuit layout editing with asymmetric zoom views
WO2001075687A9 (en) Method and apparatus to optimize an integrated circuit design using transistor folding
CN108228953A (zh) 一种保护集成电路版图的方法
US8434038B2 (en) Consistency check in device design and manufacturing
CN1963666B (zh) 将集成电路设计转换为多个掩模的方法和系统
US20260073114A1 (en) Illustration generator for integrated circuit design and method
JP2885635B2 (ja) 半導体集積回路の設計方法
CN120181014B (zh) 一种物理设计方法、装置、服务器及存储介质
US7761835B2 (en) Semiconductor device design method, semiconductor device design system, and computer program for extracting parasitic parameters
JPH0696149A (ja) 電気回路設計用cad装置
KR100538103B1 (ko) 3차원 반도체 공정 시뮬레이션을 위한 초기 구조물 생성 방법
JP5050905B2 (ja) 半導体回路設計プログラムおよび半導体回路設計装置
JP3145778B2 (ja) Lsi設計部品データの生成管理装置
JPH096826A (ja) 半導体集積回路の設計方法
JP3816280B2 (ja) レイアウトエディタ装置及びレイアウト方法
JP2002151594A (ja) 半導体集積回路の設計方法及び半導体集積回路の設計支援装置

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090622

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090622

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100622

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100622

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110622

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120622

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120622

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130622

Year of fee payment: 12

LAPS Cancellation because of no payment of annual fees