JP3207864B2 - 汎用論理ゲート付きルックアヘッド加算器 - Google Patents
汎用論理ゲート付きルックアヘッド加算器Info
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Description
【０００１】
【産業上の利用分野】本発明は、２進加算器に関してお
り、特に、ルックアヘッド２進加算器のゲート回路の改
良に関している。
り、特に、ルックアヘッド２進加算器のゲート回路の改
良に関している。
【０００２】
【従来の技術及びその課題】２進加算器の最も簡単な形
は、リップルキャリー２進加算器である。これには多数
の段があり、加算すべき対の２進数Ａ及びＢの各ビット
に対して１つの段がある。各加算器段では２つの出力を
生成する。すなわち、和（Ｓ）及び桁上げ（Ｃ）であ
る。Ｓ出力は、加算結果を信号で送る加算器の多数の出
力の１つを成す。Ｃ出力は桁上げビットであり、加算器
の次に高い段に加えられる。各段のＳ出力は、そのＡ、
Ｂ、及びＣ入力の関数である。加算器へのＡ及びＢ入力
は加算演算のはじめに同時に得られるが、Ｃ信号はそう
ではない。これらは、各段が加算を行うにつれて、最下
位ビットから最上位ビットまでの、加算器の連続段に波
及（リップル）する。結果としての遅延により、リップ
ルキャリー加算器（の動作）は比較的遅くなる。
は、リップルキャリー２進加算器である。これには多数
の段があり、加算すべき対の２進数Ａ及びＢの各ビット
に対して１つの段がある。各加算器段では２つの出力を
生成する。すなわち、和（Ｓ）及び桁上げ（Ｃ）であ
る。Ｓ出力は、加算結果を信号で送る加算器の多数の出
力の１つを成す。Ｃ出力は桁上げビットであり、加算器
の次に高い段に加えられる。各段のＳ出力は、そのＡ、
Ｂ、及びＣ入力の関数である。加算器へのＡ及びＢ入力
は加算演算のはじめに同時に得られるが、Ｃ信号はそう
ではない。これらは、各段が加算を行うにつれて、最下
位ビットから最上位ビットまでの、加算器の連続段に波
及（リップル）する。結果としての遅延により、リップ
ルキャリー加算器（の動作）は比較的遅くなる。
【０００３】ルックアヘッド２進加算器では、Ｃ信号を
Ａ及びＢ入力から直接得るための専用の追加回路を与え
ることにより、リップルキャリー２進加算器の速度を改
善している。追加回路は２つの主要部分から成る。すな
わち、発生／伝播（Ｇ／Ｐ：Generate/Propagate）部及
び桁上げ生成（Ｃ−Ｇ：Carry-Generate）部である。Ｇ
／Ｐ部自体は、一連の段に配列された複数の論理回路か
ら構成される。連続するルックアヘッド段の回路は、加
算器の段の累進的に大きなビット数（すなわち、２、
４、８、等）のサブグループと結合されている。加算器
へのＡ及びＢ入力から１組の生成（Ｇ）及び伝播（Ｐ）
信号を得ることがＧ／Ｐ部の機能であり、該Ｇ及びＰ信
号は、２、４、８、等の加算器段のグループに対して最
も大きなグループに至るまで発生される。最も大きなグ
ループの要素は加算器の総段数の半分の数である。
Ａ及びＢ入力から直接得るための専用の追加回路を与え
ることにより、リップルキャリー２進加算器の速度を改
善している。追加回路は２つの主要部分から成る。すな
わち、発生／伝播（Ｇ／Ｐ：Generate/Propagate）部及
び桁上げ生成（Ｃ−Ｇ：Carry-Generate）部である。Ｇ
／Ｐ部自体は、一連の段に配列された複数の論理回路か
ら構成される。連続するルックアヘッド段の回路は、加
算器の段の累進的に大きなビット数（すなわち、２、
４、８、等）のサブグループと結合されている。加算器
へのＡ及びＢ入力から１組の生成（Ｇ）及び伝播（Ｐ）
信号を得ることがＧ／Ｐ部の機能であり、該Ｇ及びＰ信
号は、２、４、８、等の加算器段のグループに対して最
も大きなグループに至るまで発生される。最も大きなグ
ループの要素は加算器の総段数の半分の数である。
【０００４】ルックアヘッド論理の他の主要部分はＣ−
Ｇ部であり、各加算器段自体により発生されるＣ信号の
代りに、Ｇ及びＰ信号からＣ信号を得るために用いられ
る。上述したように、該構成の利点は、このようにして
生成されたＣ信号が、リップルキャリー加算器でよりも
ずっと迅速に発生させることができるという点である。
Ｇ部であり、各加算器段自体により発生されるＣ信号の
代りに、Ｇ及びＰ信号からＣ信号を得るために用いられ
る。上述したように、該構成の利点は、このようにして
生成されたＣ信号が、リップルキャリー加算器でよりも
ずっと迅速に発生させることができるという点である。
【０００５】ルックアヘッド論理のＧ／Ｐ部では、第１
段の論理回路は、各加算段から入力Ａ及びＢを受信す
る。該各出力は以下の式で表される： Ｇ１＝Ａ・Ｂ (1) Ｐ１＝Ａ＋Ｂ (2) 加算器の第２段では、論理回路は以下の関係を実行す
る： Ｇ２＝Ｇ１〔１〕＋Ｐ１〔１〕・Ｇ１
段の論理回路は、各加算段から入力Ａ及びＢを受信す
る。該各出力は以下の式で表される： Ｇ１＝Ａ・Ｂ (1) Ｐ１＝Ａ＋Ｂ (2) 加算器の第２段では、論理回路は以下の関係を実行す
る： Ｇ２＝Ｇ１〔１〕＋Ｐ１〔１〕・Ｇ１
〔０〕 (3) Ｐ２＝Ｐ１〔１〕・Ｐ１
〔０〕 (4) 式(3)及び(4)では、文字のすぐ後の数は、ＧまたはＰ項
がルックアヘッド部の第１段からの出力であることを示
している。文字の後の２番目の数（括弧内）は（上記の
式では１または０）、前段の２つの数のどちらが当該項
を生成したのかを示す。各段はＧ／Ｐ部の前段の２つの
要素からＧ及びＰ出力を受信する。２つのうち下位ビッ
トは
がルックアヘッド部の第１段からの出力であることを示
している。文字の後の２番目の数（括弧内）は（上記の
式では１または０）、前段の２つの数のどちらが当該項
を生成したのかを示す。各段はＧ／Ｐ部の前段の２つの
要素からＧ及びＰ出力を受信する。２つのうち下位ビッ
トは
〔０〕で識別される項に関連し、２つのうちの上位
ビットは次に高位の部の〔１〕項に関連している。
ビットは次に高位の部の〔１〕項に関連している。
【０００６】ルックアヘッド論理のＣ−Ｇ部では、各段
は、Ｇ／Ｐ部の各段からのＣ信号及びＧ及びＰ信号を入
力として受信する論理回路から成る。各Ｃ−Ｇ部の回路
は下記の関係を実行する： ＣＯx＝Ｇx＋Ｐx．Ｃ１x (5) ここでｘは、特定Ｃ−Ｇ段の関与するＣ／Ｐ段である。
は、Ｇ／Ｐ部の各段からのＣ信号及びＧ及びＰ信号を入
力として受信する論理回路から成る。各Ｃ−Ｇ部の回路
は下記の関係を実行する： ＣＯx＝Ｇx＋Ｐx．Ｃ１x (5) ここでｘは、特定Ｃ−Ｇ段の関与するＣ／Ｐ段である。
【０００７】高速桁上げ生成のためのルックアヘッド加
算器及びそのルックアヘッド論理はよく知られており、
その動作をさらに完ぺきに理解するためには、文献を参
照すべきであり、その中に、Waser他による「デジタル
システム設計者のための演算序論（3.1.3項、83−88
頁、Holt、Rinehart及びWinston発行）」がある。
算器及びそのルックアヘッド論理はよく知られており、
その動作をさらに完ぺきに理解するためには、文献を参
照すべきであり、その中に、Waser他による「デジタル
システム設計者のための演算序論（3.1.3項、83−88
頁、Holt、Rinehart及びWinston発行）」がある。
【０００８】式(1)〜(5)を実行するための論理回路は、
たいてい、ソース、ドレイン、及びゲートを有する電界
効果トランジスタ（ＦＥＴ）スイッチから構成される。
ＦＥＴは、そのゲート上の信号により、閉または開に切
り換えられる。閉に切り換えると、ＦＥＴは、そのソー
スとドレインの間に低インピーダンス電流経路をもたら
す。開に切り換えると、ＦＥＴはその経路を切る。
たいてい、ソース、ドレイン、及びゲートを有する電界
効果トランジスタ（ＦＥＴ）スイッチから構成される。
ＦＥＴは、そのゲート上の信号により、閉または開に切
り換えられる。閉に切り換えると、ＦＥＴは、そのソー
スとドレインの間に低インピーダンス電流経路をもたら
す。開に切り換えると、ＦＥＴはその経路を切る。
【０００９】本発明は、特に、式(3)、(4)、及び(5) を
実行するための論理回路の現在使用している構成に関し
ている。これらの回路は、一般に、ＶSS及びＶDDなどの
第１の基準電位源と第２の基準電位源との間で並列に接
続された直列接続ＦＥＴの第１及び第２分枝から成る。
回路には、出力ノード、各々が第１及び第２脚を含む第
１及び第２分枝を有し、各分枝の各脚は、第１及び第２
基準電位の各電位と出力ノードとの間に接続されてい
る。第１分枝の各脚は、第１及び第２直列接続ＦＥＴか
ら成り、各対の第１ＦＥＴは、基準電位の各電位に接続
され、各対の第２ＦＥＴは、各対の第１ＦＥＴと出力ノ
ードとの間に接続されている。第２分枝の各脚は１つの
ＦＥＴから成り、その一方は出力ノードと基準電位の１
つとの間に接続され、他方は出力ノードと、回路の第１
分枝の一方の脚の各ＦＥＴの接合部間との間に接続され
ている。
実行するための論理回路の現在使用している構成に関し
ている。これらの回路は、一般に、ＶSS及びＶDDなどの
第１の基準電位源と第２の基準電位源との間で並列に接
続された直列接続ＦＥＴの第１及び第２分枝から成る。
回路には、出力ノード、各々が第１及び第２脚を含む第
１及び第２分枝を有し、各分枝の各脚は、第１及び第２
基準電位の各電位と出力ノードとの間に接続されてい
る。第１分枝の各脚は、第１及び第２直列接続ＦＥＴか
ら成り、各対の第１ＦＥＴは、基準電位の各電位に接続
され、各対の第２ＦＥＴは、各対の第１ＦＥＴと出力ノ
ードとの間に接続されている。第２分枝の各脚は１つの
ＦＥＴから成り、その一方は出力ノードと基準電位の１
つとの間に接続され、他方は出力ノードと、回路の第１
分枝の一方の脚の各ＦＥＴの接合部間との間に接続され
ている。
【００１０】上述接続の最後の接続には２つの短所があ
る。その１つのは、回路レイアウトの点から望ましくな
い。もう１つは、第１分枝の２つの直列接続ＦＥＴの１
つと並列な第２分枝にＦＥＴを置くことである。２つの
並列接続トランジスタは、次に、直列接続第１分枝ＦＥ
Ｔの他方を通して、ノードと１つの基準電位との間に直
列に接続される。一定の回路速度を維持するためには、
第２分枝にある並列接続ＦＥＴ対の要素が、第１分枝の
相方と同じ抵抗を有している必要がある。これは、ま
た、２つの並列接続ＦＥＴが共通サイズでなければなら
ないことも意味している。
る。その１つのは、回路レイアウトの点から望ましくな
い。もう１つは、第１分枝の２つの直列接続ＦＥＴの１
つと並列な第２分枝にＦＥＴを置くことである。２つの
並列接続トランジスタは、次に、直列接続第１分枝ＦＥ
Ｔの他方を通して、ノードと１つの基準電位との間に直
列に接続される。一定の回路速度を維持するためには、
第２分枝にある並列接続ＦＥＴ対の要素が、第１分枝の
相方と同じ抵抗を有している必要がある。これは、ま
た、２つの並列接続ＦＥＴが共通サイズでなければなら
ないことも意味している。
【００１１】
【課題を解決するための手段】本発明によれば、先行技
術でみられたような生成（Ｇ）ゲートの第２及び第１分
枝間の交差接続が排除される。第１分枝の２つの直列接
続ＦＥＴの接合点にそれまで接続されていた第２分枝の
ＦＥＴは、基準電位の１つに直接接続される。その結
果、第２分枝は２つの脚から成り、その各々は、基準電
位の各１つの出力ノードとの間に接続された１つのＦＥ
Ｔを含む。これにより、第２分枝の各ＦＥＴは、第１分
枝の各脚にあるＦＥＴの直列接続対と並列になる。この
ように接続が変更された第２分枝ＦＥＴの抵抗は、並列
に接続された第１分枝のＦＥＴの直列接続対の抵抗だけ
と整合する必要があるので、その抵抗はかなり大きくす
ることができ、したがって、その寸法は以前に要求され
ていたよりもかなり小さくすることができる。ＦＥＴの
寸法を減らして、すでに説明したように接続を省略する
ことにより、回路がより単純かつより小さくなるだけで
なく、ＦＥＴサイズを減らした結果としてキャパシタン
スを減少させることにより、より高速にもなる。
術でみられたような生成（Ｇ）ゲートの第２及び第１分
枝間の交差接続が排除される。第１分枝の２つの直列接
続ＦＥＴの接合点にそれまで接続されていた第２分枝の
ＦＥＴは、基準電位の１つに直接接続される。その結
果、第２分枝は２つの脚から成り、その各々は、基準電
位の各１つの出力ノードとの間に接続された１つのＦＥ
Ｔを含む。これにより、第２分枝の各ＦＥＴは、第１分
枝の各脚にあるＦＥＴの直列接続対と並列になる。この
ように接続が変更された第２分枝ＦＥＴの抵抗は、並列
に接続された第１分枝のＦＥＴの直列接続対の抵抗だけ
と整合する必要があるので、その抵抗はかなり大きくす
ることができ、したがって、その寸法は以前に要求され
ていたよりもかなり小さくすることができる。ＦＥＴの
寸法を減らして、すでに説明したように接続を省略する
ことにより、回路がより単純かつより小さくなるだけで
なく、ＦＥＴサイズを減らした結果としてキャパシタン
スを減少させることにより、より高速にもなる。
【００１２】これだけでは、上述の変更は「ドライブフ
ァイト（drive fight）」と呼ばれる状態になる。この
状態は、ある特定条件下で、第２分枝の各脚のＦＥＴが
ともに導通するので、出力ノードの論理状態を不確定に
する。すなわち、２つのＦＥＴのうちのいずれが導通す
るかにより、出力ノードは、導通しているＦＥＴの接続
してある基準電位になるので、出力ノードの論理状態
は、１つの（及び１つだけの）第２分枝ＦＥＴが導通し
たときに論理０になるか、該ＦＥＴの他方だけが導通し
た場合に論理１になるために、上記のようなドライブフ
ァイトが生じる可能性がある。
ァイト（drive fight）」と呼ばれる状態になる。この
状態は、ある特定条件下で、第２分枝の各脚のＦＥＴが
ともに導通するので、出力ノードの論理状態を不確定に
する。すなわち、２つのＦＥＴのうちのいずれが導通す
るかにより、出力ノードは、導通しているＦＥＴの接続
してある基準電位になるので、出力ノードの論理状態
は、１つの（及び１つだけの）第２分枝ＦＥＴが導通し
たときに論理０になるか、該ＦＥＴの他方だけが導通し
た場合に論理１になるために、上記のようなドライブフ
ァイトが生じる可能性がある。
【００１３】本発明を実行する際には、Ｐ信号を作り出
す伝播（Ｐ）回路で別の変更が行われる。Ｐ２の式(4)
を実行するための当該ルックアヘッド論理では、回路は
第１及び第２分枝を含み、その第１分枝は、回路の出力
ノードと第１基準電位との間に直列接続された１対のＦ
ＥＴを有する第１脚と、出力ノードと他の基準電位との
間に直列接続された１つのＦＥＴを有する第２脚とを含
む。第２分枝は、出力ノードと第２基準電位との間に接
続された１つの脚を有する１つのＦＥＴから成る。第２
項をＰ、第２段のＰ２回路の式に与えることにより、例
えば、 Ｐ２＝Ｇ１〔１〕＋Ｐ１〔１〕・Ｐ１
す伝播（Ｐ）回路で別の変更が行われる。Ｐ２の式(4)
を実行するための当該ルックアヘッド論理では、回路は
第１及び第２分枝を含み、その第１分枝は、回路の出力
ノードと第１基準電位との間に直列接続された１対のＦ
ＥＴを有する第１脚と、出力ノードと他の基準電位との
間に直列接続された１つのＦＥＴを有する第２脚とを含
む。第２分枝は、出力ノードと第２基準電位との間に接
続された１つの脚を有する１つのＦＥＴから成る。第２
項をＰ、第２段のＰ２回路の式に与えることにより、例
えば、 Ｐ２＝Ｇ１〔１〕＋Ｐ１〔１〕・Ｐ１
〔０〕 (6) ドライブファイトを引き起こすことのある入力の組合せ
の可能性が排除されることが分かった。追加の項（式
(6) の場合Ｇ１〔１〕）は、第１分枝の第２脚にある以
前の１つのトランジスタと直列にもう１つのＦＥＴを加
え、さらに回路の出力ノードと第２分枝の現存脚の接続
されていない基準電位との間に接続された第２分枝のも
う１つの脚を加えることにより、発明に従って実行され
た。結果としての回路は、Ｐ回路がその出力を送り込む
ところのＧ回路と全く符合していることが分かった。
の可能性が排除されることが分かった。追加の項（式
(6) の場合Ｇ１〔１〕）は、第１分枝の第２脚にある以
前の１つのトランジスタと直列にもう１つのＦＥＴを加
え、さらに回路の出力ノードと第２分枝の現存脚の接続
されていない基準電位との間に接続された第２分枝のも
う１つの脚を加えることにより、発明に従って実行され
た。結果としての回路は、Ｐ回路がその出力を送り込む
ところのＧ回路と全く符合していることが分かった。
【００１４】発明のさらに重要な利点は、連続段におけ
る前のＧ回路がそのトランジスタの導電タイプを逆にす
るとその形状が異なるのに対して、本発明において変更
された回路では、その入力を反転させる必要があるだけ
で、その形状は全て同じにすることができる。したがっ
て、Ｐ回路をＧ回路と全て同じにするだけでなく、すべ
てのＧ回路も同様になっている。その結果、ルックアヘ
ッド部の４つの異なって構成された回路（２Ｇ及び２Ｐ
回路）の代りに、以前に使用した４つの回路のいずれか
の代りに用いることのできる汎用回路構成が提供される
ので、先行技術のルックアヘッド加算器が著しく簡素化
された。詳細な説明から分かるように、Ｃ−Ｇ部での同
じ簡素化が達成され、それにより、Ｇ／Ｐ部の第１段を
除いて、２つの部分Ｇ／Ｐ及びＣ−Ｇのすべての回路を
同様にすることができる。
る前のＧ回路がそのトランジスタの導電タイプを逆にす
るとその形状が異なるのに対して、本発明において変更
された回路では、その入力を反転させる必要があるだけ
で、その形状は全て同じにすることができる。したがっ
て、Ｐ回路をＧ回路と全て同じにするだけでなく、すべ
てのＧ回路も同様になっている。その結果、ルックアヘ
ッド部の４つの異なって構成された回路（２Ｇ及び２Ｐ
回路）の代りに、以前に使用した４つの回路のいずれか
の代りに用いることのできる汎用回路構成が提供される
ので、先行技術のルックアヘッド加算器が著しく簡素化
された。詳細な説明から分かるように、Ｃ−Ｇ部での同
じ簡素化が達成され、それにより、Ｇ／Ｐ部の第１段を
除いて、２つの部分Ｇ／Ｐ及びＣ−Ｇのすべての回路を
同様にすることができる。
【００１５】したがって、本発明は、その第１の態様の
場合、個々の論理回路を、初期のルックアヘッド段以外
で同じにすることができるところの、ルックアヘッド論
理部を有するルックアヘッド加算器を提供する。
場合、個々の論理回路を、初期のルックアヘッド段以外
で同じにすることができるところの、ルックアヘッド論
理部を有するルックアヘッド加算器を提供する。
【００１６】その第２の点では、発明は、ルックアヘッ
ド加算器のための汎用回路をもたらし、該回路は、出力
ノードと、基準電位の第１及び第２ソース間に並列に接
続された直列接続ＦＥＴの第１及び第２分枝と、第１及
び第２脚を各々含んでいる第１及び第２分枝（各分枝の
各脚は、第１及び第２基準電位の各１つと出力ノードと
の間に接続されている）と、第１分枝のＦＥＴに接続さ
れたゲートを有する第２分枝の各脚にある少なくとも１
つのＦＥＴとから成る。
ド加算器のための汎用回路をもたらし、該回路は、出力
ノードと、基準電位の第１及び第２ソース間に並列に接
続された直列接続ＦＥＴの第１及び第２分枝と、第１及
び第２脚を各々含んでいる第１及び第２分枝（各分枝の
各脚は、第１及び第２基準電位の各１つと出力ノードと
の間に接続されている）と、第１分枝のＦＥＴに接続さ
れたゲートを有する第２分枝の各脚にある少なくとも１
つのＦＥＴとから成る。
【００１７】
【実施例】先行技術の８段リップルキャリー加算器11を
図１に示す。その第１段１３−０では、２つの８ビット
２進数Ａ及びＢの各々の第１ビットを受け取り、和
（Ｓ）信号Ｓ
図１に示す。その第１段１３−０では、２つの８ビット
２進数Ａ及びＢの各々の第１ビットを受け取り、和
（Ｓ）信号Ｓ
〔０〕及び桁上げ（Ｃ）信号Ｃ
〔０〕を作
り出す。次の７つの段１３−１〜１３−７では、前の段
のＣ信号だけでなく、Ａ及びＢ数の累進的に−さらに−
上位の桁を受け取る。出力Ｓ
り出す。次の７つの段１３−１〜１３−７では、前の段
のＣ信号だけでなく、Ａ及びＢ数の累進的に−さらに−
上位の桁を受け取る。出力Ｓ
〔０〕〜Ｓ〔７〕は、加算
器11の出力をひとまとめにして表しており、Ｃ信号Ｃ
器11の出力をひとまとめにして表しており、Ｃ信号Ｃ
〔０〕〜Ｃ〔６〕とともに入力ビットＡ
〔０〕〜Ａ
〔７〕及びＢ
〔７〕及びＢ
〔０〕〜Ｂ〔７〕の関数である。信号Ｓ
〔１〕〜Ｓ〔７〕の各々は当該段へのＡ及びＢ信号、及
び前段からのＣ信号Ｃ
〔１〕〜Ｓ〔７〕の各々は当該段へのＡ及びＢ信号、及
び前段からのＣ信号Ｃ
〔０〕の関数であるから、２つの
一連の信号Ｃ
一連の信号Ｃ
〔０〕〜Ｃ〔６〕及びＳ〔１〕〜Ｓ〔７〕
が、連続する時間間隔（各間隔は、所定段で、そのＣ及
びＳ出力を発生するために要する時間を表す）中に利用
可能であることが分かる。
が、連続する時間間隔（各間隔は、所定段で、そのＣ及
びＳ出力を発生するために要する時間を表す）中に利用
可能であることが分かる。
【００１８】先行技術のルックアヘッド加算器を、一般
的なブロック形状で図２に示す。これには、段１３−０
〜１３−７の他に、ルックアヘッド論理ブロック17を含
む。論理ブロック17の出力は、加算器入力信号Ａ
的なブロック形状で図２に示す。これには、段１３−０
〜１３−７の他に、ルックアヘッド論理ブロック17を含
む。論理ブロック17の出力は、加算器入力信号Ａ
〔０〕
Ｂ
Ｂ
〔０〕〜Ａ〔７〕Ｂ〔７〕から直接得られる信号Ｃ
〔０〕〜Ｃ〔６〕である。論理ブロック17の同時または
並列操作モードにより、Ｃ信号は、図１の加算器でより
ももっと迅速に利用することができる。該信号は、図１
での加算器段により生成されるＣ出力の代りに、連続す
る加算器段の各Ｃ入力に接続される。
並列操作モードにより、Ｃ信号は、図１の加算器でより
ももっと迅速に利用することができる。該信号は、図１
での加算器段により生成されるＣ出力の代りに、連続す
る加算器段の各Ｃ入力に接続される。
【００１９】図３及び図４に、論理回路17をもっと詳細
に示す。該回路は２つの主要部分から成る。すなわち、
Ｇ／Ｐ部19及びＣ−Ｇ部20である。Ｇ／Ｐ部19は３つの
段から成り、各々、前の段の動作素子の数の半分を有し
ている。したがって、第１段はブロックＣＬＡ１
に示す。該回路は２つの主要部分から成る。すなわち、
Ｇ／Ｐ部19及びＣ−Ｇ部20である。Ｇ／Ｐ部19は３つの
段から成り、各々、前の段の動作素子の数の半分を有し
ている。したがって、第１段はブロックＣＬＡ１
〔０〕
〜ＣＬＡ１〔７〕、第２段はＣＬＡ２
〜ＣＬＡ１〔７〕、第２段はＣＬＡ２
〔０〕〜ＣＬＡ２
〔３〕、及び第３段はＣＬＡ４
〔３〕、及び第３段はＣＬＡ４
〔０〕及びＣＬＡ４
〔１〕から成る。
〔１〕から成る。
【００２０】ブロックＣＬＡ１の各々は２つの回路から
成り、一方の回路は論理機能Ｇ１＝Ａ．Ｂを行い、他方
はＰ１＝Ａ＋Ｂを行う。これらの回路は各々図５及び図
６に示してある。ＣＬＡ２ブロックの各々は、図３に含
まれる式を実行する１対の回路から成る。その各々は、
その論理機能を行うために必要な情報を、回路の１対の
ＣＬＡ１ブロックから得る。Ｇ２について論理機能を行
うためのＣＬＡ２回路を図７に、Ｐ２について論理機能
を行うための回路を図８に示す。
成り、一方の回路は論理機能Ｇ１＝Ａ．Ｂを行い、他方
はＰ１＝Ａ＋Ｂを行う。これらの回路は各々図５及び図
６に示してある。ＣＬＡ２ブロックの各々は、図３に含
まれる式を実行する１対の回路から成る。その各々は、
その論理機能を行うために必要な情報を、回路の１対の
ＣＬＡ１ブロックから得る。Ｇ２について論理機能を行
うためのＣＬＡ２回路を図７に、Ｐ２について論理機能
を行うための回路を図８に示す。
【００２１】ＣＬＡ２
〔０〕及びＣＬＡ２〔１〕ブロッ
クはＣＬＡ４
クはＣＬＡ４
〔０〕ブロックの受信する出力を生成し、
同様に、ＣＬＡ２〔２〕及びＣＬＡ２〔３〕の出力はＣ
ＬＡ４〔１〕ブロックに加えられる。第３段の第２ブロ
ックＣＬＡ４〔１〕は説明のためだけに含められてお
り、図１９の回路が、１６−ビットまたは３２−ビット
加算器などの大きな加算器の一部である場合にどのよう
になるかを示している。本書に図示する８ビット加算器
では、ＣＬＡ〔１〕は使用していない。ブロックＣＬＡ
４
同様に、ＣＬＡ２〔２〕及びＣＬＡ２〔３〕の出力はＣ
ＬＡ４〔１〕ブロックに加えられる。第３段の第２ブロ
ックＣＬＡ４〔１〕は説明のためだけに含められてお
り、図１９の回路が、１６−ビットまたは３２−ビット
加算器などの大きな加算器の一部である場合にどのよう
になるかを示している。本書に図示する８ビット加算器
では、ＣＬＡ〔１〕は使用していない。ブロックＣＬＡ
４
〔０〕及びＣＬＡ４〔１〕の各々は、図３に含まれる
式に従ってＧ４及びＰ４出力を生成し、Ｇ４及びＰ４を
得るための回路は各々図９及び図１０に示してある。
式に従ってＧ４及びＰ４出力を生成し、Ｇ４及びＰ４を
得るための回路は各々図９及び図１０に示してある。
【００２２】各種ブロックＣＬＡ４、ＣＬＡ２、及びＣ
ＬＡ１の各々を構成する個々の回路は、ＧまたはＰ回路
のいずれであるかを識別する文字で別に指定される。し
たがって、ＣＬＡ１ブロックを構成するＧ及びＰ回路は
ＣＬＡ１−Ｇ及びＣＬＡ１−Ｐとして識別しなければな
らなく、ＣＬＡ２ブロックを構成する回路はＣＬＡ２−
Ｇ及びＣＬＡ２−Ｐとして、ＣＬＡ４ブロックを構成す
る回路はＣＬＡ４−Ｇ及びＣＬＡ４−Ｐとして識別しな
ければならない。
ＬＡ１の各々を構成する個々の回路は、ＧまたはＰ回路
のいずれであるかを識別する文字で別に指定される。し
たがって、ＣＬＡ１ブロックを構成するＧ及びＰ回路は
ＣＬＡ１−Ｇ及びＣＬＡ１−Ｐとして識別しなければな
らなく、ＣＬＡ２ブロックを構成する回路はＣＬＡ２−
Ｇ及びＣＬＡ２−Ｐとして、ＣＬＡ４ブロックを構成す
る回路はＣＬＡ４−Ｇ及びＣＬＡ４−Ｐとして識別しな
ければならない。
【００２３】図５及び図６の論理回路においてその各機
能を実行する方法は、回路を描くために用いる以下の規
約を理解したのであれば、精査により明らかである。ラ
ベル「Ｔ１」〜「Ｔ６」の隣の各素子は、電界効果トラ
ンジスタ（ＦＥＴ）である。そのゲートの丸で示す各Ｆ
ＥＴはＰ形であり、そのような丸のない各ＦＥＴはＮ形
である。ゲートが接続されているＦＥＴは逆導電形であ
るから、所定の論理信号をその接続ゲートに加えると、
その一方がオンになり他方はオフになる。Ｐ形ＦＥＴ
は、そのゲートが負レベルにまで引き下げられたときに
オンになり、Ｎ形ＦＥＴは、そのゲートが正レベルにま
で引き上げられたときにオンになる。
能を実行する方法は、回路を描くために用いる以下の規
約を理解したのであれば、精査により明らかである。ラ
ベル「Ｔ１」〜「Ｔ６」の隣の各素子は、電界効果トラ
ンジスタ（ＦＥＴ）である。そのゲートの丸で示す各Ｆ
ＥＴはＰ形であり、そのような丸のない各ＦＥＴはＮ形
である。ゲートが接続されているＦＥＴは逆導電形であ
るから、所定の論理信号をその接続ゲートに加えると、
その一方がオンになり他方はオフになる。Ｐ形ＦＥＴ
は、そのゲートが負レベルにまで引き下げられたときに
オンになり、Ｎ形ＦＥＴは、そのゲートが正レベルにま
で引き上げられたときにオンになる。
【００２４】図５のＧ１回路は「正センス回路(positiv
e sense circuit)」と呼ばれる。というのも、正センス
（論理１ハイ、論理０ロー）入力に反応し、負センス
（論理１ロー、論理０ハイ）出力を生成するからであ
る。したがって、論理１レベル（すなわち正センス入
力）が図５のＧ１回路の端子Ａ及びＢに加えられると、
Ｔ１及びＴ４がオフになり、Ｔ２及びＴ３がオンになっ
て、Ｔ１及びＴ２の間のノードＮが、Ｔ２及びＴ３を通
ってＶSS（負電圧レベル）に接続され、予測論理１
（負）出力を生成する。いま述べた組合せ以外の入力
は、回路からの論理０（正）出力レベルをもたらす。
e sense circuit)」と呼ばれる。というのも、正センス
（論理１ハイ、論理０ロー）入力に反応し、負センス
（論理１ロー、論理０ハイ）出力を生成するからであ
る。したがって、論理１レベル（すなわち正センス入
力）が図５のＧ１回路の端子Ａ及びＢに加えられると、
Ｔ１及びＴ４がオフになり、Ｔ２及びＴ３がオンになっ
て、Ｔ１及びＴ２の間のノードＮが、Ｔ２及びＴ３を通
ってＶSS（負電圧レベル）に接続され、予測論理１
（負）出力を生成する。いま述べた組合せ以外の入力
は、回路からの論理０（正）出力レベルをもたらす。
【００２５】図６のＰ１回路の精査により、論理１
（負）電圧レベルがそのＡ及びＢ入力に加えられると、
ＦＥＴのＴ２及びＴ３の間のその出力ノードＮは、負基
準電位ＶSSに接続され、論理１出力レベルをもたらすこ
とが明らかになる。論理１（正）レベルがその入力Ａの
回路に加えられると、ＦＥＴ Ｔ１がオフになり、ＦＥ
ＴＴ４がオンになって、その出力ノード（負）を基準電
位ＶSSのレベルにまで引き下げるので、上記事項が言え
る。逆に、論理１レベルが回路のＢ入力に加えられる
と、Ｔ３がオンになり、Ｔ２がオフになって、再び論理
１出力をもたらす。言い換えると、いずれかの入力は、
ＦＥＴのＴ３及びＴ４の１つをオンにするが、これは出
力ノードを負基準電位ＶSSに接続し、ＦＥＴのＴ１及び
Ｔ２（当該ノードと正基準電位ＶDDの間に直列に接続し
てある）の１つをオフにして、出力ノードがＶDDから遮
断されＶSSだけに接続されることを保証して、予測論理
１レベルをもたらす。
（負）電圧レベルがそのＡ及びＢ入力に加えられると、
ＦＥＴのＴ２及びＴ３の間のその出力ノードＮは、負基
準電位ＶSSに接続され、論理１出力レベルをもたらすこ
とが明らかになる。論理１（正）レベルがその入力Ａの
回路に加えられると、ＦＥＴ Ｔ１がオフになり、ＦＥ
ＴＴ４がオンになって、その出力ノード（負）を基準電
位ＶSSのレベルにまで引き下げるので、上記事項が言え
る。逆に、論理１レベルが回路のＢ入力に加えられる
と、Ｔ３がオンになり、Ｔ２がオフになって、再び論理
１出力をもたらす。言い換えると、いずれかの入力は、
ＦＥＴのＴ３及びＴ４の１つをオンにするが、これは出
力ノードを負基準電位ＶSSに接続し、ＦＥＴのＴ１及び
Ｔ２（当該ノードと正基準電位ＶDDの間に直列に接続し
てある）の１つをオフにして、出力ノードがＶDDから遮
断されＶSSだけに接続されることを保証して、予測論理
１レベルをもたらす。
【００２６】図７のＣＬＡ２−Ｇ回路は、式(3)の論理
機能を行う。該回路は第１及び第２分枝から成り、各分
枝は第１及び第２脚を含んでいる。第１分枝の第１及び
第２脚は、各々、直列接続ＦＥＴのＴ１、Ｔ２及びＴ
３、Ｔ４から成る。第２分枝の第１及び第２脚は、各
々、ＦＥＴのＴ５及びＴ６を含む。両分枝の第１脚は、
回路の出力ノードＮと正基準電位ＶDDとの間に接続さ
れ、両分枝の第２脚は、当該ノードと負基準電位ＶSSと
の間に接続されている。第２分枝の所与の脚におけるＦ
ＥＴのＴ５及びＴ６の各々のゲートは、基準電位ＶDD及
びＶSSのソースの１つに接続された第１分枝の逆脚にあ
る該ＦＥＴに接続される。さらに、第１及び第２分枝の
第２脚にあるＦＥＴのＴ３及びＴ６の間で接続25が行わ
れて、それらの並列に接続し、第１分枝の第２脚にある
ＦＥＴ Ｔ４と直列にその並列組合せを接続している。
機能を行う。該回路は第１及び第２分枝から成り、各分
枝は第１及び第２脚を含んでいる。第１分枝の第１及び
第２脚は、各々、直列接続ＦＥＴのＴ１、Ｔ２及びＴ
３、Ｔ４から成る。第２分枝の第１及び第２脚は、各
々、ＦＥＴのＴ５及びＴ６を含む。両分枝の第１脚は、
回路の出力ノードＮと正基準電位ＶDDとの間に接続さ
れ、両分枝の第２脚は、当該ノードと負基準電位ＶSSと
の間に接続されている。第２分枝の所与の脚におけるＦ
ＥＴのＴ５及びＴ６の各々のゲートは、基準電位ＶDD及
びＶSSのソースの１つに接続された第１分枝の逆脚にあ
る該ＦＥＴに接続される。さらに、第１及び第２分枝の
第２脚にあるＦＥＴのＴ３及びＴ６の間で接続25が行わ
れて、それらの並列に接続し、第１分枝の第２脚にある
ＦＥＴ Ｔ４と直列にその並列組合せを接続している。
【００２７】該接続により、図７の回路で、式(3)の論
理演算を行うことができる。該回路は負センス形であ
り、すなわち負センス入力で作動し、正センス出力を生
成する。この選択の理由は、前の回路ＣＬＡ１−Ｇ及び
ＣＬＡ１−Ｐの入力及び出力の間の電圧反転を補正する
ことである。したがって、論理１がそのＧ１〔１〕入力
に加えられるか、論理１レベルがそのＰ１〔１〕及びＧ
１
理演算を行うことができる。該回路は負センス形であ
り、すなわち負センス入力で作動し、正センス出力を生
成する。この選択の理由は、前の回路ＣＬＡ１−Ｇ及び
ＣＬＡ１−Ｐの入力及び出力の間の電圧反転を補正する
ことである。したがって、論理１がそのＧ１〔１〕入力
に加えられるか、論理１レベルがそのＰ１〔１〕及びＧ
１
〔０〕の両入力に加えられるときに、論理１（正）出
力が、図７のＣＬＡ２−Ｇ回路の出力ノードに現れる。
前者の場合、Ｇ１〔１〕における負の入力レベルがＦＥ
Ｔ Ｔ４をオフにし、おそらく出力ノードＮを負の基準
電位ＶSSに接続したり、ＦＥＴ Ｔ５をオンにすること
から、ＦＥＴ Ｔ３及びＴ６を遮断して、出力ノードを
正の基準電位ＶDDに接続可能にする。後者の場合、論理
１レベルは、ＦＥＴ Ｔ５をオンにする入力がないとき
にノードをＶDD基準電位に接続しなければならないとこ
ろの、ＦＥＴのＴ１及びＴ２の直列組合せをオンにする
ために要求されるので、Ｐ１〔１〕及びＧ１
力が、図７のＣＬＡ２−Ｇ回路の出力ノードに現れる。
前者の場合、Ｇ１〔１〕における負の入力レベルがＦＥ
Ｔ Ｔ４をオフにし、おそらく出力ノードＮを負の基準
電位ＶSSに接続したり、ＦＥＴ Ｔ５をオンにすること
から、ＦＥＴ Ｔ３及びＴ６を遮断して、出力ノードを
正の基準電位ＶDDに接続可能にする。後者の場合、論理
１レベルは、ＦＥＴ Ｔ５をオンにする入力がないとき
にノードをＶDD基準電位に接続しなければならないとこ
ろの、ＦＥＴのＴ１及びＴ２の直列組合せをオンにする
ために要求されるので、Ｐ１〔１〕及びＧ１
〔０〕入力
の両方で論理１レベルが要求される。Ｐ１〔１〕及びＧ
１
の両方で論理１レベルが要求される。Ｐ１〔１〕及びＧ
１
〔０〕入力の論理１レベルは、ＦＥＴのＴ３及びＴ６
をオフにするためにも用いるので、ＦＥＴのＴ１及びＴ
２を基準電位ＶDDに接続しようとするのと同時に、ノー
ドがＶSSに接続されないことが再び保証される。
をオフにするためにも用いるので、ＦＥＴのＴ１及びＴ
２を基準電位ＶDDに接続しようとするのと同時に、ノー
ドがＶSSに接続されないことが再び保証される。
【００２８】図８のＣＬＡ２−Ｐ回路の動作は容易に理
解することができる。というのも、図５のＦＥＴのＴ１
及びＴ４の役割を果たす図８のＦＥＴのＴ３及びＴ４、
及び図５のＦＥＴのＴ２及びＴ３により行われる機能に
使う図８のＦＥＴのＴ１及びＴ２により、図５のＣＬＡ
１−Ｇ回路のようなＡＮＤゲート機能を行うからであ
る。
解することができる。というのも、図５のＦＥＴのＴ１
及びＴ４の役割を果たす図８のＦＥＴのＴ３及びＴ４、
及び図５のＦＥＴのＴ２及びＴ３により行われる機能に
使う図８のＦＥＴのＴ１及びＴ２により、図５のＣＬＡ
１−Ｇ回路のようなＡＮＤゲート機能を行うからであ
る。
【００２９】図９及び図１０の回路は、図９及び図１０
の各回路が正センス形である点を除いて、各々図７及び
図８の回路と全く同じ役割があり、正センス入力から負
センス出力を生成する。ＣＬＡ２−Ｇ及びＣＬＡ２−Ｐ
回路の出力を図９及び図１０のＣＬＡ４−Ｇ及びＣＬＡ
４−Ｐ回路の対応する入力に作用させたときには、該段
により課されるセンスの逆転を補正するために、回路９
及び回路10のは、図７及び図８の回路と逆センス形であ
ることが必要である。したがって、図５、図７、及び図
９の３つのＣＬＡ−Ｇ段、及び図６、図８、及び図１０
の３つのＣＬＡ−Ｐ段を通して、論理レベルが、最後の
段の出力において、第１段の入力における論理レベルに
戻される。
の各回路が正センス形である点を除いて、各々図７及び
図８の回路と全く同じ役割があり、正センス入力から負
センス出力を生成する。ＣＬＡ２−Ｇ及びＣＬＡ２−Ｐ
回路の出力を図９及び図１０のＣＬＡ４−Ｇ及びＣＬＡ
４−Ｐ回路の対応する入力に作用させたときには、該段
により課されるセンスの逆転を補正するために、回路９
及び回路10のは、図７及び図８の回路と逆センス形であ
ることが必要である。したがって、図５、図７、及び図
９の３つのＣＬＡ−Ｇ段、及び図６、図８、及び図１０
の３つのＣＬＡ−Ｐ段を通して、論理レベルが、最後の
段の出力において、第１段の入力における論理レベルに
戻される。
【００３０】先行技術のルックアヘッド論理17の第２の
主要部分、すなわち桁上げ−生成（Ｃ−Ｇ）部分20は、
図１１、図１２、及び図１３に示す回路から成る。ＣＧ
４回路はその入力を図９及び図１０のＣＬＡ４回路の出
力から得ているので、すでに述べた理由により、図１１
のＣＧ４回路は負センス論理を有するように選択され、
図１２及び図１３のＣＧ２及びＣＧ１回路は、各々正及
び負センス論理を有するように選択される。
主要部分、すなわち桁上げ−生成（Ｃ−Ｇ）部分20は、
図１１、図１２、及び図１３に示す回路から成る。ＣＧ
４回路はその入力を図９及び図１０のＣＬＡ４回路の出
力から得ているので、すでに述べた理由により、図１１
のＣＧ４回路は負センス論理を有するように選択され、
図１２及び図１３のＣＧ２及びＣＧ１回路は、各々正及
び負センス論理を有するように選択される。
【００３１】すでに述べて、図３及び図４に示すように
接続したルックアヘッド論理は、図１１、図１２、図１
３のＣＧ４、ＣＧ２、及びＣＧ１ゲートのＣ04、Ｃ02、
及びＣ01出力において、ルックアヘッド加算器の動作に
要求されるＣ信号Ｃ
接続したルックアヘッド論理は、図１１、図１２、図１
３のＣＧ４、ＣＧ２、及びＣＧ１ゲートのＣ04、Ｃ02、
及びＣ01出力において、ルックアヘッド加算器の動作に
要求されるＣ信号Ｃ
〔０〕〜Ｃ〔６〕を生成するように
作動する。図示のような回路の欠点は、図７、図９、図
１１、図１２、及び図１３のＣＬＡ２−Ｇ、ＣＬＡ４−
Ｇ、ＣＧ４、ＣＧ２、及びＣＧ１回路に現れる交差接続
25である。このような各回路では、交差接続25は、回路
の第１及び第２分枝の各々の１つのＦＥＴを、回路の出
力ノードＮと基準電位ＶDD及びＶSSのソースの１つとの
間の第１分枝にある別のＦＥＴと直列に接続される。例
えば、図７のＣＬＡ２−Ｇ回路では、交差接続25は、Ｆ
ＥＴのＴ３及びＴ６を、出力ノードＮ及び基準電位ＶSS
の間で、お互いに並列にしたり、第１分枝のＦＥＴ Ｔ
４と直列に接続している。同様に、図９のＣＬＡ４−Ｇ
回路では、交差接続25は、ＦＥＴのＴ２及びＴ５を、出
力ノードＮ及び基準電位ＶDDの間で、お互いに並列にし
たり、第１分枝のＦＥＴ Ｔ１と直列に接続している。
作動する。図示のような回路の欠点は、図７、図９、図
１１、図１２、及び図１３のＣＬＡ２−Ｇ、ＣＬＡ４−
Ｇ、ＣＧ４、ＣＧ２、及びＣＧ１回路に現れる交差接続
25である。このような各回路では、交差接続25は、回路
の第１及び第２分枝の各々の１つのＦＥＴを、回路の出
力ノードＮと基準電位ＶDD及びＶSSのソースの１つとの
間の第１分枝にある別のＦＥＴと直列に接続される。例
えば、図７のＣＬＡ２−Ｇ回路では、交差接続25は、Ｆ
ＥＴのＴ３及びＴ６を、出力ノードＮ及び基準電位ＶSS
の間で、お互いに並列にしたり、第１分枝のＦＥＴ Ｔ
４と直列に接続している。同様に、図９のＣＬＡ４−Ｇ
回路では、交差接続25は、ＦＥＴのＴ２及びＴ５を、出
力ノードＮ及び基準電位ＶDDの間で、お互いに並列にし
たり、第１分枝のＦＥＴ Ｔ１と直列に接続している。
【００３２】交差接続25がＣＬＡ２−Ｇの式のＯＲ機能
を実行するために用いられることは、これらの回路によ
り行われる論理機能についてのこれまでの説明から明ら
かである。しかし、交差接続は、必要であるが、(a) そ
れが引き起こすレイアウト上の障害により、及び(b) 図
７のＴ３及びＴ６及び当該の他の同様な回路におけるそ
の対応物などのＦＥＴの接続では、並列接続ＦＥＴが同
様なサイズであることを必要とするので望ましくない。
特定論理条件下では、出力ノードＮは、ＦＥＴＴ４（一
例として図７を用い）とＦＥＴ Ｔ３及びＴ６のいずれ
か１つとの直列組合せにより、ＶSS基準電位に接続する
ことができるので、前記事項が言える。回路の切換速度
は切り換える回路の抵抗及びキャパシタンスの積の関数
であり、切換速度はＴ３またはＴ６がオンになったか否
かの関数ではないことが望ましいので、同等な抵抗を有
するように、同等サイズのＦＥＴのＴ３及びＴ６を作る
ことが優れた設計である。ＦＥＴ Ｔ６が、並列である
ＦＥＴ Ｔ３と同じ抵抗を有する必要があるということ
が事実でないとしたら、より小さくすることができ、明
らかに利点となる。
を実行するために用いられることは、これらの回路によ
り行われる論理機能についてのこれまでの説明から明ら
かである。しかし、交差接続は、必要であるが、(a) そ
れが引き起こすレイアウト上の障害により、及び(b) 図
７のＴ３及びＴ６及び当該の他の同様な回路におけるそ
の対応物などのＦＥＴの接続では、並列接続ＦＥＴが同
様なサイズであることを必要とするので望ましくない。
特定論理条件下では、出力ノードＮは、ＦＥＴＴ４（一
例として図７を用い）とＦＥＴ Ｔ３及びＴ６のいずれ
か１つとの直列組合せにより、ＶSS基準電位に接続する
ことができるので、前記事項が言える。回路の切換速度
は切り換える回路の抵抗及びキャパシタンスの積の関数
であり、切換速度はＴ３またはＴ６がオンになったか否
かの関数ではないことが望ましいので、同等な抵抗を有
するように、同等サイズのＦＥＴのＴ３及びＴ６を作る
ことが優れた設計である。ＦＥＴ Ｔ６が、並列である
ＦＥＴ Ｔ３と同じ抵抗を有する必要があるということ
が事実でないとしたら、より小さくすることができ、明
らかに利点となる。
【００３３】発明に従い図７を特に参照すれば、ＦＥＴ
のＴ３及びＴ６の間の交差接続25は取り除かれ、ＦＥＴ
Ｔ６がその代りに基準電位ＶSSに接続される。このよ
うにして変更した回路は、図１４に示してあり「ＭＣＬ
Ａ２−Ｇ」で指示してある。同様に、図９、図１１、図
１２、及び図１３のＣＬＡ４−Ｇ、ＣＧ４、ＣＧ２、及
びＣＧ１回路の変更形は、「ＭＣＬＡ２−Ｇ」（図１
６）、「ＭＣＧ４」（図１８）、「ＭＣＧ２」（図１
９）、及び「ＭＣＧ１」（図２０）で指示される回路に
なる。ＣＬＡ２−Ｇ回路及びその変更形ＭＣＬＡ２−Ｇ
の示されている図７及び図１４を特別な例のために再び
参照するが、図１４の回路では、第２分枝のＦＥＴ Ｔ
６が、今度は第１分枝にあるＦＥＴのＴ３及びＴ４の直
列組合せと並列に接続されていることが分かる。これら
の２つのＦＥＴのＴ３及びＴ４の組み合わされた抵抗は
ＦＥＴ Ｔ３だけの抵抗の約２倍であるから、図１４の
ＭＣＬＡ２−Ｇ回路のＦＥＴ Ｔ６には、図７のＣＬＡ
２−Ｇ回路の対応トランジスタの約２倍の抵抗を有する
ことができ、ＦＥＴ Ｔ６のサイズを充分に減らすこと
のできることが分かる。同じ利点は、図１６、図１８、
図１９、及び図２０の回路にも関連する。
のＴ３及びＴ６の間の交差接続25は取り除かれ、ＦＥＴ
Ｔ６がその代りに基準電位ＶSSに接続される。このよ
うにして変更した回路は、図１４に示してあり「ＭＣＬ
Ａ２−Ｇ」で指示してある。同様に、図９、図１１、図
１２、及び図１３のＣＬＡ４−Ｇ、ＣＧ４、ＣＧ２、及
びＣＧ１回路の変更形は、「ＭＣＬＡ２−Ｇ」（図１
６）、「ＭＣＧ４」（図１８）、「ＭＣＧ２」（図１
９）、及び「ＭＣＧ１」（図２０）で指示される回路に
なる。ＣＬＡ２−Ｇ回路及びその変更形ＭＣＬＡ２−Ｇ
の示されている図７及び図１４を特別な例のために再び
参照するが、図１４の回路では、第２分枝のＦＥＴ Ｔ
６が、今度は第１分枝にあるＦＥＴのＴ３及びＴ４の直
列組合せと並列に接続されていることが分かる。これら
の２つのＦＥＴのＴ３及びＴ４の組み合わされた抵抗は
ＦＥＴ Ｔ３だけの抵抗の約２倍であるから、図１４の
ＭＣＬＡ２−Ｇ回路のＦＥＴ Ｔ６には、図７のＣＬＡ
２−Ｇ回路の対応トランジスタの約２倍の抵抗を有する
ことができ、ＦＥＴ Ｔ６のサイズを充分に減らすこと
のできることが分かる。同じ利点は、図１６、図１８、
図１９、及び図２０の回路にも関連する。
【００３４】図７及び図１４を参照して述べた変更によ
り、結果として潜在的な問題なるが、これは、本発明に
よれば、もう１つの回路変更により克服される。潜在的
な問題とは、ＭＣＬＡ２−Ｇ（変更後）回路のＦＥＴ
Ｔ６がもはや別のＦＥＴと直列接続されないので、特定
条件下では、回路への入力によりＴ５及びＴ６の両方を
オンにすることができ、それにより回路の出力ノードＮ
を基準電位ＶDD及びＶSSに接続することができるという
問題であり、これはＦＥＴのＴ５及びＴ６が出力ノード
のコントロールをお互いに「争って」いるので「ドライ
ブファイト」と呼ばれる状態である。この状態は、図７
の先行技術の回路ＣＬＡ２−Ｇでは起こり得ない。とい
うのも、ＦＥＴのＴ５及びＴ６が同時にオンになるとし
ても、そのような状況の場合、ＦＥＴ Ｔ４が遮断され
ることになり、基準電位ＶSSから出力ノードＮへの接続
が、ＦＥＴ Ｔ６により完成されないためである。
り、結果として潜在的な問題なるが、これは、本発明に
よれば、もう１つの回路変更により克服される。潜在的
な問題とは、ＭＣＬＡ２−Ｇ（変更後）回路のＦＥＴ
Ｔ６がもはや別のＦＥＴと直列接続されないので、特定
条件下では、回路への入力によりＴ５及びＴ６の両方を
オンにすることができ、それにより回路の出力ノードＮ
を基準電位ＶDD及びＶSSに接続することができるという
問題であり、これはＦＥＴのＴ５及びＴ６が出力ノード
のコントロールをお互いに「争って」いるので「ドライ
ブファイト」と呼ばれる状態である。この状態は、図７
の先行技術の回路ＣＬＡ２−Ｇでは起こり得ない。とい
うのも、ＦＥＴのＴ５及びＴ６が同時にオンになるとし
ても、そのような状況の場合、ＦＥＴ Ｔ４が遮断され
ることになり、基準電位ＶSSから出力ノードＮへの接続
が、ＦＥＴ Ｔ６により完成されないためである。
【００３５】この潜在的な問題を克服するためには、ド
ライブファイトを引き起こすおそれのある論理入力の組
合せを防止するように、変更したＭＣＬＡ−Ｇ及びＭＣ
Ｇ論理回路を駆動するＣＬＡ−Ｐ回路に変更を加えた。
ドライブファイトを引き起こすことのできる条件は、図
１４の回路の場合、そのＰ１〔１〕及びＧ１〔１〕論理
入力が、ＦＥＴ対のＴ５、Ｔ６の各１つをオンにするた
めに作動可能なセンス(sense)の各々であるとき、すな
わちＰ１〔１〕が論理０であり、Ｇ１〔１〕論理１であ
るときである。ＣＬＡ１回路へのＡ及びＢ入力の組合せ
は、そのＧ１出力が論理１であるときに、そのＰ１出力
を論理０にすることができないので、上記条件は、ＣＬ
Ａ１回路の出力において起こすことができない。これ
は、図５及び図６のＣＬＡ１−Ｇ及びＣＬＡ１−Ｐ回路
に対する真理値表である以下の表１から明らかである。
ライブファイトを引き起こすおそれのある論理入力の組
合せを防止するように、変更したＭＣＬＡ−Ｇ及びＭＣ
Ｇ論理回路を駆動するＣＬＡ−Ｐ回路に変更を加えた。
ドライブファイトを引き起こすことのできる条件は、図
１４の回路の場合、そのＰ１〔１〕及びＧ１〔１〕論理
入力が、ＦＥＴ対のＴ５、Ｔ６の各１つをオンにするた
めに作動可能なセンス(sense)の各々であるとき、すな
わちＰ１〔１〕が論理０であり、Ｇ１〔１〕論理１であ
るときである。ＣＬＡ１回路へのＡ及びＢ入力の組合せ
は、そのＧ１出力が論理１であるときに、そのＰ１出力
を論理０にすることができないので、上記条件は、ＣＬ
Ａ１回路の出力において起こすことができない。これ
は、図５及び図６のＣＬＡ１−Ｇ及びＣＬＡ１−Ｐ回路
に対する真理値表である以下の表１から明らかである。
【００３６】
【表１】
【００３７】したがって、ＭＣＬＡ２−Ｇ回路は、その
入力に接続されたいずれの回路も変更することなく、安
全に使用することができる。図７及び図８のＣＬＡ２−
Ｇ及びＣＬＡ２−Ｐ回路、特に図１６ＭＣＬＡ４−Ｇ回
路の出力が加えられる次の段で問題が発生する。これ
は、カラムの見出しが図７及び図８のＣＬＡ２−Ｇ及び
ＣＬＡ２−Ｐ回路への入力及びそこからの出力を示す以
下の真理値表から分かる。
入力に接続されたいずれの回路も変更することなく、安
全に使用することができる。図７及び図８のＣＬＡ２−
Ｇ及びＣＬＡ２−Ｐ回路、特に図１６ＭＣＬＡ４−Ｇ回
路の出力が加えられる次の段で問題が発生する。これ
は、カラムの見出しが図７及び図８のＣＬＡ２−Ｇ及び
ＣＬＡ２−Ｐ回路への入力及びそこからの出力を示す以
下の真理値表から分かる。
【００３８】
【表２】
【００３９】図８のＣＬＡ２−Ｐ回路のＰ２出力におい
て０出力が現れるのと同時に、図７のＣＬＡ２−Ｇ回路
のＧ２出力において１出力を現すような１組の条件があ
り、図１６の次段ＭＣＬＡ４−Ｇ回路のＴ５及びＴ６
ＦＥＴにおいてドライブファイトを引き起こすことは、
上記の表２を精査することから決めることができる。実
際、上記表２に現れる幾つかの並べ換えがあり、該条件
が起こった場合に、Ｇ２及びＰ２に対して各々１及び０
出力を結果としてもたらすことがある。しかし、以下の
理由により、それは起こり得ない。第１に、事例３、
７、９−12、及び15は、各場合で、Ｐ１
て０出力が現れるのと同時に、図７のＣＬＡ２−Ｇ回路
のＧ２出力において１出力を現すような１組の条件があ
り、図１６の次段ＭＣＬＡ４−Ｇ回路のＴ５及びＴ６
ＦＥＴにおいてドライブファイトを引き起こすことは、
上記の表２を精査することから決めることができる。実
際、上記表２に現れる幾つかの並べ換えがあり、該条件
が起こった場合に、Ｇ２及びＰ２に対して各々１及び０
出力を結果としてもたらすことがある。しかし、以下の
理由により、それは起こり得ない。第１に、事例３、
７、９−12、及び15は、各場合で、Ｐ１
〔０〕が０であ
るときにＧ１
るときにＧ１
〔０〕が１であること、またはＰ１〔１〕
が０であるときにＧ１〔１〕が１であることが要求され
るので、不可能である。
が０であるときにＧ１〔１〕が１であることが要求され
るので、不可能である。
【００４０】表１を参照すれば、この条件の組は起こる
ことができなく、したがって、事例３、７、９−12、及
び15は無視することができるということは上記から明ら
かである。防止しなければならない条件の存在を検査す
る必要のある９つの考えられる事例が残されている。そ
の中、すなわち、事例１、２、４−６、８、１３、14、
及び16の中で、唯一の事例１３（すなわちＰ２が０であ
るときにＧ２が１）だけは、防止する必要のある条件を
表している。
ことができなく、したがって、事例３、７、９−12、及
び15は無視することができるということは上記から明ら
かである。防止しなければならない条件の存在を検査す
る必要のある９つの考えられる事例が残されている。そ
の中、すなわち、事例１、２、４−６、８、１３、14、
及び16の中で、唯一の事例１３（すなわちＰ２が０であ
るときにＧ２が１）だけは、防止する必要のある条件を
表している。
【００４１】本発明に従って講じられる手段は、表２の
事例１３により示される入力の組合せが起こった場合
に、同時の論理１Ｇ２及び論理０Ｐ２出力の発生を防止
するために用いられる。すでに示したように、該条件
は、Ｐ２の項を変更することにより防止される。特に、
Ｐ２の式の項「Ｇ１〔１〕」が追加され、ＭＣＬＡ２−
Ｐに対する以下の式が作り出される。すなわち、Ｐ２＝
Ｇ１〔１〕＋Ｐ１〔１〕・Ｐ１
事例１３により示される入力の組合せが起こった場合
に、同時の論理１Ｇ２及び論理０Ｐ２出力の発生を防止
するために用いられる。すでに示したように、該条件
は、Ｐ２の項を変更することにより防止される。特に、
Ｐ２の式の項「Ｇ１〔１〕」が追加され、ＭＣＬＡ２−
Ｐに対する以下の式が作り出される。すなわち、Ｐ２＝
Ｇ１〔１〕＋Ｐ１〔１〕・Ｐ１
〔０〕である。「Ｇ１
〔１〕」項の追加により、事例１３が起こった場合に論
理１Ｇ２、論理０Ｐ２の組合せを避けるだけでなく、該
項の追加により、そのように変更した回路の正しい機能
を妨げないということも分かる。言い換えると、変更し
たＰ２の式を実行するところの図１５のＭＣＬＡ２−Ｐ
回路は、先行技術の対応する図８のＣＬＡ２−Ｐ回路と
同じ組の条件下で、その入力における信号に反応して、
その出力でＰ２信号を生成するように作動させることが
できる。障害となる事例１３だけが除去される。他の有
効な事例は１つも妨げられない。
〔１〕」項の追加により、事例１３が起こった場合に論
理１Ｇ２、論理０Ｐ２の組合せを避けるだけでなく、該
項の追加により、そのように変更した回路の正しい機能
を妨げないということも分かる。言い換えると、変更し
たＰ２の式を実行するところの図１５のＭＣＬＡ２−Ｐ
回路は、先行技術の対応する図８のＣＬＡ２−Ｐ回路と
同じ組の条件下で、その入力における信号に反応して、
その出力でＰ２信号を生成するように作動させることが
できる。障害となる事例１３だけが除去される。他の有
効な事例は１つも妨げられない。
【００４２】下記の表３は、前記の叙述が真であること
を示している。該表は、すべての考えられる条件、すな
わち、事例１、２、４−６、８、１３、14、及び16に対
して、Ｇ２及びＰ２の両方が論理１である事例１３を除
き、出力Ｇ２及びＰ２は、表３に示す式に対するのと同
じであることを示している。要約すれば、項「Ｇ１
〔１〕」をＰ２の式に追加することは、事例１３を除去
するために有効であり、事例１３は、他の論理的に可能
な事例における回路の出力を妨げることなく、変更回路
のＰ２出力を受信する段においてドライブファイトを引
き起こす唯一の事例である。
を示している。該表は、すべての考えられる条件、すな
わち、事例１、２、４−６、８、１３、14、及び16に対
して、Ｇ２及びＰ２の両方が論理１である事例１３を除
き、出力Ｇ２及びＰ２は、表３に示す式に対するのと同
じであることを示している。要約すれば、項「Ｇ１
〔１〕」をＰ２の式に追加することは、事例１３を除去
するために有効であり、事例１３は、他の論理的に可能
な事例における回路の出力を妨げることなく、変更回路
のＰ２出力を受信する段においてドライブファイトを引
き起こす唯一の事例である。
【００４３】
【表３】
【００４４】上記変更の回路の実行により驚くべき非常
に有利な結果が得られる。すなわち、先行技術のＣＬＡ
−Ｇ回路とＣＬＡ−Ｐ回路（図７及び図８など）は、異
なる論理式を実行するので、それらの回路は異なるのに
対して、改良ＭＣＬＡ−Ｇ回路とＭＣＬＡ−Ｐ回路（図
１４及び図１５など）は同一である。この結果は「Ｇ１
〔１〕」項のＰ２の式への追加から生じ、それによりＰ
２の式をＧ２の式と全く同じ形にするが、Ｐ２の式で、
項「Ｐ１
に有利な結果が得られる。すなわち、先行技術のＣＬＡ
−Ｇ回路とＣＬＡ−Ｐ回路（図７及び図８など）は、異
なる論理式を実行するので、それらの回路は異なるのに
対して、改良ＭＣＬＡ−Ｇ回路とＭＣＬＡ−Ｐ回路（図
１４及び図１５など）は同一である。この結果は「Ｇ１
〔１〕」項のＰ２の式への追加から生じ、それによりＰ
２の式をＧ２の式と全く同じ形にするが、Ｐ２の式で、
項「Ｐ１
〔０〕」が、Ｇ２の式の項「Ｇ１
〔０〕」を置
き換える点は除く。したがって、図１５のＭＣＬＡ２−
Ｐ回路は図１４のＭＣＬＡ２−Ｇ回路と全く同じであ
り、２つの間の唯一の相違は、図１４のＴ２及びＴ３の
ゲートのＧ１
き換える点は除く。したがって、図１５のＭＣＬＡ２−
Ｐ回路は図１４のＭＣＬＡ２−Ｇ回路と全く同じであ
り、２つの間の唯一の相違は、図１４のＴ２及びＴ３の
ゲートのＧ１
〔０〕入力が、図１５のＴ２及びＴ３のゲ
ートへのＰ１
ートへのＰ１
〔０〕入力を対応入力とすることである。
【００４５】ＣＬＡ２ブロックの回路を参照して説明し
たばかりの同じ変更は、ＣＬＡ４ブロックでも行われ、
結果としての回路は図１６及び図１７にＭＣＬＡ４−Ｇ
及びＭＣＬＡ４−Ｐとして表されている。
たばかりの同じ変更は、ＣＬＡ４ブロックでも行われ、
結果としての回路は図１６及び図１７にＭＣＬＡ４−Ｇ
及びＭＣＬＡ４−Ｐとして表されている。
【００４６】上述の変更にはさらに驚くべき結果のある
ことが注目される。先行技術のＣＬＡ２及びＣＬＡ４ブ
ロックでは、連続する段において正及び負センスゲート
を変える必要があるので、ＣＬＡ２−Ｇ及びＣＬＡ４−
Ｇゲートは異なっている。図７及び図９のＣＬＡ２−Ｇ
及びＣＬＡ４−Ｇゲートの非対称的性質により、このセ
ンス−変更は入力を切り換えるだけで行うことはできな
い。すなわち、それらを比較することにより明らかであ
るが、構造的に異なるようにすることによって達成しな
ければならない。本発明に従って改良したゲートでは同
じ制約は存在しない。図１４及び図１６のゲートＭＣＬ
Ａ２−Ｇ及びＭＣＬＡ４−Ｇはその中央出力ノードＮに
関して対称であるから、Ｔ１及びＴ４ＦＥＴに加えられ
る入力の位置を逆にするだけで、逆−極性センス回路と
して機能するように作ることができる。その結果、本発
明は、所定段のＣＬＡ−Ｇ及びＣＬＡ−Ｐ回路、例えば
図１４及び図１５のＭＣＬＡ２−Ｇ及びＭＣＬＡ２−Ｐ
回路などを全く同じにすることに成功しただけでなく、
連続段のＣＬＡ−Ｇ回路、例えば図１４及び図１６のＭ
ＣＬＡ２−Ｇ及びＭＣＬＡ４−Ｇなどを全く同じにする
ことにも成功した。同様なことは、同じ理由から、ＭＣ
ＬＡ−Ｐ回路にも当てはまる。その結果、連続段のＭＣ
ＬＡ−Ｐ回路、例えば図１５及び図１７のＭＣＬＡ２−
Ｐ及びＭＣＬＡ４−Ｐは、そのＴ１及びＴ４ＦＥＴ入力
の論理信号の反転を除き、全て同じである。以上から、
第１段の後のＧ／Ｐ論理の全段におけるすべてのＧ及び
Ｐ回路は、同じにすることができ、その各々は論理機能
Ｍ＝Ｘ＋Ｙ・Ｚを行うが、Ｍ、Ｘ、Ｙ、及びＺはすべて
２進値である。
ことが注目される。先行技術のＣＬＡ２及びＣＬＡ４ブ
ロックでは、連続する段において正及び負センスゲート
を変える必要があるので、ＣＬＡ２−Ｇ及びＣＬＡ４−
Ｇゲートは異なっている。図７及び図９のＣＬＡ２−Ｇ
及びＣＬＡ４−Ｇゲートの非対称的性質により、このセ
ンス−変更は入力を切り換えるだけで行うことはできな
い。すなわち、それらを比較することにより明らかであ
るが、構造的に異なるようにすることによって達成しな
ければならない。本発明に従って改良したゲートでは同
じ制約は存在しない。図１４及び図１６のゲートＭＣＬ
Ａ２−Ｇ及びＭＣＬＡ４−Ｇはその中央出力ノードＮに
関して対称であるから、Ｔ１及びＴ４ＦＥＴに加えられ
る入力の位置を逆にするだけで、逆−極性センス回路と
して機能するように作ることができる。その結果、本発
明は、所定段のＣＬＡ−Ｇ及びＣＬＡ−Ｐ回路、例えば
図１４及び図１５のＭＣＬＡ２−Ｇ及びＭＣＬＡ２−Ｐ
回路などを全く同じにすることに成功しただけでなく、
連続段のＣＬＡ−Ｇ回路、例えば図１４及び図１６のＭ
ＣＬＡ２−Ｇ及びＭＣＬＡ４−Ｇなどを全く同じにする
ことにも成功した。同様なことは、同じ理由から、ＭＣ
ＬＡ−Ｐ回路にも当てはまる。その結果、連続段のＭＣ
ＬＡ−Ｐ回路、例えば図１５及び図１７のＭＣＬＡ２−
Ｐ及びＭＣＬＡ４−Ｐは、そのＴ１及びＴ４ＦＥＴ入力
の論理信号の反転を除き、全て同じである。以上から、
第１段の後のＧ／Ｐ論理の全段におけるすべてのＧ及び
Ｐ回路は、同じにすることができ、その各々は論理機能
Ｍ＝Ｘ＋Ｙ・Ｚを行うが、Ｍ、Ｘ、Ｙ、及びＺはすべて
２進値である。
【００４７】ルックアヘッド論理回路17のＧ／Ｐ部19に
関して明示された同じ簡素化は、ルックアヘッド論理の
Ｃ−Ｇ部20においても実施することができる。図２０の
Ｃ−ＧブロックのＣＧ４、ＣＧ２、及びＣＧ１により実
行される式の形が、ＣＬＡ２及びＣＬＡ４ブロックのＧ
回路により実行される式の形と同じであるから、上記事
項が言える。
関して明示された同じ簡素化は、ルックアヘッド論理の
Ｃ−Ｇ部20においても実施することができる。図２０の
Ｃ−ＧブロックのＣＧ４、ＣＧ２、及びＣＧ１により実
行される式の形が、ＣＬＡ２及びＣＬＡ４ブロックのＧ
回路により実行される式の形と同じであるから、上記事
項が言える。
【００４８】ルックアヘッド回路17の２つの部分19及び
20の回路の比較は有益である。図１１の先行技術のＣＧ
４回路は、図７の先行技術のＣＬＡ２−Ｇ回路と全く同
じである。図１１のＣＧ４回路は図９のＣＬＡ４−Ｇ回
路の出力で作動するが、論理回路17の連続段においてセ
ンスの反転と相殺する極性−反転構成を継続するため
に、図７のＣＬＡ２−Ｇ回路のように、すなわち逆セン
ス形で構成される。同じ理由から、図７の先行技術のＣ
ＬＡ２−Ｇ回路からその入力を受信する図１２の先行技
術のＣＧ２回路は、ＣＬＡ２−Ｇ回路とは逆センス形で
あり、図９のＣＬＡ４−Ｇ回路と全く同じである。図１
２の先行技術のＣＧ２回路は、図９及びその先行技術の
ＣＬＡ４−Ｇ回路に関してすでに述べたばかりの全く同
じ方法で本発明に従って変更できることは、上記から明
らかである。同様に、図１１及び図１３の先行技術のＣ
Ｇ４及びＣＧ１回路は、図７の先行技術のＣＬＡ２−Ｇ
回路について述べたのと全く同じ方法で変更することが
できる。本発明に従って構築した結果的な回路は、図１
１のＣＧ４回路の代りとして図１８のＭＣＧ４回路、図
１２のＣＧ２回路の代りとしての図１９のＭＣＧ２回
路、及び図１３のＣＧ１回路の代わりとしての図２０の
ＭＣＧ１回路がある。
20の回路の比較は有益である。図１１の先行技術のＣＧ
４回路は、図７の先行技術のＣＬＡ２−Ｇ回路と全く同
じである。図１１のＣＧ４回路は図９のＣＬＡ４−Ｇ回
路の出力で作動するが、論理回路17の連続段においてセ
ンスの反転と相殺する極性−反転構成を継続するため
に、図７のＣＬＡ２−Ｇ回路のように、すなわち逆セン
ス形で構成される。同じ理由から、図７の先行技術のＣ
ＬＡ２−Ｇ回路からその入力を受信する図１２の先行技
術のＣＧ２回路は、ＣＬＡ２−Ｇ回路とは逆センス形で
あり、図９のＣＬＡ４−Ｇ回路と全く同じである。図１
２の先行技術のＣＧ２回路は、図９及びその先行技術の
ＣＬＡ４−Ｇ回路に関してすでに述べたばかりの全く同
じ方法で本発明に従って変更できることは、上記から明
らかである。同様に、図１１及び図１３の先行技術のＣ
Ｇ４及びＣＧ１回路は、図７の先行技術のＣＬＡ２−Ｇ
回路について述べたのと全く同じ方法で変更することが
できる。本発明に従って構築した結果的な回路は、図１
１のＣＧ４回路の代りとして図１８のＭＣＧ４回路、図
１２のＣＧ２回路の代りとしての図１９のＭＣＧ２回
路、及び図１３のＣＧ１回路の代わりとしての図２０の
ＭＣＧ１回路がある。
【００４９】図１８、図１９、及び図２０のＭＣＧ４、
ＭＣＧ２、ＭＣＧ１の各回路が、図６のＣＬＡ１−Ｐ回
路の１つ、または図１５のＭＣＬＡ２−Ｐ回路の１つ、
または図１７のＭＣＬＡ４−Ｐ回路の１つからＰ入力を
受信することは注目される。ＣＬＡ１−Ｐ回路はドライ
ブファイトを生じないし、ＭＣＬＡ２−Ｐ及びＭＣＬＡ
４−Ｐ回路は、Ｇ／Ｐ部19の連続する段におけるドライ
ブファイトの可能性を除去するようにすでに変更されて
いるので、図１８、図１９、及び図２０のＭＣＧ４、Ｍ
ＣＧ２、及びＭＣＧ１の回路も、ドライブファイトの可
能性もなく満足のゆくように作動することが分かる。
ＭＣＧ２、ＭＣＧ１の各回路が、図６のＣＬＡ１−Ｐ回
路の１つ、または図１５のＭＣＬＡ２−Ｐ回路の１つ、
または図１７のＭＣＬＡ４−Ｐ回路の１つからＰ入力を
受信することは注目される。ＣＬＡ１−Ｐ回路はドライ
ブファイトを生じないし、ＭＣＬＡ２−Ｐ及びＭＣＬＡ
４−Ｐ回路は、Ｇ／Ｐ部19の連続する段におけるドライ
ブファイトの可能性を除去するようにすでに変更されて
いるので、図１８、図１９、及び図２０のＭＣＧ４、Ｍ
ＣＧ２、及びＭＣＧ１の回路も、ドライブファイトの可
能性もなく満足のゆくように作動することが分かる。
【００５０】前述の回路の改良については、８−段加算
器に関して記述してきた。本発明を説明するために用い
た８−段加算器は、今日のコンピュータテクノロジーの
代表的サイズの加算器ではないことが分かる。おそら
く、本発明は３２ビット加算器に使用されることになる
が、そのうちで図２、図３、及び図４に示す加算器は４
分の１である。したがって、図示の例では、図１９のＣ
ＬＡ４〔１〕段のＧ４〔１〕、Ｐ４〔１〕出力は使用さ
れていないが、図示の回路が32ビット加算器を用いる大
きな回路の一部に過ぎないのであれば、実際に使用され
るということが分かる。そのような大きな回路では、31
のＣＬＡ１ブロック、15のＣＬＡ２ブロック、７つのＣ
ＬＡ４ブロック、３つのＣＬＡ８ブロック、１つのＣＬ
Ａ16ブロック、及び論理回路17のＣ−Ｇ部20におけるブ
ロック数の対応する増加がある。そのような回路では、
ＣＬＡ４〔１〕ブロックの出力は、次に高位のブロック
ＣＬＡ８
器に関して記述してきた。本発明を説明するために用い
た８−段加算器は、今日のコンピュータテクノロジーの
代表的サイズの加算器ではないことが分かる。おそら
く、本発明は３２ビット加算器に使用されることになる
が、そのうちで図２、図３、及び図４に示す加算器は４
分の１である。したがって、図示の例では、図１９のＣ
ＬＡ４〔１〕段のＧ４〔１〕、Ｐ４〔１〕出力は使用さ
れていないが、図示の回路が32ビット加算器を用いる大
きな回路の一部に過ぎないのであれば、実際に使用され
るということが分かる。そのような大きな回路では、31
のＣＬＡ１ブロック、15のＣＬＡ２ブロック、７つのＣ
ＬＡ４ブロック、３つのＣＬＡ８ブロック、１つのＣＬ
Ａ16ブロック、及び論理回路17のＣ−Ｇ部20におけるブ
ロック数の対応する増加がある。そのような回路では、
ＣＬＡ４〔１〕ブロックの出力は、次に高位のブロック
ＣＬＡ８
〔０〕への２組の入力の１つとして使用され、
入力の他の対はＣＬＡ４
入力の他の対はＣＬＡ４
〔０〕から得られる。本発明を
用いることにより、このような大きな加算器及び、特
に、そのルックアヘッド論理回路は、その（ずっと数を
多くの）ゲート（初期Ｇ／Ｐ段のゲートに続くもの）の
すべてを全く同じにすることにより、本申請書に示すよ
りもずっと劇的な方法で簡素化できることが明らかであ
る。
用いることにより、このような大きな加算器及び、特
に、そのルックアヘッド論理回路は、その（ずっと数を
多くの）ゲート（初期Ｇ／Ｐ段のゲートに続くもの）の
すべてを全く同じにすることにより、本申請書に示すよ
りもずっと劇的な方法で簡素化できることが明らかであ
る。
【００５１】
【発明の効果】以上から、該加算器のルックアヘッド論
理の改良及び簡素化をもたらしたルックアヘッド加算器
における回路改良をもたらすことが明らかである。改良
は、サイズ、したがって、論理ゲートの出力ＦＥＴ部の
キャパシタンス及び時間遅延を減らすことを可能にする
ことにより達成された。簡素化は、前述の変更により、
Ｇ／Ｐ及びＣ−Ｇ回路の大部分を全く同じにすることに
よって達成された。
理の改良及び簡素化をもたらしたルックアヘッド加算器
における回路改良をもたらすことが明らかである。改良
は、サイズ、したがって、論理ゲートの出力ＦＥＴ部の
キャパシタンス及び時間遅延を減らすことを可能にする
ことにより達成された。簡素化は、前述の変更により、
Ｇ／Ｐ及びＣ−Ｇ回路の大部分を全く同じにすることに
よって達成された。
【図１】従来のリップルキャリー加算器のブロック図で
ある。
ある。
【図２】従来のルックアヘッド加算器のブロック図であ
る。
る。
【図３】図２のルックアヘッド加算器のルックアヘッド
論理のブロック図である。
論理のブロック図である。
【図４】図２のルックアヘッド加算器のルックアヘッド
論理のブロック図である。
論理のブロック図である。
【図５】正センス入力及び負センス出力を用いる、ルッ
クアヘッド論理の第１段用の従来のＧゲートである。
クアヘッド論理の第１段用の従来のＧゲートである。
【図６】正センス入力及び負センス出力を用いる、ルッ
クアヘッド論理の第１段用の従来のＰゲートである。
クアヘッド論理の第１段用の従来のＰゲートである。
【図７】負センス入力及び正センス出力を用いる、ルッ
クアヘッド論理の第２段用の従来のＰゲートである。
クアヘッド論理の第２段用の従来のＰゲートである。
【図８】負センス入力及び正センス出力を用いる、ルッ
クアヘッド論理の第２段用の従来のＰゲートである。
クアヘッド論理の第２段用の従来のＰゲートである。
【図９】図７及び図８に示された回路と同様の回路であ
るが、ルックアヘッド論理の第３段で用いるために、正
センス入力及び負センス出力を用いている。
るが、ルックアヘッド論理の第３段で用いるために、正
センス入力及び負センス出力を用いている。
【図１０】図７及び図８に示された回路と同様の回路で
あるが、ルックアヘッド論理の第３段で用いるために、
正センス入力及び負センス出力を用いている。
あるが、ルックアヘッド論理の第３段で用いるために、
正センス入力及び負センス出力を用いている。
【図１１】図３及び図４のルックアヘッド論理の３つの
連続するＣ−Ｇ部分で用いられる従来のゲートを示して
いる。
連続するＣ−Ｇ部分で用いられる従来のゲートを示して
いる。
【図１２】図３及び図４のルックアヘッド論理の３つの
連続するＣ−Ｇ部分で用いられる従来のゲートを示して
いる。
連続するＣ−Ｇ部分で用いられる従来のゲートを示して
いる。
【図１３】図３及び図４のルックアヘッド論理の３つの
連続するＣ−Ｇ部分で用いられる従来のゲートを示して
いる。
連続するＣ−Ｇ部分で用いられる従来のゲートを示して
いる。
【図１４】本発明の特徴を組み入れた、ルックアヘッド
論理のＧ／Ｐ部分の第２段で用いられるＧゲートを示し
ている。
論理のＧ／Ｐ部分の第２段で用いられるＧゲートを示し
ている。
【図１５】本発明の特徴を組み入れた、ルックアヘッド
論理のＧ／Ｐ部の第２段で用いられるＰゲートを示して
いる。
論理のＧ／Ｐ部の第２段で用いられるＰゲートを示して
いる。
【図１６】本発明の特徴を用いた、ルックアヘッド論理
の第３段で用いられるＧゲートである。
の第３段で用いられるＧゲートである。
【図１７】本発明の特徴を用いた、ルックアヘッド論理
の第３段で用いられるＰゲートである。
の第３段で用いられるＰゲートである。
【図１８】本発明に基づいて構成された、ルックアヘッ
ド論理のＣ−Ｇ部の第１段で用いられるＣ−Ｇゲートで
ある。
ド論理のＣ−Ｇ部の第１段で用いられるＣ−Ｇゲートで
ある。
【図１９】本発明に基づいて構成された、ルックアヘッ
ド論理のＣ−Ｇ部の第２段で用いられるＣ−Ｇゲートで
ある。
ド論理のＣ−Ｇ部の第２段で用いられるＣ−Ｇゲートで
ある。
【図２０】本発明に基づいて構成された、ルックアヘッ
ド論理のＣ−Ｇ部の第３段で用いられるＣ−Ｇゲートで
ある。
ド論理のＣ−Ｇ部の第３段で用いられるＣ−Ｇゲートで
ある。
１１…加算器 １７…ルックアヘッド論理 １９…Ｇ／Ｐ部 ２０…Ｃ−Ｇ部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/50 H03K 19/098 - 19/23 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (10)
- 【請求項１】一連のルックアヘッド段として配列され
た、複数の発生及び伝播（Generate/Propagate）電界効
果トランジスタ（ＦＥＴ）回路を備えた多段ルックアヘ
ッド加算器であって、ある所与のルックアヘッド段の発
生及び伝播回路の出力は、後続のルックアヘッド段の発
生及び伝播回路の入力として接続されてなる多段ルック
アヘッド加算器において、第２段以降のルックアヘッド段に含まれる全ての発生回
路及び第２段以降のルックアヘッド段に含まれる全ての
伝播回路が 同一であることと、 前記同一の発生回路の各々は、回路構成が対称となる中
央出力ノードを有し、前記発生回路の対向した半分の対
応する位置におけるＦＥＴが、反対の導電型を有するこ
と、 を特徴とする多段ルックアヘッド加算器。 - 【請求項２】一連のルックアヘッド段として配列され
た、複数の発生及び伝播電界効果トランジスタ（ＦＥ
Ｔ）回路を備えた多段ルックアヘッド加算器であって、
ある所与のルックアヘッド段の発生及び伝播回路の出力
は、後続のルックアヘッド段の発生及び伝播回路の入力
として接続されてなる多段ルックアヘッド加算器におい
て、第２段以降のルックアヘッド段に含まれる全ての発生回
路及び第２段以降のルックアヘッド段に含まれる全ての
伝播回路が 同一であることと、 前記同一の発生及び伝播回路の各々は、回路構成が対称
となる中央ノードを有し、前記発生及び伝播回路の対向
した半分の対応する位置におけるＦＥＴが、反対の導電
型を有すること、 を特徴とする多段ルックアヘッド加算器。 - 【請求項３】前記同一の発生及び伝播回路の各々は、論
理機能Ｍ＝Ｘ＋Ｙ・Ｚを実行し、ここでＭ、Ｘ、Ｙ及び
Ｚは２進値であることを特徴とする、請求項２に記載の
多段ルックアヘッド加算器。 - 【請求項４】一連のルックアヘッド段として配列され
た、複数の発生及び伝播電界効果トランジスタ（ＦＥ
Ｔ）回路を備えた多段ルックアヘッド加算器であって、
ある所与のルックアヘッド段の発生及び伝播回路の出力
は、後続のルックアヘッド段の発生及び伝播回路の入力
として接続されてなる多段ルックアヘッド加算器におい
て、第２段以降のルックアヘッド段に含まれる全ての発生回
路及び第２段以降のルックアヘッド段に含まれる全ての
伝播回路が 同一であることと、 前記第２段以降のルックアヘッド段に含まれる全ての発
生回路が、 (a) １つの出力ノードと、 (b) 第１の基準電位源と第２の基準電位源との間で並列
に接続された、直列接続ＦＥＴの第１及び第２の分枝
と、 (c) 該第１及び第２の分枝は各々、第１及び第２の副分
枝からなり、各分枝における個々の副分枝は、前記第１
及び第２の基準電位のうちの対応する基準電位と、前記
出力ノードとを横切って直接接続されることと、 (d) 前記第２の分枝の各副分枝における少なくとも１つ
のＦＥＴが、前記第１の分枝における１つのＦＥＴに接
続されたゲートを有することと、 からなることを特徴とする多段ルックアヘッド加算器。 - 【請求項５】前記出力ノードと前記基準電位のうちの所
与の一方との間に接続された前記第２の分枝の１つの副
分枝における各ＦＥＴが、前記出力ノードと前記基準電
位のうちの他方との間に接続された前記第１の分枝の１
つの副分枝における１つのＦＥＴのゲートに接続される
ことを特徴とする、請求項４に記載の多段ルックアヘッ
ド加算器。 - 【請求項６】(a) 前記第１の分枝の各副分枝は、第１及
び第２の直列接続ＦＥＴからなり、該各対をなすうちの
第１のＦＥＴは、前記基準電位のうちの対応する１つに
接続され、前記各対をなすうちの第２のＦＥＴは、前記
各対をなすうちの第１のＦＥＴと、前記出力ノードとの
間に接続されることと、 (b) 前記第２の分枝の各副分枝は、前記基準電位のうち
の対応する１つと、前記出力ノードとの間に接続された
単一のＦＥＴからなり、前記第２の分枝の前記第１及び
第２副分枝のうちの対応する副分枝におけるＦＥＴのゲ
ートは、それぞれ、前記第１の分枝の第２及び第１の副
分枝における前記第１のＦＥＴのゲートに接続されるこ
とを特徴とする、請求項５に記載の多段ルックアヘッド
加算器。 - 【請求項７】一連のルックアヘッド段として配列され
た、複数の発生及び伝播電界効果トランジスタ（ＦＥ
Ｔ）回路を備えた多段ルックアヘッド加算器であって、
ある所与のルックアヘッド段の発生及び伝播回路の出力
は、後続のルックアヘッド段の発生及び伝播回路の入力
として接続されてなる多段ルックアヘッド加算器におい
て、第２段以降のルックアヘッド段に含まれる全ての発生回
路及び第２段以降のルックアヘッド段に含まれる全ての
伝播回路が 同一であることと、第 １のルックアヘッド段の後の任意の所与のルックアヘ
ッド段における伝播回路が、該所与の段における発生回
路と同一であり、かかる所与の段における全ての発生回
路が、それらの入力として、前のルックアヘッド段の発
生及び伝播回路の出力を受信することを特徴とする多段
ルックアヘッド加算器。 - 【請求項８】ある所与のルックアヘッド段の発生及び伝
播回路の出力が、後続のルックアヘッド段の発生及び伝
播回路の入力として接続されて、一連のルックアヘッド
段として配列された、複数の発生及び伝播電界効果トラ
ンジスタ（ＦＥＴ）回路を備えた多段ルックアヘッド加
算器のルックアヘッド論理回路に用いるために、伝播回
路及び発生回路を含む第２段以降のルックアヘッド段の
全てが汎用回路によって実現され、伝播回路か、又は発
生回路として機能可能である前記汎用回路において、 (a) １つの出力ノードと、 (b) 第１の基準電位源と第２の基準電位源との間で並列
に接続された、直列接続ＦＥＴの第１及び第２の分枝
と、 (c) 該第１及び第２の分枝は各々、第１及び第２の副分
枝からなり、各分枝における個々の副分枝は、前記第１
及び第２の基準電位のうちの対応する基準電位と、前記
出力ノードとの間に接続されることと、 (d) 前記第２の分枝の各副分枝における少なくとも１つ
のＦＥＴが、前記第１の分枝における１つのＦＥＴに接
続されたゲートを有することと、からなることを特徴と
する汎用回路。 - 【請求項９】前記出力ノードと、前記基準電位のうちの
所与の一方との間に接続された前記第２の分枝の１つの
脚における各ＦＥＴが、前記出力ノードと、前記基準電
位のうちの他方との間に接続された前記第１の分枝の１
つの副分枝における１つのＦＥＴのゲートに接続される
ことを特徴とする、請求項８に記載の汎用回路。 - 【請求項１０】(a) 前記第１の分枝の各副分枝は、第１
及び第２の直列接続ＦＥＴからなり、該各対をなすうち
の第１のＦＥＴは、前記基準電位のうちの対応する１つ
に接続され、前記各対をなすうちの第２のＦＥＴは、前
記各対をなすうちの第１のＦＥＴと、前記出力ノードと
の間に接続されることと、 (b) 前記第２の分枝の各副分枝は、前記基準電位のうち
の対応する１つと、前記出力ノードとの間に接続された
単一のＦＥＴからなり、前記第２の分枝の前記第１及び
第２副分枝のうちの対応する副分枝におけるＦＥＴのゲ
ートは、それぞれ、前記第１の分枝の第２及び第１の副
分枝における前記第１のＦＥＴのゲートに接続されるこ
とを特徴とする、請求項９に記載の汎用回路。
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|---|---|---|---|
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