JP3319975B2 - 半導体素子及びそれを用いた液晶表示装置 - Google Patents
半導体素子及びそれを用いた液晶表示装置Info
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- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
- H10D30/0314—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral top-gate TFTs comprising only a single gate
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6708—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing the kink effect or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
- H10D30/6711—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing the kink effect or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect by using electrodes contacting the supplementary regions or layers
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Description
【０００１】
【発明の属する利用分野】本発明は、ＯＡ機器等からの
画像情報、文字情報の表示装置として用いられるアクテ
ィブマトリクス方式の液晶表示装置及びそれに用いられ
るＮチャネル薄膜トランジスタの構造に関する。
画像情報、文字情報の表示装置として用いられるアクテ
ィブマトリクス方式の液晶表示装置及びそれに用いられ
るＮチャネル薄膜トランジスタの構造に関する。
【０００２】
【従来の技術】従来、薄膜トランジスタ（以下、ＴＦＴ
と略する）は、直視型の液晶表示装置のパネルの画素に
おいて液晶を駆動することを目的としてきた。そのた
め、ＴＦＴの性能としては単なるスイッチング素子で満
足し、半導体薄膜にはアモルファスシリコンが用いられ
ていた。一方、投写型の液晶表示装置は高輝度が要求さ
れており、その透過率を大きくする必要があるためＴＦ
Ｔのサイズを小さくしなければならない。しかし、アモ
ルファスシリコンで形成したＴＦＴは電流の駆動能力が
低いため、ＴＦＴサイズを小さくすることができなかっ
た。そこで、基板に石英ガラスを用い、アモルファスシ
リコンを９００℃以上の高温で多結晶化することによ
り、電流の駆動能力を高めたいわゆる高温ポリシリコン
が開発された。しかしながら、石英ガラスは非常に高価
であり、コスト高となるという問題があった。そこで、
安価なガラス基板を用い、アモルファスシリコンにレー
ザービームを照射することにより多結晶化した、いわゆ
る低温ポリシリコンが開発されている。
と略する）は、直視型の液晶表示装置のパネルの画素に
おいて液晶を駆動することを目的としてきた。そのた
め、ＴＦＴの性能としては単なるスイッチング素子で満
足し、半導体薄膜にはアモルファスシリコンが用いられ
ていた。一方、投写型の液晶表示装置は高輝度が要求さ
れており、その透過率を大きくする必要があるためＴＦ
Ｔのサイズを小さくしなければならない。しかし、アモ
ルファスシリコンで形成したＴＦＴは電流の駆動能力が
低いため、ＴＦＴサイズを小さくすることができなかっ
た。そこで、基板に石英ガラスを用い、アモルファスシ
リコンを９００℃以上の高温で多結晶化することによ
り、電流の駆動能力を高めたいわゆる高温ポリシリコン
が開発された。しかしながら、石英ガラスは非常に高価
であり、コスト高となるという問題があった。そこで、
安価なガラス基板を用い、アモルファスシリコンにレー
ザービームを照射することにより多結晶化した、いわゆ
る低温ポリシリコンが開発されている。
【０００３】ここ最近、低温ポリシリコンで形成したＴ
ＦＴの性能は飛躍的に向上している。このような状況に
おいて、ＴＦＴを単なる液晶表示装置におけるパネルの
画素を駆動するスイッチング素子に利用するだけにとど
まらず、液晶表示装置の周辺駆動回路にも適用しようと
する動きがある。さらには、ＴＦＴを用いてメモリー機
能やＣＰＵ、インターフェース、入力のＩ／Ｏ、ペン入
力など様々な機能を搭載したシステム・イン・ディスプ
レイのような液晶表示装置が一般的に考えられはじめて
いる。この場合、ＴＦＴの果たす役割として単なるスイ
ッチング素子だけでなく、論理回路を意識した性能及び
信頼性が要求される。
ＦＴの性能は飛躍的に向上している。このような状況に
おいて、ＴＦＴを単なる液晶表示装置におけるパネルの
画素を駆動するスイッチング素子に利用するだけにとど
まらず、液晶表示装置の周辺駆動回路にも適用しようと
する動きがある。さらには、ＴＦＴを用いてメモリー機
能やＣＰＵ、インターフェース、入力のＩ／Ｏ、ペン入
力など様々な機能を搭載したシステム・イン・ディスプ
レイのような液晶表示装置が一般的に考えられはじめて
いる。この場合、ＴＦＴの果たす役割として単なるスイ
ッチング素子だけでなく、論理回路を意識した性能及び
信頼性が要求される。
【０００４】ＴＦＴを論理素子に適用したとき、ゲート
・ソース・ドレインの３つの端子に印加される電圧パタ
ーンとして、下記の〔表１〕に示すような８種類のパタ
ーンが考えられる。〔表１〕において、“Ｈ”はハイレ
ベルを意味し、“Ｌ”はローレベルを意味する。
・ソース・ドレインの３つの端子に印加される電圧パタ
ーンとして、下記の〔表１〕に示すような８種類のパタ
ーンが考えられる。〔表１〕において、“Ｈ”はハイレ
ベルを意味し、“Ｌ”はローレベルを意味する。
【０００５】
【表１】
【０００６】従来、ＴＦＴは、液晶の画素駆動用に用い
られており、専ら〔表１〕の１〜４のようなパターン、
つまりソース・ドレイン間に電位差が生じる電位差関係
が用いられてきた。ソース・ドレイン間に電位差が生じ
ると、ＴＦＴ内部に高電界が印加されて、異常に高いエ
ネルギーを持ったキャリア（以下、ホットキャリアと称
する）が発生される。このホットキャリアがゲート酸化
膜へ注入されることにより、ＴＦＴの特性が劣化すると
いう問題が生じている。
られており、専ら〔表１〕の１〜４のようなパターン、
つまりソース・ドレイン間に電位差が生じる電位差関係
が用いられてきた。ソース・ドレイン間に電位差が生じ
ると、ＴＦＴ内部に高電界が印加されて、異常に高いエ
ネルギーを持ったキャリア（以下、ホットキャリアと称
する）が発生される。このホットキャリアがゲート酸化
膜へ注入されることにより、ＴＦＴの特性が劣化すると
いう問題が生じている。
【０００７】従来、このソース・ドレイン間に高電界が
かかることによるホットキャリア発生に対しての問題解
決が試みられてきた。その問題解決の手段として、例え
ば小柳光正著「サブミクロンデバイス２」丸善（平成７
年）第１８７頁に、ライトリードープドドレイン（ＬＤ
Ｄ）構造及び２重ドレイン構造が紹介されている。これ
らの構造は、ソース・ドレイン間に印加される高電界を
緩和し、ホットキャリアの発生を防いでいる。なお、こ
れらの構造は半導体に単結晶を用いた場合の説明である
が、ＴＦＴでも同じことがいえる。
かかることによるホットキャリア発生に対しての問題解
決が試みられてきた。その問題解決の手段として、例え
ば小柳光正著「サブミクロンデバイス２」丸善（平成７
年）第１８７頁に、ライトリードープドドレイン（ＬＤ
Ｄ）構造及び２重ドレイン構造が紹介されている。これ
らの構造は、ソース・ドレイン間に印加される高電界を
緩和し、ホットキャリアの発生を防いでいる。なお、こ
れらの構造は半導体に単結晶を用いた場合の説明である
が、ＴＦＴでも同じことがいえる。
【０００８】
【発明が解決しようとする課題】しかし、前記〔表１〕
の６のような電圧印加パターンによる劣化に対する問題
は、ほとんど論じられていない。なぜなら、従来の液晶
の画素を駆動させるだけのＴＦＴには、そのような電圧
印加パターンはほとんど生じることがなかったからであ
る。しかし、ＴＦＴを用いて周辺回路を組んだとき、例
えばシフトレジスタに用いられるアナログスイッチに
は、前記〔表１〕の６のような電圧印加パターンが生じ
る。
の６のような電圧印加パターンによる劣化に対する問題
は、ほとんど論じられていない。なぜなら、従来の液晶
の画素を駆動させるだけのＴＦＴには、そのような電圧
印加パターンはほとんど生じることがなかったからであ
る。しかし、ＴＦＴを用いて周辺回路を組んだとき、例
えばシフトレジスタに用いられるアナログスイッチに
は、前記〔表１〕の６のような電圧印加パターンが生じ
る。
【０００９】とりわけＮチャネルＴＦＴは、ソース
“Ｈ”、ドレイン“Ｈ”で、ゲートに“Ｌ”と“Ｈ”が
交互に入力されるストレスを印加した場合（以下、この
ストレスモードをゲート負パルスモードと称する）、著
しくオン電流が低下し、ＴＦＴ特性が劣化する。このゲ
ート負パルスモードでＴＦＴ特性が劣化する原因は次の
ようなものであると考えられる。ゲート電圧が“Ｈ”か
ら“Ｌ”に変化すると、チャネル領域はキャリアの存在
しない空乏層からホール過剰の蓄積層へ変化する。この
とき、半導体薄膜表面に半導体薄膜のチャネル領域から
ホールが誘起される。そのホールがゲート負パルスの電
界によって高いエネルギーを得て、ホットホールにな
り、ゲート酸化膜へ注入し、半導体表面に界面準位を発
生させて、ＴＦＴの特性を著しく劣化させたと考えられ
る。
“Ｈ”、ドレイン“Ｈ”で、ゲートに“Ｌ”と“Ｈ”が
交互に入力されるストレスを印加した場合（以下、この
ストレスモードをゲート負パルスモードと称する）、著
しくオン電流が低下し、ＴＦＴ特性が劣化する。このゲ
ート負パルスモードでＴＦＴ特性が劣化する原因は次の
ようなものであると考えられる。ゲート電圧が“Ｈ”か
ら“Ｌ”に変化すると、チャネル領域はキャリアの存在
しない空乏層からホール過剰の蓄積層へ変化する。この
とき、半導体薄膜表面に半導体薄膜のチャネル領域から
ホールが誘起される。そのホールがゲート負パルスの電
界によって高いエネルギーを得て、ホットホールにな
り、ゲート酸化膜へ注入し、半導体表面に界面準位を発
生させて、ＴＦＴの特性を著しく劣化させたと考えられ
る。
【００１０】本発明は、このようなゲート負パルスモー
ドで劣化するＴＦＴに対して、そのような劣化を防ぐ構
造のＴＦＴを提供することを目的とするものである。ま
た、本発明は、ＴＦＴがゲート負パルスモードで劣化し
ていたためにＴＦＴの応用範囲が制限され、そのために
回路が複雑になったり、表示品質が劣悪になったりして
いた液晶表示装置に対して、ゲート負パルスモードで劣
化の少ないＴＦＴを適用することにより、回路を簡素化
し表示品質を向上させた液晶表示装置を提供することを
目的とする。
ドで劣化するＴＦＴに対して、そのような劣化を防ぐ構
造のＴＦＴを提供することを目的とするものである。ま
た、本発明は、ＴＦＴがゲート負パルスモードで劣化し
ていたためにＴＦＴの応用範囲が制限され、そのために
回路が複雑になったり、表示品質が劣悪になったりして
いた液晶表示装置に対して、ゲート負パルスモードで劣
化の少ないＴＦＴを適用することにより、回路を簡素化
し表示品質を向上させた液晶表示装置を提供することを
目的とする。
【００１１】さらに、本発明は、ゲート負パルスモード
で劣化の少ないＴＦＴをシフトレジスタに適用すること
により、信頼性の向上したシフトレジスタを備えた液晶
表示装置を提供することを目的とするものである。さら
に、本発明は、ゲート負パルスモードで劣化の少ないＴ
ＦＴをアナログスイッチに適用することにより、信頼性
の向上したアナログスイッチを用いた液晶表示装置を提
供することを目的とするものである。
で劣化の少ないＴＦＴをシフトレジスタに適用すること
により、信頼性の向上したシフトレジスタを備えた液晶
表示装置を提供することを目的とするものである。さら
に、本発明は、ゲート負パルスモードで劣化の少ないＴ
ＦＴをアナログスイッチに適用することにより、信頼性
の向上したアナログスイッチを用いた液晶表示装置を提
供することを目的とするものである。
【００１２】
【課題を解決するための手段】本発明では、ＴＦＴの半
導体薄膜にチャネル領域と接し、そのチャネル領域以外
どことも電気的に接続していないｐ型半導体領域を設け
ることで前記目的を達成する。この構造の採用により、
ゲート負パルスによって表面に誘起されるホールは、ｐ
型半導体領域部分からも供給されることになる。ｐ型半
導体領域から供給されるホールは、ゲート負パルスによ
る電界を緩和する。それゆえ、ゲート酸化膜へのホット
ホールの注入が軽減され、ＴＦＴ特性の劣化が軽減され
る。また、ｐ型半導体領域部分はチャネル領域以外どこ
にも接続する必要性がないため、従来のＴＦＴとそのま
ま置換することができ、かつＴＦＴ面積の拡大はｐ型半
導体領域部分のみにとどめることができる。
導体薄膜にチャネル領域と接し、そのチャネル領域以外
どことも電気的に接続していないｐ型半導体領域を設け
ることで前記目的を達成する。この構造の採用により、
ゲート負パルスによって表面に誘起されるホールは、ｐ
型半導体領域部分からも供給されることになる。ｐ型半
導体領域から供給されるホールは、ゲート負パルスによ
る電界を緩和する。それゆえ、ゲート酸化膜へのホット
ホールの注入が軽減され、ＴＦＴ特性の劣化が軽減され
る。また、ｐ型半導体領域部分はチャネル領域以外どこ
にも接続する必要性がないため、従来のＴＦＴとそのま
ま置換することができ、かつＴＦＴ面積の拡大はｐ型半
導体領域部分のみにとどめることができる。
【００１３】また、本発明では、液晶表示装置に用いら
れるＮチャネル絶縁ゲート型薄膜トランジスタを前記Ｔ
ＦＴによって構成することによって、周辺回路中のシフ
トレジスタを構成するＮチャネル絶縁ゲート型薄膜トラ
ンジスタを前記ＴＦＴによって構成することによって、
あるいは周辺回路中のアナログスイッチを構成するＮチ
ャネル絶縁ゲート型薄膜トランジスタを前記ＴＦＴによ
って構成することによて前記目的を達成する。
れるＮチャネル絶縁ゲート型薄膜トランジスタを前記Ｔ
ＦＴによって構成することによって、周辺回路中のシフ
トレジスタを構成するＮチャネル絶縁ゲート型薄膜トラ
ンジスタを前記ＴＦＴによって構成することによって、
あるいは周辺回路中のアナログスイッチを構成するＮチ
ャネル絶縁ゲート型薄膜トランジスタを前記ＴＦＴによ
って構成することによて前記目的を達成する。
【００１４】すなわち、本発明は、絶縁基板上に形成さ
れた半導体薄膜と、半導体薄膜上にゲート絶縁膜を介し
て形成されたゲート電極とを備え、半導体薄膜にｎ型半
導体領域であるソース領域及びドレイン領域がゲート電
極直下の真性半導体領域であるチャネル領域を挟んで形
成され、電子を主たる電流担体とするＮチャネル絶縁ゲ
ート型薄膜トランジスタにおいて、前記半導体薄膜はチ
ャネル領域と接するｐ型半導体領域を有し、前記ｐ型半
導体領域はチャネル領域以外どことも電気的に接続して
いないことを特徴とする。半導体薄膜は、ポリシリコン
で形成することができる。
れた半導体薄膜と、半導体薄膜上にゲート絶縁膜を介し
て形成されたゲート電極とを備え、半導体薄膜にｎ型半
導体領域であるソース領域及びドレイン領域がゲート電
極直下の真性半導体領域であるチャネル領域を挟んで形
成され、電子を主たる電流担体とするＮチャネル絶縁ゲ
ート型薄膜トランジスタにおいて、前記半導体薄膜はチ
ャネル領域と接するｐ型半導体領域を有し、前記ｐ型半
導体領域はチャネル領域以外どことも電気的に接続して
いないことを特徴とする。半導体薄膜は、ポリシリコン
で形成することができる。
【００１５】また、本発明は、絶縁基板上に形成された
ゲート電極と、ゲート電極上にゲート絶縁膜を介して形
成された半導体薄膜とを備え、半導体薄膜にｎ型半導体
領域であるソース領域及びドレイン領域がゲート電極直
上の真性半導体領域であるチャネル領域を挟んで形成さ
れ、電子を主たる電流担体とするＮチャネル絶縁ゲート
型薄膜トランジスタにおいて、前記半導体薄膜は前記チ
ャネル領域と接するｐ型半導体領域を有し、前記ｐ型半
導体領域はチャネル領域以外どことも電気的に接続して
いないことを特徴とする。
ゲート電極と、ゲート電極上にゲート絶縁膜を介して形
成された半導体薄膜とを備え、半導体薄膜にｎ型半導体
領域であるソース領域及びドレイン領域がゲート電極直
上の真性半導体領域であるチャネル領域を挟んで形成さ
れ、電子を主たる電流担体とするＮチャネル絶縁ゲート
型薄膜トランジスタにおいて、前記半導体薄膜は前記チ
ャネル領域と接するｐ型半導体領域を有し、前記ｐ型半
導体領域はチャネル領域以外どことも電気的に接続して
いないことを特徴とする。
【００１６】また、本発明は、半導体基板に形成された
絶縁膜と、絶縁層上に形成された半導体薄膜と、半導体
薄膜上にゲート絶縁膜を介して形成されたゲート電極と
を備え、半導体薄膜にｎ型半導体領域であるソース領域
及びドレイン領域がゲート電極直下の真性半導体領域で
あるチャネル領域を挟んで形成され、電子を主たる電流
担体とするＮチャネル絶縁ゲート型トランジスタにおい
て、前記半導体薄膜はチャネル領域と接するｐ型半導体
領域を有し、前記ｐ型半導体領域はチャネル領域以外ど
ことも電気的に接続していないことを特徴とする。
絶縁膜と、絶縁層上に形成された半導体薄膜と、半導体
薄膜上にゲート絶縁膜を介して形成されたゲート電極と
を備え、半導体薄膜にｎ型半導体領域であるソース領域
及びドレイン領域がゲート電極直下の真性半導体領域で
あるチャネル領域を挟んで形成され、電子を主たる電流
担体とするＮチャネル絶縁ゲート型トランジスタにおい
て、前記半導体薄膜はチャネル領域と接するｐ型半導体
領域を有し、前記ｐ型半導体領域はチャネル領域以外ど
ことも電気的に接続していないことを特徴とする。
【００１７】また、本発明は、絶縁基板上に形成された
複数の走査電極と、走査電極と交差するように形成され
た複数の映像信号電極と、走査電極と映像信号電極とに
接続された薄膜トランジスタと、薄膜トランジスタに接
続された画素電極とを含むアクティブマトリクスと、絶
縁基板上に前記薄膜トランジスタと同様の製造法で形成
された薄膜トランジスタを含む周辺回路と、絶縁基板に
対向する対向基板と、絶縁基板と対向基板との間に挟持
された液晶とを含む液晶表示装置において、薄膜トラン
ジスタとして前述のＮチャネル絶縁ゲート型薄膜トラン
ジスタを用いたことを特徴とする。
複数の走査電極と、走査電極と交差するように形成され
た複数の映像信号電極と、走査電極と映像信号電極とに
接続された薄膜トランジスタと、薄膜トランジスタに接
続された画素電極とを含むアクティブマトリクスと、絶
縁基板上に前記薄膜トランジスタと同様の製造法で形成
された薄膜トランジスタを含む周辺回路と、絶縁基板に
対向する対向基板と、絶縁基板と対向基板との間に挟持
された液晶とを含む液晶表示装置において、薄膜トラン
ジスタとして前述のＮチャネル絶縁ゲート型薄膜トラン
ジスタを用いたことを特徴とする。
【００１８】液晶表示装置のうち、周辺回路中のシフト
レジスタに用いられているトランジスタ、特に周辺回路
中のシフトレジスタに用いられるアナログスイッチ的役
割を果たすＮチャネル絶縁ゲート型薄膜トランジスタを
前述のＮチャネル絶縁ゲート型薄膜トランジスタとする
と、ＴＦＴ特性の劣化を抑えることができて有用であ
る。
レジスタに用いられているトランジスタ、特に周辺回路
中のシフトレジスタに用いられるアナログスイッチ的役
割を果たすＮチャネル絶縁ゲート型薄膜トランジスタを
前述のＮチャネル絶縁ゲート型薄膜トランジスタとする
と、ＴＦＴ特性の劣化を抑えることができて有用であ
る。
【００１９】
【発明の実施形態】以下、図面を用いて本発明の実施の
形態を説明する。 〔実施の形態１〕図１は、本発明によるＴＦＴの一例の
平面模式図である。図２は、図１のＡ−Ａ’断面模式図
である。基板はガラス１００である。第１層目は、ポリ
シリコン薄膜１０である。ポリシリコン薄膜１０は、ｎ
型半導体領域であるソース１１及びドレイン１２と、ｐ
型半導体領域１３と、真性半導体領域であるゲート１６
直下のチャネル領域１４から構成される。第２層目は、
ゲート絶縁膜１５であり、ゲート１６とポリシリコン薄
膜１０とを絶縁している。第３層目はゲート１６であ
り、ゲート絶縁膜１５と同じ形状である。ゲート１６に
正の電圧を印加することにより、チャネル領域１４に電
子が過剰に存在する反転層を生じさせてチャネルを形成
し、ソース１１とドレイン１２間を導通させて、スイッ
チング動作をすることができる。
形態を説明する。 〔実施の形態１〕図１は、本発明によるＴＦＴの一例の
平面模式図である。図２は、図１のＡ−Ａ’断面模式図
である。基板はガラス１００である。第１層目は、ポリ
シリコン薄膜１０である。ポリシリコン薄膜１０は、ｎ
型半導体領域であるソース１１及びドレイン１２と、ｐ
型半導体領域１３と、真性半導体領域であるゲート１６
直下のチャネル領域１４から構成される。第２層目は、
ゲート絶縁膜１５であり、ゲート１６とポリシリコン薄
膜１０とを絶縁している。第３層目はゲート１６であ
り、ゲート絶縁膜１５と同じ形状である。ゲート１６に
正の電圧を印加することにより、チャネル領域１４に電
子が過剰に存在する反転層を生じさせてチャネルを形成
し、ソース１１とドレイン１２間を導通させて、スイッ
チング動作をすることができる。
【００２０】この例のＴＦＴ構造では、ゲート負パルス
によって表面に誘起されるホールは、ｐ型半導体領域１
３の部分からも供給されることになる。ｐ型半導体領域
１３から供給されるホールは、ゲート負パルスによる電
界を緩和し、それゆえ、ゲート絶縁膜１５へのホットホ
ールの注入が軽減され、ＴＦＴ特性の劣化が軽減され
る。
によって表面に誘起されるホールは、ｐ型半導体領域１
３の部分からも供給されることになる。ｐ型半導体領域
１３から供給されるホールは、ゲート負パルスによる電
界を緩和し、それゆえ、ゲート絶縁膜１５へのホットホ
ールの注入が軽減され、ＴＦＴ特性の劣化が軽減され
る。
【００２１】図３に、前記ＴＦＴの製造工程を示す。た
だし、図３の各断面は、図１のＡ−Ａ’断面に相当する
断面図である。ガラス基板１００上に厚さ６０ｎｍのア
モルファスシリコン薄膜を堆積する。そして、この薄膜
にレーザーを照射することにより、アモルファスシリコ
ンは多結晶化されて、いわゆる低温ポリシリコンが形成
される。さらに、フォトリソグラフィーの技術により、
ポリシリコンをエッチングして、島状のポリシリコン薄
膜１０を形成する（図３（ａ））。次に、ゲート絶縁膜
用として例えば酸化シリコン１５ａを気相成長させる。
引き続き、ゲート用として例えばアルミニウムのような
金属１６ａを堆積させる（図３（ｂ））。次に、ゲート
及びゲート絶縁膜をフォトリソグラフィーの技術によ
り、エッチングし、ゲート１６及びゲート絶縁膜１５が
形成される（図３（ｃ））。次に、ポリシリコン薄膜中
に、周期律表で５族の不純物例えばリンを、例えばイオ
ンドーピング法により注入してｎ型半導体領域を形成
し、ソース１１及びドレイン１２を形成する（図３
（ｄ））。次に、ポリシリコン薄膜中に、周期律表で３
族の不純物例えばホウ素を、例えばイオンドーピング法
により注入してｐ型半導体領域を形成する（図３
（ｅ））。このようにして、本発明のＴＦＴを製造する
ことができる。
だし、図３の各断面は、図１のＡ−Ａ’断面に相当する
断面図である。ガラス基板１００上に厚さ６０ｎｍのア
モルファスシリコン薄膜を堆積する。そして、この薄膜
にレーザーを照射することにより、アモルファスシリコ
ンは多結晶化されて、いわゆる低温ポリシリコンが形成
される。さらに、フォトリソグラフィーの技術により、
ポリシリコンをエッチングして、島状のポリシリコン薄
膜１０を形成する（図３（ａ））。次に、ゲート絶縁膜
用として例えば酸化シリコン１５ａを気相成長させる。
引き続き、ゲート用として例えばアルミニウムのような
金属１６ａを堆積させる（図３（ｂ））。次に、ゲート
及びゲート絶縁膜をフォトリソグラフィーの技術によ
り、エッチングし、ゲート１６及びゲート絶縁膜１５が
形成される（図３（ｃ））。次に、ポリシリコン薄膜中
に、周期律表で５族の不純物例えばリンを、例えばイオ
ンドーピング法により注入してｎ型半導体領域を形成
し、ソース１１及びドレイン１２を形成する（図３
（ｄ））。次に、ポリシリコン薄膜中に、周期律表で３
族の不純物例えばホウ素を、例えばイオンドーピング法
により注入してｐ型半導体領域を形成する（図３
（ｅ））。このようにして、本発明のＴＦＴを製造する
ことができる。
【００２２】図４は、ｐ型半導体領域１３を有する本発
明のＴＦＴ及びｐ型半導体領域を有しない従来のＴＦＴ
に、ソース電位“Ｈ”、ドレイン電位“Ｈ”で、ゲート
に“Ｌ”と“Ｈ”のパルスストレスを印加したとき、そ
の劣化の様子を示したものである。“Ｌ”レベルを−１
５Ｖ、“Ｈ”レベルを０Ｖ、パルス幅を１０μｓとし
た。図４の縦軸は、ＴＦＴの移動度の変化量Δμを初期
の移動度μで割ったものである。素子寿命を移動度の劣
化量Δμ／μ＝０．２と定義すると、この図からわかる
ように、本発明のＴＦＴは従来のＴＦＴに比べ５０倍に
寿命が延びている。
明のＴＦＴ及びｐ型半導体領域を有しない従来のＴＦＴ
に、ソース電位“Ｈ”、ドレイン電位“Ｈ”で、ゲート
に“Ｌ”と“Ｈ”のパルスストレスを印加したとき、そ
の劣化の様子を示したものである。“Ｌ”レベルを−１
５Ｖ、“Ｈ”レベルを０Ｖ、パルス幅を１０μｓとし
た。図４の縦軸は、ＴＦＴの移動度の変化量Δμを初期
の移動度μで割ったものである。素子寿命を移動度の劣
化量Δμ／μ＝０．２と定義すると、この図からわかる
ように、本発明のＴＦＴは従来のＴＦＴに比べ５０倍に
寿命が延びている。
【００２３】なお、この例では半導体薄膜をポリシリコ
ンとしたが、アモルファスシリコンや、単結晶シリコ
ン、単結晶ゲルマニウムなどでもかまわない。 〔実施の形態２〕図５は、本発明によるボトムゲート型
ＴＦＴの一例の平面模式図である。図６は、図５のＡ−
Ａ’断面模式図である。基板はガラス１００である。第
１層目は、ゲート１６である。第２層目は、ゲート絶縁
膜１５であり、ゲート１６とポリシリコン薄膜１０とを
絶縁している。第３層目はポリシリコン薄膜１０であ
る。ポリシリコン薄膜１０には、ｎ型半導体領域である
ソース１１及びドレイン１２と、ｐ型半導体領域１３
と、真性半導体領域であるゲート電極直上のチャネル領
域１４が形成されている。第４層目は、チャネルを保護
するチャネル保護膜５０である。ゲート１６に正の電圧
を印加することにより、チャネル領域１４に電子が過剰
に存在する反転層を生じさせてチャネルを形成し、ソー
ス１１とドレイン１２間を導通させてスイッチングする
ことができる。本実施例のＴＦＴは、ゲートに負のパル
スが印加されるとチャネル領域１４へｐ型半導体領域１
３からホールを供給し、ＴＦＴの劣化を防ぐことができ
る。
ンとしたが、アモルファスシリコンや、単結晶シリコ
ン、単結晶ゲルマニウムなどでもかまわない。 〔実施の形態２〕図５は、本発明によるボトムゲート型
ＴＦＴの一例の平面模式図である。図６は、図５のＡ−
Ａ’断面模式図である。基板はガラス１００である。第
１層目は、ゲート１６である。第２層目は、ゲート絶縁
膜１５であり、ゲート１６とポリシリコン薄膜１０とを
絶縁している。第３層目はポリシリコン薄膜１０であ
る。ポリシリコン薄膜１０には、ｎ型半導体領域である
ソース１１及びドレイン１２と、ｐ型半導体領域１３
と、真性半導体領域であるゲート電極直上のチャネル領
域１４が形成されている。第４層目は、チャネルを保護
するチャネル保護膜５０である。ゲート１６に正の電圧
を印加することにより、チャネル領域１４に電子が過剰
に存在する反転層を生じさせてチャネルを形成し、ソー
ス１１とドレイン１２間を導通させてスイッチングする
ことができる。本実施例のＴＦＴは、ゲートに負のパル
スが印加されるとチャネル領域１４へｐ型半導体領域１
３からホールを供給し、ＴＦＴの劣化を防ぐことができ
る。
【００２４】〔実施の形態３〕図７は、本発明によるＳ
ＯＩ−ＭＯＳＦＥＴの一例の断面模式図である。図７に
は半導体膜１７のドレイン１２とｐ型半導体領域１３が
現れており、図２や図６に相当する図である。半導体基
板１８の上に絶縁層１９が形成され、絶縁層１９の上に
第１層目の半導体膜１７が形成されている。半導体膜１
７は、例えば単結晶シリコンやガリウム砒素の単結晶で
形成される。半導体膜１７は、ｎ型半導体領域であるソ
ース及びドレイン１２と、ｐ型半導体領域１３と、真性
半導体領域であるゲート直下のチャネル領域１４から構
成される。第２層目は、ゲート絶縁膜１５であり、ゲー
ト１６と半導体膜１０とを絶縁している。第３層目はゲ
ート１６であり、ゲート絶縁膜１５と同じ形状である。
ゲート１６に正の電圧を印加することにより、チャネル
領域１４に電子が過剰に存在する反転層を生じさせてチ
ャネルを形成し、ソースとドレイン１２間を導通させ
て、スイッチング動作をすることができる。本実施例の
ＳＯＩ−ＭＯＳＦＥＴ構造では、ゲート負パルスによっ
て表面に誘起されるホールは、ｐ型半導体領域１３の部
分からも供給されることになる。ｐ型半導体領域１３か
ら供給されるホールは、ゲート負パルスによる電界を緩
和し、それゆえ、ゲート絶縁膜１５へのホットホールの
注入が軽減され、ＳＯＩ−ＭＯＳＦＥＴの特性劣化が軽
減される。
ＯＩ−ＭＯＳＦＥＴの一例の断面模式図である。図７に
は半導体膜１７のドレイン１２とｐ型半導体領域１３が
現れており、図２や図６に相当する図である。半導体基
板１８の上に絶縁層１９が形成され、絶縁層１９の上に
第１層目の半導体膜１７が形成されている。半導体膜１
７は、例えば単結晶シリコンやガリウム砒素の単結晶で
形成される。半導体膜１７は、ｎ型半導体領域であるソ
ース及びドレイン１２と、ｐ型半導体領域１３と、真性
半導体領域であるゲート直下のチャネル領域１４から構
成される。第２層目は、ゲート絶縁膜１５であり、ゲー
ト１６と半導体膜１０とを絶縁している。第３層目はゲ
ート１６であり、ゲート絶縁膜１５と同じ形状である。
ゲート１６に正の電圧を印加することにより、チャネル
領域１４に電子が過剰に存在する反転層を生じさせてチ
ャネルを形成し、ソースとドレイン１２間を導通させ
て、スイッチング動作をすることができる。本実施例の
ＳＯＩ−ＭＯＳＦＥＴ構造では、ゲート負パルスによっ
て表面に誘起されるホールは、ｐ型半導体領域１３の部
分からも供給されることになる。ｐ型半導体領域１３か
ら供給されるホールは、ゲート負パルスによる電界を緩
和し、それゆえ、ゲート絶縁膜１５へのホットホールの
注入が軽減され、ＳＯＩ−ＭＯＳＦＥＴの特性劣化が軽
減される。
【００２５】〔実施の形態４〕本発明によるＮチャネル
ＴＦＴを用いて液晶表示装置のアクティブマトリクス回
路及び周辺回路を作製した例について以下に説明する。
図８は、本発明のＮチャネルＴＦＴを用いて構成した液
晶表示装置の単位画素部分の平面図である。走査電極２
２と本発明のＴＦＴ２０のゲートとをスルーホール２１
ａで接続し、信号電極２３と本発明のＴＦＴ２０のドレ
インとをスルーホール２１ｂで接続し、画素電極２４と
本発明のＴＦＴ２０のソースとをスルーホール２１ｃで
接続する構成である。走査電極２２に選択信号が入っ
て、ＴＦＴ２０のゲートに電圧が印加することにより、
ＴＦＴ２０はオンする。そのＴＦＴ２０のオン状態中に
信号電極２３に映像信号電圧が入力されると、映像信号
電圧はＴＦＴ２０のドレインからソースに伝達して画素
電極２４に印加され、液晶を駆動する。本発明のＴＦＴ
２０を画素駆動素子として用いることにより、ゲート負
パルスの駆動波形を画素に入力することができる。
ＴＦＴを用いて液晶表示装置のアクティブマトリクス回
路及び周辺回路を作製した例について以下に説明する。
図８は、本発明のＮチャネルＴＦＴを用いて構成した液
晶表示装置の単位画素部分の平面図である。走査電極２
２と本発明のＴＦＴ２０のゲートとをスルーホール２１
ａで接続し、信号電極２３と本発明のＴＦＴ２０のドレ
インとをスルーホール２１ｂで接続し、画素電極２４と
本発明のＴＦＴ２０のソースとをスルーホール２１ｃで
接続する構成である。走査電極２２に選択信号が入っ
て、ＴＦＴ２０のゲートに電圧が印加することにより、
ＴＦＴ２０はオンする。そのＴＦＴ２０のオン状態中に
信号電極２３に映像信号電圧が入力されると、映像信号
電圧はＴＦＴ２０のドレインからソースに伝達して画素
電極２４に印加され、液晶を駆動する。本発明のＴＦＴ
２０を画素駆動素子として用いることにより、ゲート負
パルスの駆動波形を画素に入力することができる。
【００２６】図９は、本発明のＮチャネルＴＦＴを用い
て構成したアナログスイッチの平面図である。本発明の
ＮチャネルＴＦＴ２０とＰチャネルＴＦＴ２５のドレイ
ン同士を配線電極２６ａで接続してＶinとし、本発明の
ＮチャネルＴＦＴ２０とＰチャネルＴＦＴ２５のソース
同士を配線電極２６ｂで接続してＶoutとし、本発明の
ＮチャネルＴＦＴ２０とＰチャネルＴＦＴ２５のゲート
にそれぞれ１８０度位相がずれたクロックを印加する構
成である。クロックが“Ｈ”になったときＶinに入力さ
れた信号をそのままＶoutへ伝達し、クロックが“Ｌ”
になったときＶinに入力されている信号を遮断するスイ
ッチ回路である。この回路においてＶin及びＶoutが
“Ｈ”の場合、本発明のＮチャネルＴＦＴ２０にゲート
負パルスモードが印加される。そのような場合でも、本
発明のＮチャネルＴＦＴ２０は従来のＮチャネルＴＦＴ
のように劣化せず、安定なアナログスイッチを構成する
ことができる。
て構成したアナログスイッチの平面図である。本発明の
ＮチャネルＴＦＴ２０とＰチャネルＴＦＴ２５のドレイ
ン同士を配線電極２６ａで接続してＶinとし、本発明の
ＮチャネルＴＦＴ２０とＰチャネルＴＦＴ２５のソース
同士を配線電極２６ｂで接続してＶoutとし、本発明の
ＮチャネルＴＦＴ２０とＰチャネルＴＦＴ２５のゲート
にそれぞれ１８０度位相がずれたクロックを印加する構
成である。クロックが“Ｈ”になったときＶinに入力さ
れた信号をそのままＶoutへ伝達し、クロックが“Ｌ”
になったときＶinに入力されている信号を遮断するスイ
ッチ回路である。この回路においてＶin及びＶoutが
“Ｈ”の場合、本発明のＮチャネルＴＦＴ２０にゲート
負パルスモードが印加される。そのような場合でも、本
発明のＮチャネルＴＦＴ２０は従来のＮチャネルＴＦＴ
のように劣化せず、安定なアナログスイッチを構成する
ことができる。
【００２７】図１０は、本発明のＮチャネルＴＦＴを用
いて構成したスタティック型シフトレジスタ回路１段の
回路図である。スタティック型シフトレジスタの１段
は、４つのアナログスイッチ６１、６２、６３、６４
と、４つのインバーター６５、６６、６７、６８と、イ
ンバーターに電源原を供給する電源線ＶDDとＶSSから構
成される。シフトレジスタ１段は、Ｖinに入力されてき
たパルス波形を１クロック分遅らせてＶout及び信号へ
出力する回路である。アナログスイッチ６１〜６４とし
ては、図９に示したアナログスイッチを使用した。特
に、図１０中のアナログスイッチ６２を構成するＮチャ
ネルＴＦＴ２０で、ゲート負パルスモードが頻繁に印加
される。しかし、そのような場合でも、本発明のＮチャ
ネルＴＦＴ２０は従来型ＴＦＴのように劣化せず、安定
なスタティック型シフトレジスタができる。
いて構成したスタティック型シフトレジスタ回路１段の
回路図である。スタティック型シフトレジスタの１段
は、４つのアナログスイッチ６１、６２、６３、６４
と、４つのインバーター６５、６６、６７、６８と、イ
ンバーターに電源原を供給する電源線ＶDDとＶSSから構
成される。シフトレジスタ１段は、Ｖinに入力されてき
たパルス波形を１クロック分遅らせてＶout及び信号へ
出力する回路である。アナログスイッチ６１〜６４とし
ては、図９に示したアナログスイッチを使用した。特
に、図１０中のアナログスイッチ６２を構成するＮチャ
ネルＴＦＴ２０で、ゲート負パルスモードが頻繁に印加
される。しかし、そのような場合でも、本発明のＮチャ
ネルＴＦＴ２０は従来型ＴＦＴのように劣化せず、安定
なスタティック型シフトレジスタができる。
【００２８】図１１は、本発明のＮチャネルＴＦＴを用
いて構成した液晶表示装置の周辺回路及びアクティブマ
トリクス回路のブロック図である。ゲートドライバー
は、アクティブマトリクスを構成する単位画素ＴＦＴの
ゲートに接続されている走査電極を線順次で選択する回
路であり、主にシフトレジスタで構成されている。一方
ソースドライバーは、アクティブマトリクス回路を構成
する画素電極に信号電圧を配給する回路であり、主にシ
フトレジスタとアナログスイッチから構成されている。
これらのソースドライバー及びゲートドライバーを少な
くとも本発明のＮチャネルＴＦＴを用いて構成すること
により、高信頼性の周辺回路及びアクティブマトリクス
回路を構成することが可能である。
いて構成した液晶表示装置の周辺回路及びアクティブマ
トリクス回路のブロック図である。ゲートドライバー
は、アクティブマトリクスを構成する単位画素ＴＦＴの
ゲートに接続されている走査電極を線順次で選択する回
路であり、主にシフトレジスタで構成されている。一方
ソースドライバーは、アクティブマトリクス回路を構成
する画素電極に信号電圧を配給する回路であり、主にシ
フトレジスタとアナログスイッチから構成されている。
これらのソースドライバー及びゲートドライバーを少な
くとも本発明のＮチャネルＴＦＴを用いて構成すること
により、高信頼性の周辺回路及びアクティブマトリクス
回路を構成することが可能である。
【００２９】図１２は、本発明の液晶表示装置の断面模
式図である。液晶２７は、下部のアクティブマトリクス
回路を擁するガラス基板１００と上部の対向ガラス基板
２００とに挟まれている。アクティブマトリクス回路を
擁するガラス基板１００上には、図示されていないが走
査電極と信号電極２３がマトリクス状に形成され、その
交点近傍に形成された本発明のＮチャネルＴＦＴ２０を
介して画素電極２４を駆動する。ただし、画素電極と本
発明のＴＦＴ間、及び各電極間は層間絶縁膜３１によっ
て絶縁されている。対向ガラス基板２００には、カラー
フィルター３０、遮光用ブラックマトリクスパターンを
形成する遮光膜２９が形成される。なお、液晶はチルト
角を持たせるため、配向膜２８に接している。
式図である。液晶２７は、下部のアクティブマトリクス
回路を擁するガラス基板１００と上部の対向ガラス基板
２００とに挟まれている。アクティブマトリクス回路を
擁するガラス基板１００上には、図示されていないが走
査電極と信号電極２３がマトリクス状に形成され、その
交点近傍に形成された本発明のＮチャネルＴＦＴ２０を
介して画素電極２４を駆動する。ただし、画素電極と本
発明のＴＦＴ間、及び各電極間は層間絶縁膜３１によっ
て絶縁されている。対向ガラス基板２００には、カラー
フィルター３０、遮光用ブラックマトリクスパターンを
形成する遮光膜２９が形成される。なお、液晶はチルト
角を持たせるため、配向膜２８に接している。
【００３０】図１３は、例えば映像信号がデジタル信号
の時、デジタル信号からアナログ信号へ変換する基本的
な６ビットＤＡ変換器の回路図である。６ビットのデジ
タル信号Ｄ０〜Ｄ５の入力をデコーダーで解析し、アナ
ログスイッチＡ０〜Ａ６３によって抵抗Ｒ０〜Ｒ６３に
電圧を印加することにより、Ｖoutへアナログ電圧信号
に変換して出力するものである。このアナログスイッチ
Ａ０〜Ａ６３を構成するＮチャネルＴＦＴに本発明のＴ
ＦＴを用いてあり、これによりアナログスイッチの高信
頼性化が達成できる。
の時、デジタル信号からアナログ信号へ変換する基本的
な６ビットＤＡ変換器の回路図である。６ビットのデジ
タル信号Ｄ０〜Ｄ５の入力をデコーダーで解析し、アナ
ログスイッチＡ０〜Ａ６３によって抵抗Ｒ０〜Ｒ６３に
電圧を印加することにより、Ｖoutへアナログ電圧信号
に変換して出力するものである。このアナログスイッチ
Ａ０〜Ａ６３を構成するＮチャネルＴＦＴに本発明のＴ
ＦＴを用いてあり、これによりアナログスイッチの高信
頼性化が達成できる。
【００３１】図１４は、例えば液晶表示装置に簡易的な
メモリをＮチャネルＴＦＴ及びＰチャネルＴＦＴで構成
して付加した場合の、スタティック型ランダムアクセス
メモリ（ＳＲＡＭ）の単位セルを示す図である。回路構
成自体は、従来周知の構成である。ワード線（ＷＬ）が
選択されて“Ｈ”レベルになったとき、ビット線（Ｂ
Ｌ）の情報がこのＳＲＡＭに記録される。ここで、Ｎチ
ャネルＴＦＴに本発明のＴＦＴを用いることにより、高
信頼性のＳＲＡＭが可能となる。
メモリをＮチャネルＴＦＴ及びＰチャネルＴＦＴで構成
して付加した場合の、スタティック型ランダムアクセス
メモリ（ＳＲＡＭ）の単位セルを示す図である。回路構
成自体は、従来周知の構成である。ワード線（ＷＬ）が
選択されて“Ｈ”レベルになったとき、ビット線（Ｂ
Ｌ）の情報がこのＳＲＡＭに記録される。ここで、Ｎチ
ャネルＴＦＴに本発明のＴＦＴを用いることにより、高
信頼性のＳＲＡＭが可能となる。
【００３２】
【発明の効果】本発明のＮチャネルＴＦＴは、チャネル
領域と接するｐ型半導体領域部分を有しているため、ゲ
ート負パルスモードに対するＴＦＴの劣化が軽減され、
信頼性を向上することができる。また、本発明による
と、チャネル領域と接するｐ型半導体領域を有している
ＴＦＴを用いることで、ゲート負パルスモードに対する
ＴＦＴの劣化が軽減され、信頼性が向上した液晶表示装
置を得ることができる。
領域と接するｐ型半導体領域部分を有しているため、ゲ
ート負パルスモードに対するＴＦＴの劣化が軽減され、
信頼性を向上することができる。また、本発明による
と、チャネル領域と接するｐ型半導体領域を有している
ＴＦＴを用いることで、ゲート負パルスモードに対する
ＴＦＴの劣化が軽減され、信頼性が向上した液晶表示装
置を得ることができる。
【図１】本発明によるＴＦＴの一例の平面模式図。
【図２】図１のＡ−Ａ’断面模式図。
【図３】本発明のＴＦＴの製造工程を示す図。
【図４】本発明のＴＦＴと従来構造ＴＦＴにストレスを
印加したときの劣化の比較を示す図。
印加したときの劣化の比較を示す図。
【図５】本発明によるボトムゲート型ＴＦＴの一例の平
面模式図。
面模式図。
【図６】図５のＡ−Ａ’断面模式図。
【図７】本発明によるＮチャネルＳＯＩ−ＭＯＳＦＥＴ
の断面模式図。
の断面模式図。
【図８】本発明のＴＦＴを用いた液晶表示装置の単位画
素の平面図。
素の平面図。
【図９】本発明のＴＦＴを用いたアナログスイッチの平
面図。
面図。
【図１０】本発明のＴＦＴを用いたスタティック型シフ
トレジスタ回路の回路図。
トレジスタ回路の回路図。
【図１１】本発明のＴＦＴを用いて構成した液晶表示装
置の周辺回路及びアクティブマトリクス回路のブロック
図。
置の周辺回路及びアクティブマトリクス回路のブロック
図。
【図１２】本発明のＴＦＴを用いて構成した液晶表示装
置の断面模式図。
置の断面模式図。
【図１３】本発明のＴＦＴを用いて構成したＤＡ変換器
の回路図。
の回路図。
【図１４】本発明のＴＦＴを用いて構成したスタティッ
ク型ランダムアクセスメモリセルの回路図。
ク型ランダムアクセスメモリセルの回路図。
１０…ポリシリコン薄膜、１１…ソース、１２…ドレイ
ン、１３…ｐ型半導体領域、１４…チャネル領域、１５
…ゲート絶縁膜、１６…ゲート、１７…半導体膜、１８
…半導体基板、１９…絶縁層、２０…本発明のＮチャネ
ルＴＦＴ、２１ａ〜２１ｃ…スルーホール、２２…走査
電極、２３…信号電極、２４…画素電極、２５…Ｐチャ
ネルＴＦＴ、２６ａ，２６ｂ…配線電極、２７…液晶、
２８…配向膜、２９…遮光膜、３０…カラーフィルタ
ー、３１…層間絶縁膜、４１〜４４…アナログスイッ
チ、４５〜４８…インバーター、５０…チャネル保護
膜、１００…ガラス基板、２００…対向ガラス基板、Ａ
０〜Ａ６３…ＤＡ変換器におけるアナログスイッチ、Ｄ
０〜Ｄ５…デジタル信号入力線、Ｒ０〜Ｒ６３…抵抗、
ＷＬ…ワード線、ＢＬ…ビット線
ン、１３…ｐ型半導体領域、１４…チャネル領域、１５
…ゲート絶縁膜、１６…ゲート、１７…半導体膜、１８
…半導体基板、１９…絶縁層、２０…本発明のＮチャネ
ルＴＦＴ、２１ａ〜２１ｃ…スルーホール、２２…走査
電極、２３…信号電極、２４…画素電極、２５…Ｐチャ
ネルＴＦＴ、２６ａ，２６ｂ…配線電極、２７…液晶、
２８…配向膜、２９…遮光膜、３０…カラーフィルタ
ー、３１…層間絶縁膜、４１〜４４…アナログスイッ
チ、４５〜４８…インバーター、５０…チャネル保護
膜、１００…ガラス基板、２００…対向ガラス基板、Ａ
０〜Ａ６３…ＤＡ変換器におけるアナログスイッチ、Ｄ
０〜Ｄ５…デジタル信号入力線、Ｒ０〜Ｒ６３…抵抗、
ＷＬ…ワード線、ＢＬ…ビット線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 増田 和人 茨城県日立市大みか町七丁目１番１号 株式会社 日立製作所 日立研究所内 (72)発明者 景山 寛 茨城県日立市大みか町七丁目１番１号 株式会社 日立製作所 日立研究所内 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336 G02F 1/1368
Claims (7)
- 【請求項１】 絶縁基板上に形成された半導体薄膜と、
前記半導体薄膜上にゲート絶縁膜を介して形成されたゲ
ート電極とを備え、前記半導体薄膜にｎ型半導体領域で
あるソース領域及びドレイン領域がゲート電極直下の真
性半導体領域であるチャネル領域を挟んで形成され、電
子を主たる電流担体とするＮチャネル絶縁ゲート型薄膜
トランジスタにおいて、前記半導体薄膜は前記チャネル
領域と接するｐ型半導体領域を有し、前記ｐ型半導体領
域は前記チャネル領域以外どことも電気的に接続してい
ないことを特徴とするＮチャネル絶縁ゲート型薄膜トラ
ンジスタ。 - 【請求項２】 請求項１記載のＮチャネル絶縁ゲート型
半導体薄膜トランジスタにおいて、前記半導体薄膜をポ
リシリコンで形成したことを特徴とするＮチャネル絶縁
ゲート型薄膜トランジスタ。 - 【請求項３】 絶縁基板上に形成されたゲート電極と、
前記ゲート電極上にゲート絶縁膜を介して形成された半
導体薄膜とを備え、前記半導体薄膜にｎ型半導体領域で
あるソース領域及びドレイン領域がゲート電極直上の真
性半導体領域であるチャネル領域を挟んで形成され、電
子を主たる電流担体とするＮチャネル絶縁ゲート型薄膜
トランジスタにおいて、前記半導体薄膜は前記チャネル
領域と接するｐ型半導体領域を有し、前記ｐ型半導体領
域は前記チャネル領域以外どことも電気的に接続してい
ないことを特徴とするＮチャネル絶縁ゲート型薄膜トラ
ンジスタ。 - 【請求項４】 半導体基板に形成された絶縁膜と、前記
絶縁層上に形成された半導体薄膜と、前記半導体薄膜上
にゲート絶縁膜を介して形成されたゲート電極とを備
え、前記半導体薄膜にｎ型半導体領域であるソース領域
及びドレイン領域がゲート電極直下の真性半導体領域で
あるチャネル領域を挟んで形成され、電子を主たる電流
担体とするＮチャネル絶縁ゲート型トランジスタにおい
て、前記半導体薄膜は前記チャネル領域と接するｐ型半
導体領域を有し、前記ｐ型半導体領域は前記チャネル領
域以外どことも電気的に接続していないことを特徴とす
るＮチャネル絶縁ゲート型トランジスタ。 - 【請求項５】 絶縁基板上に形成された複数の走査電極
と、前記走査電極と交差するように形成された複数の映
像信号電極と、前記走査電極と映像信号電極とに接続さ
れた薄膜トランジスタと、前記薄膜トランジスタに接続
された画素電極とを含むアクティブマトリクスと、前記
絶縁基板上に前記薄膜トランジスタと同様の製造法で形
成された薄膜トランジスタを含む周辺回路と、前記絶縁
基板に対向する対向基板と、前記絶縁基板と前記対向基
板との間に挟持された液晶とを含む液晶表示装置におい
て、前記薄膜トランジスタとして請求項１、２又は３記
載のＮチャネル絶縁ゲート型薄膜トランジスタを用いた
ことを特徴とする液晶表示装置。 - 【請求項６】 請求項５記載の液晶表示装置において、
前記周辺回路中のシフトレジスタに用いられているトラ
ンジスタは請求項１、２又は３記載のＮチャネル絶縁ゲ
ート型薄膜トランジスタを含んでいることを特徴とする
液晶表示装置。 - 【請求項７】 請求項５記載の液晶表示装置において、
前記周辺回路中のシフトレジスタに用いられるアナログ
スイッチ的役割を果たすＮチャネル絶縁ゲート型薄膜ト
ランジスタは請求項１、２又は３記載のＮチャネル絶縁
ゲート型薄膜トランジスタであることを特徴とする液晶
表示装置。
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