JP3408335B2 - イレーサ制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多数の発光素子を配列
したイレ−サの、発光素子単位の通電付勢を制御するイ
レーサ制御装置に関する。このイレ−サは、例えば、画
像記録において感光体の、画像形成を要しない領域の露
光除電に用いられる。

【０００２】

【従来の技術】例えば上述の露光除電の用途において
は、回転する感光体にイレ−サが対向し、イレ−サ直下
に感光体の画像形成領域が到来するまでは、イレ−サの
全発光素子が点灯されこれにより感光体幅全体が除電さ
れる。画像形成領域になると、該領域の幅外に対向する
発光素子のみが点灯される。画像形成領域が通過すると
イレ−サの全発光素子が点灯される。このような除電
は、画像形成領域外に顕像剤が付着するのを防止し、記
録紙の端縁部の顕像剤汚れを防止する。複写機の場合、
原稿対応で余白（マ−ジン）を調整する場合があると共
に、例えば１枚の記録シ−トのサイズ対応の画像形成領
域内においても、画像編集により一部領域の画像を消去
したコピ−を得る場合には、画像形成領域内が部分的に
露光除電される。これらの場合、記録サイズが定まって
も、イレ−サによる露光幅および位置ならびに露光タイ
ミングは様々となり、イレ−サの点灯タイミングおよび
露光領域の制御が必要である。

【０００３】従来のイレ−サ制御装置は、ＲＯＭにイレ
−サの点灯パタ−ン（発光素子の点灯／非点灯分布）対
応のイレースデ−タを複数組持ち、プログラムに従っ
て、ＣＰＵが所要のタイミングで、読出し回路を起動し
て所要の点灯パタ−ンをもたらすイレ−スデ−タを、８
Ｂｉｔ毎に読出してシリアル変換してイレ−サドライバ
に出力する。ＣＰＵ又はカウンタでこの読出しのパルス
をカウントし、１ライン分（イレ−サの全発光素子数
分）のデ−タのシリアル出力を完了すると、イレ−サド
ライバにラッチ信号を出力する。イレ−サドライバは、
このラッチ信号に応答して、シフトレジスタにシリアル
に受入れた１ライン分のイレ−スデ−タを、１ライン分
の出力ラッチにラッチする。これにおいては、イレ−ス
デ−タの８ビット単位の読出しおよびイレ−サドライバ
へのシリアル転送をマイクロコンピュ−タＭＰＵの制御
下又は監視下で行なうので、ＭＰＵの負担が重く、例え
ばこのＭＰＵがコピ−プロセス制御を行なうものである
と、上述のイレ−ス制御に比較的に時間を費すので、イ
レ−ス制御を実行しうるタイミングと頻度が限定され
る。これにより、イレ−ス領域を精細に設定することが
難かしい。高速複写機の場合は高速リアルタイム処理が
必要とされ、例えば線速（作像スピード；感光体ドラム
の回転周速度）が490mm/ｓecであると、１msec処理が遅
れると、0.49mmの誤差が出る。これはイレ−ス領域に0.
49mmの誤差を生ずることを意味する。

【０００４】これを改善するため最近は、１ライン分の
イレ−スデ−タを格納しうるＦＩＦＯメモリ（ＲＡＭ）
を備えるイレ−サコントロ−ラが用いられている。ＭＰ
Ｕは所要のタイミングで所要パタ−ンの１ライン分のイ
レ−スデ−タをイレ−サコントロ−ラ（のＦＩＦＯメモ
リ）に転送し、イレ−サコントロ−ラがイレ−スデ−タ
を、８Ｂｉｔ毎にメモリから読出してシリアル変換して
イレ−サドライバに出力し、かつこの読出しのパルスを
カウントし、１ライン分のシリアル出力を完了すると、
イレ−サドライバにラッチ信号を出力し、割込み信号を
発生してＭＰＵに与える。ＭＰＵはこの割込み信号で、
１ライン分のイレ−スデ−タによるイレ−スがイレ−サ
に設定されたことを認知する。ＭＰＵはこの割込み信号
が発生すると設定した条件のイレ−スの進行（感光体の
回転）を監視し、所定のタイミング（例えば１つのイレ
−ス領域の終端／又は他のイレ−ス領域の始端）で、所
要のイレ−スデ−タイレ−スコントロ−ラに転送する。
記録シ−ト１枚分の画像形成領域の前から後までの範囲
で、ＭＰＵはこのイレ−スデ−タ転送を数回繰返す。

【０００５】

【発明が解決しようとする課題】ＭＰＵは、１回のイレ
−ス設定のために、１ライン分のイレ−スデ−タの転送
のみを行なえばよく、８ビット毎のデ−タ読出しとシリ
アル転送を制御又は監視する必要がないので、イレ−ス
制御に要する時間が少く、イレ−ス制御を実行しうるタ
イミングと頻度の自由度が向上する。しかし、１枚のコ
ピーの中でイレース動作を複数回行う場合には、ＭＰＵ
に負荷がかかり、特に、細かいイレ−ス領域設定は、１
ライン分のイレ−スデ−タの転送を短時間内で繰返すこ
とになるので、実行が難かしいとか、あるいは誤差を生
じ易いという問題がある。

【０００６】本発明は、複数組のイレ−スデ−タを、順
次に、タイミングの遅れなく、イレ−サドライバに設定
しうるイレ−サ制御装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明のイレーサ制御装
置(1+2+3)は、多数の発光素子を配列したイレ−サの各
発光素子宛てのイレ−スデ−タをラッチするためのラッ
チ手段を備え、イレ−サをラッチ手段のイレ−スデ−タ
に従って発光素子単位で通電付勢するイレ−サドライバ
(3)；複数組のイレ−スデ−タを格納するためのイレ−
スデ−タメモリ手段(23)，そのイレ−スデ−タをシリア
ル変換して前記イレ−サドライバ(3)に出力するイレ−
スデ−タ出力手段(28)，それが出力するシリアルデ−タ
を前記イレ−サドライバ(3)にラッチするタイミングを
指定する複数組のタイミングデ−タを格納するためのタ
イミングデ−タメモリ手段(29)，タイミングパルスをカ
ウントするカウント手段(33)、および、該カウント手段
のカウント値が、タイミングデ−タメモリ手段(29)の各
組のタイミングデ−タと合致すると、合致したタイミン
グに対応する組のイレ−スデ−タのシリアル出力をイレ
−サドライバ(3)にラッチするためのラッチ信号(LATCHC
LK)を、前記イレ−サドライバ(3)に出力する出力制御手
段(31,32,34,35)を含み、作像制御手段(1)からの設定コ
マンドに応答して前記カウント手段(33)によるタイミン
グパルスのカウントを開始する、イレーサコントローラ
(2)；および、１作像領域分の複数組のイレ−スデ−タ
およびタイミングデータをそれぞれ、前記イレ−スデ−
タメモリ手段(23)およびタイミングデ−タメモリ手段(2
9)に書込み、設定コマンドをイレーサコントローラ(2)
に与える、作像制御手段(1)；を備える（請求項１）。

【０００８】なお、カッコ内には、理解を容易にするた
めに、図面に示し後述する実施例の対応要素を、参考ま
でに付記した。

【０００９】本発明の一実施例では、前記イレーサコン
トローラ(2)は、前記カウント値が、タイミングデ−タ
メモリ手段(29)の各組のタイミングデ−タと合致したと
き、第１割り込み信号(INT1)を前記作像制御手段(1)に
与える（請求項２）。

【００１０】本発明の一実施例では、前記イレーサコン
トローラ(2)は、前記ラッチ信号(LATCHCLK)の出力回数
を計数する計数手段(35)を有し、該計数値が前記タイミ
ングデ−タの組数に合致したとき、第２割り込み信号(I
NT2)を前記作像制御手段(1)に与える(請求項３)。

【００１１】本発明の一実施例では、前記作像制御手段
(1)は、第２割り込み信号に応答して、先に書込んだイ
レ−スデ−タおよびタイミングデータでよいときには、
前記書込みを行うことなく、設定コマンドを前記イレ−
サコントロ−ラ(2)に与える（請求項４）。

【００１２】本発明の一実施例では、前記イレ−サコン
トロ−ラ(2)は、ラッチしたイレ−スデ−タによるイレ
−サの通電付勢を指示する出力イネ−ブル信号(OE)をイ
レ−サドライバ(3)に出力する手段(346〜348)を更に備
える（請求項５）。

【００１３】本発明の一実施例では、前記イレ−サコン
トロ−ラ(2)は、前記出力イネ−ブル信号(OE)を取り消
すリセット手段(1,21,212,213,349,364)を更に備える
（請求項６）。

【００１４】本発明の一実施例では、前記イレ−サドラ
イバ(3)はラッチ手段のイレ−スデ−タと全点灯制御信
号の論理和に応答して発光素子を通電付勢するための論
理和手段を含み、イレーサ制御装置(2+3/1+2+3)は更
に、全点灯を指示する全点灯制御信号をイレ−サドライ
バ(3)に出力する指令手段(21)を備える（請求項７）。

【００１５】

【作用】例えば、４組（４ライン分）の点灯パタ−ン対
応のイレースデ−タをイレ−スデ−タメモリ手段(23)に
格納し、各組のイレ−スデ−タをイレ−サドライバ(3)
に出力するタイミングを指定する４組のタイミングデ−
タをタイミングデ−タメモリ手段(29)に格納すると、イ
レ−スデ−タ出力手段(28)が、メモリ手段(23)のイレ−
スデ−タをシリアル変換してイレ−サドライバ(3)に出
力し、カウント手段(33)がタイミングパルスをカウント
して、出力制御手段(31,32,34,35)が、該カウント値
が、タイミングデ−タメモリ手段(29)の各組のタイミン
グデ−タと合致すると、合致したタイミングに対応する
組のイレ−スデ−タのシリアル出力をイレ−サドライバ
(3)にラッチするためのラッチ信号(LATCHCLK)を、イレ
−サドライバ(3)に出力する。

【００１６】これにより、第１組のイレースデ−タでイ
レ−サを点灯付勢すべき第１のタイミングで、第１組の
イレ−スデ−タがイレ−サドライバ(3)にラッチされて
このデ−タに従った点灯分布でイレ−サが発光する。同
様に、第２〜４組のイレースデ−タでイレ−サを点灯付
勢すべき第２〜４のタイミングで、第２〜４組のイレ−
スデ−タがイレ−サドライバ(3)にラッチされてこのデ
−タに従った点灯分布でイレ−サが発光する。すなわち
イレ−サの点灯分布が切換わる。

【００１７】したがって例えば複写機の露光除電用にイ
レ−サを用いる場合には、コピ−プロセスを制御する作
像制御手段であるＭＰＵは、１コピ−サイクルと次のコ
ピ−サイクルの間（転写紙と転写紙の間）で、１枚のコ
ピー動作に必要なイレースデ−タおよびイレース切換タ
イミングデ−タを、該１枚のコピ−のための作像を開始
する直前に、イレ−スデ−タメモリ手段(23)およびタイ
ミングデ−タメモリ手段(29)に格納すれば、その後は、
イレ−サコントロ−ラ(2)が、１枚のコピ−に関するイ
レ−ス処理全てを行なうことになり、ＭＰＵの、イレ−
ス処理負荷が大幅に軽減し、かつ、イレ−ス領域処理が
高速リアルタイム処理で実現する。また、作像中に、Ｍ
ＰＵの制御又は監視に従ってイレースデ−タをイレ−サ
コントロ−ラ(2）に転送する必要がないので、イレ−ス
デ−タの切換えタイミングを精細に設定することがで
き、イレース精度（分解能）が向上する。

【００１８】本発明の一実施例（請求項２）では、イレ
ーサ制御装置(1+2+3)は、前記カウント値が、タイミン
グデ−タメモリ手段(29)の各組のタイミングデ−タと合
致したとき、第１割り込み信号(INT1)を発生する第１割
り込み手段(34,342)を備えるので、例えば上述のＭＰＵ
(1)にこの第１割り込み信号(INT1)を与えると、作像が
スタートしてから、イレースデ−タを変更する必要が発
生した場合、ＭＰＵ(1)は、この第１割り込み信号(INT
1)に応答して、変更すべきイレースデ−タとそれをイレ
−サドライバ(3)からイレ−サに出力するタイミングデ
−タをイレ−サコントロ−ラ(2)に再設定することがで
きる。例えば、原稿がＡ３，複写倍率２００％，センタ
リング（中央位置合せ），転写紙Ａ３、の拡大複写の場
合、光学系はＡ４横までスキャンすると、リターンする
か又は、フルスキャンしても原稿画像としてはＡ４横し
か作像できない。この場合、画像領域始端のタイミング
（第１タイミング）で発生した第１割り込み信号(INT1)
に応答して、画像領域終端をＡ３縦長対応のものからＡ
４横長のものに変更するように、メモリ手段(23),(29)
のデ−タを再設定（第２タイミングデ−タを変更）し第
１割り込み信号(INT1)はリセットすることにより、Ａ４
横長サイズのイレ−ス処理が実現する。このように幅広
いイレ−ス制御を実現しうる。

【００１９】本発明の一実施例（請求項３）では、イレ
ーサコントローラ(2)は、前記ラッチ信号(LATCHCLK)の
出力回数を計数する計数手段(35)を有し、該計数値が前
記タイミングデ−タの組数に合致したとき、第２割り込
み信号(INT2)を作像制御手段(1)に与るので、1コピ−処
理用のイレ−ス設定を終了したときに、第２割り込み信
号(INT2)が発生する。例えば上述の作像制御手段である
ＭＰＵ(1)にこの第２割り込み信号(INT2)を与えると、
作像がスタートしてから、この作像の最後のイレ−ス設
定（最終組のイレ−スデ−タをイレ−サドライバに設
定）したときに、第２割り込み信号(INT2)が発生し、Ｍ
ＰＵ(1)はこの信号(INT2)より、１個の作像分のイレ−
ス処理が終了したことを認識しうる。すなわち早期に認
識できる。ＭＰＵ(1)は、画像形成に関する他の高速リ
アルタイム処理あるいは次の作像のためのイレ−スデ−
タのイレ−サコントロ−ラ(2）への設定をタイミング良
く実行することが可能となる。

【００２０】本発明の一実施例（請求項７）では、イレ
−サドライバ(3)はラッチ手段のイレ−スデ−タと全点
灯制御信号の論理和に応答して発光素子を通電付勢する
ための論理和手段を含み、イレーサコントローラ(2)は
更に、全点灯を指示する全点灯制御信号をイレ−サドラ
イバ(3)に出力する指令手段(21)を備えるので、イレ−
スデ−タをイレ−サドライバ(3)に出力しラッチするこ
となく、全点灯制御信号をイレ−サドライバ(3)に出力
することにより、イレ−サを全点灯にすることができ
る。

【００２１】したがって例えば複写機の露光除電用にイ
レ−サを用いる場合には、コピ−プロセスを制御するＭ
ＰＵ(1)は、１コピ−サイクルと次のコピ−サイクルの
間（転写紙と転写紙の間）で、１画像形成領域を形成す
るためのイレースデ−タおよびイレース切換タイミング
デ−タを、該１枚のコピ−のための作像を開始する直前
に、イレ−スデ−タメモリ手段(23)およびタイミングデ
−タメモリ手段(29)に格納し、そして全点灯制御信号の
出力をイレ−サコントロ−ラ(2)に指示すると、該画像
形成領域までは感光体全幅のイレ−スが行なわれ、画像
領域に入るとメモリ手段(23)，(29)のデ−タに基づいた
イレ−スが行なわれ、メモリ手段(23)，(29)に格納する
デ−タの組数より多い段数のイレ−ス制御が実現する。
また、例えば後続シ−トの給紙ミス又はペ−パジャムな
ど、何らかの理由ですでに開始した作像を中止し先行シ
−トを排出する場合、ＭＰＵ(1)が、故障を検知すると
全点灯制御信号の出力をイレ−サコントロ−ラ(2）に指
示することにより、その時点から作像領域は全幅に渡っ
てイレ−スされ、これにより顕像用トナ−の感光体への
付与と先行シ−トへの転写が停止し、トナ−の無駄な消
費が低減しかつ先行シ−トのトナ−汚れが低減する。

【００２２】本発明の他の目的および特徴は、図面を参
照した以下の実施例の説明より明らかになろう。

【００２３】

【実施例】図１に、本発明の一実施例の概要を示す。マ
イクロコンピュ−タ（ＭＰＵ）１は、複写機のコピ−プ
ロセス制御の一部を負担し、主に感光体ドラム周りのコ
ピ−プロセス機器（帯電，画像露光，イレ−ス，現像，
転写・分離，除電等を行なう機器）の動作シ−ケンスを
制御するものであるが、図１には、イレ−サコントロ−
ラ２との接続関係を主に示す。イレ−サコントロ−ラ２
は、デ−タバス（ＡＤ０〜ＡＤ７），アドレスバス（Ａ
０〜Ａ１５）および制御信号ラインを介してＭＰＵ１に
接続されている。

【００２４】ＭＰＵ１は、１コピ−サイクルの作像に先
立って、連続コピ−のときには１コピ−サイクルと次の
コピ−サイクルの間（転写紙と転写紙の間）で、１画像
形成領域を形成するためのイレースデ−タ（最大で４
組）およびイレースタイミングデ−タ（イレ−スデ−タ
の組数分）を、イレ−サコントロ−ラ２に与える。

【００２５】イレ−サコントロ−ラ２は、１コピ−サイ
クルの画像形成領域がイレ−サ４直下に到来する前から
通過するまでの間、イレースタイミングデ−タにて定ま
るタイミングで、該タイミング宛ての１ライン分（イレ
−サ４の全発光素子宛て分）のイレ−スデ−タ（シリア
ル１２０ビット）をイレ−サドライバ３にラッチし、イ
レ−サドライバ３が、ラッチしたデ−タ対応でイレ−サ
４の発光素子（本実施例では１２０個の発光ダイオ−
ド）を点灯付勢する。

【００２６】ここで、図７を参照して、まずイレ−サド
ライバ３の構成を説明する。イレ−サコントロ−ラ２が
シリアルに送出するイレ−スデ−タSDATAはシフトレジ
スタ３７に入力される。なお、図７には、１６段のシフ
トレジスタのみを示すが、これと同様な７個のシフトレ
ジスタが直列接続されており、計８個、１６×８＝１２
８ビットのシリアルデ−タを直列に取り込むことができ
るが、最後の１２８−１２０＝８段（８ビット）はダミ
−段であり、これらのダミ−段には発光素子は割り当て
られていない。例えば１組（１ライン：１２０ビット）
のイレ−スデ−タSDATAをシフトレジスタ３７にシリア
ル入力し、出力ラッチ３８を、ラッチ信号LATCHLKでラ
ッチ付勢すると、シフトレジスタ３７のシリアルデ−タ
が出力ラッチ３８にセットされる。出力ラッチ３８も、
シフトレジスタ３７のシフト段数と同じく１２８個のラ
ッチ素子（フリップフロップ）を有するが、１２０個の
ラッチ素子の出力（パラレル出力）のそれぞれがイレ−
サ４の各ＬＥＤ（発光ダイオ−ド）の点灯／消灯指示に
用いられる。

【００２７】出力ゲート３９は、ラッチ３８のパラレル
出力と全点灯信号１との論理和を出力する１２０個のＯ
Ｒ回路，出力イネ−ブル信号ＯＥ；図中にはオ−バライ
ンを示すが、この明細書中ではこれをアンダ−ラインで
示す。他の信号に関しても以下同様。）とＯＲ回路出力
との論理積を出力する１２０個のＡＮＤ素子、および、
ＡＮＤ素子の出力が高レベルＨ（又は「１」）のときＬ
ＥＤを点灯する１２０個のスイッチング回路（図７中
の、ＬＥＤに接続されたインバ−タ）を含む。

【００２８】イレ−サコントロ−ラ２からシフトレジス
タ３７に、同期信号SCLKに同期してイレ−スデ−タSDAT
Aをシリアルに与えると、これらがシフトレジスタ３７
にシリアルに転送される。イレ−サコントロ−ラ２から
シフトレジスタ３７および出力ラッチ３８にラッチ信号
LATCHLKを与えると、そのときシフトレジスタ３７にあ
るシリアルデ−タが、出力ラッチ３８にパラレルにラッ
チされて出力ゲート３９（のＯＲ回路）に出力される。
出力イネ−ブル信号ＯＥを出力ゲート３９（のＡＮＤ素
子）に与えると、出力ラッチ３８のパラレル出力がスイ
ッチング回路（ＬＥＤに接続されたインバ−タ）に与え
られ、出力ラッチ３８のパラレル出力の１つ（１ビッ
ト）に着目すると、それが高レベルＨであると該１ビッ
ト出力に接続された１個のＬＥＤが点灯し、低レベルＬ
（又は「０」）であると該ＬＥＤは消灯する。

【００２９】イレ−サコントロ−ラ２からシフトレジス
タ３７および出力ラッチ３８にリセット信号ＲＳを与え
ると、シフトレジスタ３７および出力ラッチ３８のデ−
タはクリアされる。

【００３０】出力ラッチ３８にイレ−スデ−タをラッチ
している状態ならびに出力ラッチ３８をクリアしている
状態のいずれにおいても、全点灯信号１を高レベルＨと
し、かつ、出力イネ−ブル信号ＯＥを高レベルＨにする
と、出力ゲート３９の全ＡＮＤ素子の出力が高レベルＨ
となり、イレ−サ４の全ＬＥＤがすべて点灯（全点灯）
する。

【００３１】図２に、イレ−サコントロ−ラ２の構成の
概要を示す。このイレ−サコントロ−ラ２は、１個の集
積回路となっているものであり、構成の詳細は図３〜６
に示し後述する。

【００３２】まず図２を参照して概要を説明すると、イ
レ−サコントロ−ラ２には、１ライン分のイレ−スデ−
タ（１２０ビット）を格納するための８×１５ビットの
容量のＦＩＦＯ ＳＲＡＭ の４個の集合でなるＳＲＡ
Ｍ２３がある。ＳＲＡＭ２３の中の各ＳＲＡＭへの１ラ
イン分のイレ−スデ−タの書込みは、コマンド制御回路
２１，入力制御回路２２，ライト制御回路２４および入
力セレクタ２６で行なわれるが、ＭＰＵ１が、イレ−ス
デ−タはＲＡＭ（図１）から読出して入力セレクタ２６
に与えかつ書込み制御デ−タをコマンド制御回路２１お
よび入力制御回路２２に与える。換言すると、コマンド
制御回路２１，入力制御回路２２，ライト制御回路２４
および入力セレクタ２６が、ＭＰＵ１の指令に応答し
て、ＭＰＵ１が与えるイレ−スデ−タを、ＳＲＡＭ２３
内の、ＭＰＵ１が指定する１単位のＳＲＡＭに書込む。

【００３３】イレ−サコントロ−ラ２には更に、タイミ
ングデ−タおよびデ−タ数（組数）格納用のＲＡＭ２９
があり、これに、比較レジスタ１〜４およびライトサイ
クルレジスタが割り当てられている。比較レジスタ１〜
４は、ＳＲＡＭ２３内の４個のＳＲＡＭのそれぞれに対
応付けられているものであり、それぞれにイレ−スデ−
タの出力タイミングを指定するデ−タすなわちタイミン
グデ−タが格納される。ライトサイクルレジスタは、Ｓ
ＲＡＭ２３に書込んだデ−タ数（ライン数＝組数）＝比
較レジスタ１〜４に書込んだタイミングデ−タ数（組
数）を格納するためのものである。ＲＡＭ２９内の各レ
ジスタへのデ−タの書込みは、コマンド制御回路２１，
入力制御回路２２および入力選択回路３０で行なわれる
が、これらのデ−タはすべて、作像処理のためＭＰＵ１
がその内部で作成し保持しているものであり、タイミン
グデ−タは入力選択回路３０に、組数デ−タはデ−タラ
インＤ０〜Ｄ７を介してライトサイクルレジスタに与え
る。換言すると、コマンド制御回路２１，入力制御回路
２２，ライト制御回路２４および入力セレクタ２６が、
ＭＰＵ１の指令に応答して、ＭＰＵ１が与えるタイミン
グデ−タを、ＲＡＭ２９内の、ＭＰＵ１が指定する比較
レジスタに書込み、組数（ライトサイクル）デ−タは、
コマンド制御回路２１および入力制御回路２２が、ＭＰ
Ｕ１の指令に応答して、ＭＰＵ１が与えるライトサイク
ルデ−タを、ＲＡＭ２９内のライトサイクルレジスタに
書込む。

【００３４】所要組分のイレ−スデ−タおよびタイミン
グデ−タ、ならびにライトサイクルデ−タを、ＳＲＡＭ
２３およびＲＡＭ２９に書込んだ後、ＭＰＵ１がイレ−
サコントロ−ラ２にシリアルＯＵＴ設定コマンド６を与
えると、リ−ド制御回路２５はこのシリアルＯＵＴ設定
コマンド６に応答して、ＭＰＵ１が与える同期クロック
パルス（タイミングパルス）φに同期して、ＳＲＡＭ２
３（の第１番〜第４番のＳＲＡＭ）からのパラレル８ビ
ット単位のデ−タ読出しを開始し、第１番のＳＲＡＭの
読出しデ−タを出力セレクタ２７を介してＰ／Ｓ（パラ
レル／シリアル）変換回路２８に出力する。Ｐ／Ｓ変換
回路２８は、８ビット単位でパラレルデ−タをシリアル
に出力する。このシリアルデ−タSDATAは、イレ−サド
ライバ３のシフトレジスタ３７に与えられる。

【００３５】リ−ド制御回路２５は、ライトサイクルカ
ウンタ３５が１カウントアップすると出力セレクタ２７
による出力を、第２番のＳＲＡＭに変える。以下同様
に、ライトサイクルカウンタ３５が１カウントアップす
る毎に、出力セレクタ２７による出力を、第３番，第４
番のＳＲＡＭに変える。

【００３６】分周回路３２が、シリアルＯＵＴ設定コマ
ンド６が到来してからタイミングパルスφをカウンタ３
３に与え、カウンタ３３は、このパルスをカウントアッ
プする。

【００３７】一方、ライトサイクルカウンタ３５は出力
選択回路３１に、「比較レジスタ１のデ−タの出力」を
指示する信号を与えており、カウンタ３３のカウントデ
−タが比較レジスタ１のデ−タと合致すると、比較回路
３４がこれを表わす信号（第１割込み信号ＩＮＴ１，ラ
ッチ信号LATCHCLK，出力イネ−ブル信号ＯＥ）をイレ−
サドライバ３に出力すると共に、ライトサイクルカウン
タ３５に与える。これによりライトサイクルカウンタ３
５が１カウントアップする。

【００３８】第１割込み信号ＩＮＴ１は、イレ−サドラ
イバ３への１回のイレ−スデ−タ設定を完了したことを
意味する。ラッチ信号LATCHCLKは、イレ−サドライバ３
に対し、シフトレジスタ３７のシリアルデ−タの出力ラ
ッチ３８へのラッチを指示するラッチ指令信号であり、
出力イネ−ブル信号ＯＥは、イレ−サドライバ３に対
し、出力ラッチ３８のラッチデ−タに基づいたイレ−サ
３の点灯付勢を指示するイレ−サオン指令信号である。

【００３９】ライトサイクルカウンタ３５が１カウント
アップしたことにより、出力選択回路３１に、「比較レ
ジスタ２のデ−タの出力」を指示する信号が与えられ、
出力セレクタ２７には、リ−ド制御回路２５を介して、
第２番のＳＲＡＭの読出しデ−タの出力を指示する信号
が与えられる。

【００４０】その後カウンタ３３のカウントデ−タが比
較レジスタ２のデ−タと合致すると、比較回路３４がこ
れを表わす信号（第１割込み信号ＩＮＴ１，ラッチ信号
LATCHCLK，出力イネ−ブル信号ＯＥ）をイレ−サドライ
バ３に出力すると共に、ライトサイクルカウンタ３５に
与える。ライトサイクルカウンタ３５は、これに応答し
て１カウントアップし、出力選択回路３１に、「比較レ
ジスタ３のデ−タの出力」を指示する信号を与える。出
力セレクタ２７には、リ−ド制御回路２５を介して、第
３番のＳＲＡＭの読出しデ−タの出力を指示する信号が
与えられる。

【００４１】その後カウンタ３３のカウントデ−タが比
較レジスタ３のデ−タと合致すると、比較回路３４がこ
れを表わす信号（第１割込み信号ＩＮＴ１，ラッチ信号
LATCHCLK，出力イネ−ブル信号ＯＥ）をイレ−サドライ
バ３に出力すると共に、ライトサイクルカウンタ３５に
与える。ライトサイクルカウンタ３５は、これに応答し
て１カウントアップし、出力選択回路３１に、「比較レ
ジスタ４のデ−タの出力」を指示する信号を与える。出
力セレクタ２７には、リ−ド制御回路２５を介して、第
４番のＳＲＡＭの読出しデ−タの出力を指示する信号が
与えられる。

【００４２】その後カウンタ３３のカウントデ−タが比
較レジスタ４のデ−タと合致すると、比較回路３４がこ
れを表わす信号（第１割込み信号ＩＮＴ１，ラッチ信号
LATCHCLK，出力イネ−ブル信号ＯＥ）をイレ−サドライ
バ３に出力すると共に、ライトサイクルカウンタ３５に
与える。ライトサイクルカウンタ３５は、これに応答し
て１カウントアップし、カウントデ−タが４を表わすも
のとなる。

【００４３】ＲＡＭ２９のライトサイクルレジスタに
は、組数４を表わすデ−タが格納されているので、比較
回路３６が合致を表わす信号（第２割込み信号ＩＮＴ
２，書込みイネ−ブル信号ＷＥ）を発生する。

【００４４】第２割込み信号ＩＮＴ２は、１画像領域分
（作像１回）のイレ−スデ−タ出力設定を完了したこと
を意味する。書込みイネ−ブル信号ＷＥは、次の作像に
関するイレ−スデ−タ，タイミングデ−タおよびライト
サイクル数をＳＲＡＭ２３およびＲＡＭ２９に新たに書
込み可であることを意味する。

【００４５】なお、以上は、４ライン分のイレ−スデ−
タを、それぞれＳＲＡＭ２３の第１番〜第４番のＳＲＡ
Ｍに書込み、ＲＡＭ２９の比較レジスタ１〜４には、各
ライン（各組）のイレ−スデ−タの出力タイミングを書
込み、かつライトサイクルレジスタに４（組数）を書込
んでいる場合のデ−タ読出し動作である。イレ−スデ−
タの書込数（組数）が少い場合、例えば２ライン分のイ
レ−スデ−タを、それぞれＳＲＡＭ２３の第１番および
第２番のＳＲＡＭに書込み、ＲＡＭ２９の比較レジスタ
１および２に各ラインのイレ−スデ−タの出力タイミン
グを書込み、かつライトサイクルレジスタに２を書込ん
でいる場合には、ライトサイクルカウンタ３５のカウン
トデ−タが２になったときに、比較回路３６が合致を表
わす信号（ＩＮＴ２，ＷＥ）を発生する。

【００４６】第１および第２割込み信号ＩＮＴ１，ＩＮ
Ｔ２はＭＰＵ１に与えられる。第１割込み信号ＩＮＴ１
を受けるとＭＰＵ１は、イレ−サコントロ−ラ２に、割
込み信号のリセットを指示する割込み解除コマンドデ−
タを与え、この時点に、すでにイレ−サコントロ−ラ２
に設定しているイレ−スデ−タ，タイミングデ−タ又は
ライトサイクル数の変更が必要であると、書替え指令お
よび情報を与えて、デ−タを書替える。第２割込み信号
ＩＮＴ２が発生すると、ＭＰＵ１は、イレ−サコントロ
−ラ２に、割込み解除コマンドデ−タを与え、その後次
の作像のための、イレ−スデ−タ，タイミングデ−タお
よびライトサイクル数を設定する。先に設定したこれら
のデ−タと同じデ−タで良いときには、これらのデ−タ
がＳＲＡＭ２３およびＲＡＭ２９に存在するので、デ−
タ書込みを行なうことなく、リセット信号RESET（Ｒ
Ｓ）をイレ−サコントロ−ラ２に与え、そしてシリアル
ＯＵＴ設定コマンド６を与えるのみでよい。

【００４７】以上に説明した動作をイレ−サコントロ−
ラ２に行なわせるために、ＭＰＵ１がイレ−サコントロ
−ラ２に与えるコマンドの内容（意味）を図８に、コマ
ンドデ−タおよびそれによって設定されるイレ−サコン
トロ−ラ２の出力を図９に示し、以上に説明した動作に
関連するＭＰＵ１およびイレ−スコントロ−ラ２の情報
処理の概要を図１０〜図１２に示す。

【００４８】上述のイレ−サコントロ−ラ２（図２）の
構成をより詳細に図３〜図６に示す。なお、図３〜図６
を、この順につなぎ合せることにより、図２に示すイレ
−サコントロ−ラ２の、比較的に詳細な構成図が表われ
る。以下、図３〜図６の回路要素を、より具体的に説明
する。

【００４９】分周回路３２（図５）： ＭＰＵ１が与えるクロック入力Φとコマンド制御回路２
１の出力４とデ−タバスのＤ０，Ｄ１ラインのデ−タに
より、イレ−サドライバ３に転送するシリアルデータSD
ATAに同期したシフトクロック（ＳＣＬＫ）と、ＦＩＦ
Ｏ ＳＲＡＭ２３から出力されるパラレルデータ（８ビ
ット）を、Ｐ／Ｓ変換回路のパラレルイン／シリアルア
ウトのシフトレジスタでシリアル信号に変換するための
クロックを発生する分周回路３２１と、リ−ド制御回路
２５からの、ＳＲＡＭ２３内での読出しＳＲＡＭの切換
えを表わすタイミング信号Ｒ２に同期したパルス（カウ
ンタ３３がカウントするイレ−スデ−タ切換え同期パル
ス）を発生するフリップフロップ３２２と、がある。出
力アンドゲ−ト３２３には、８ビットデ−タのシリアル
出力区間を表わす信号Ｒ１がリ−ド制御回路２５から与
えられ、この信号Ｒ１により、Ｐ／Ｓ変換回路２８のシ
リアルデ−タ出力に同期したシフトクロックＳＣＬＫの
みが、イレ−サドライバ３に与えられる。

【００５０】Ｐ／Ｓ変換回路２８（図５）： ＦＩＦＯ ＳＲＡＭ２３から出力されるパラレルデータ
（８ビット単位）をロ−ドして分周回路３２１が与える
クロック（ＳＣＬＫ）に同期して、シリアルに、イレ−
スドライバ３に出力する。

【００５１】ＦＩＦＯ ＳＲＡＭ２３（図４）： イレーサ３の直線配列１２０個のＬＥＤのそれぞれに１
ビット（点灯／消灯）を与えるための、１５×８＝１２
０ビットのイレ−スデ−タを格納するＦＩＦＯメモリ(F
irst In First-Out Memory)２３１〜２３４を、４個備
えている。どのメモリに１ライン分（１２０ビット）の
イレ−スデ−タを格納する（書込む）かは、コマンド制
御回路２１が指定し、イレ−スデ−タは、デ−タバスＤ
０〜Ｄ７を介してメモリに与えられ、メモリ内書込みア
ドレスはライト制御回路２４が制御する。ライト制御回
路２１には、カウンタ(Write Pointer)を備えており、
ライト毎に、カウンタにより桁が選択される。

【００５２】ＳＲＡＭ２３からのイレ−スデ−タの読出
しはリード制御回路２５が制御する。リード制御回路２
５は、シリアルＯＵＴ設定コマンド６によりリード動作
を開始し、書き込んだ順番にデ−タを読出す。リ−ド制
御回路２５は、出力セレクタ２７を制御して、Ｐ／Ｓ変
換回路２８に出力するデ−タを、メモリ２３１〜２３４
単位で選択する。この選択は、ライトサイクルカウンタ
３５のカウント値に従って行なう。すなわち、ライトサ
イクルカウンタ３５のカウント値が出力選択回路３１の
第１番の選択回路３０１を指定しているときに出力セレ
クタ２７の第１番のセレクタ回路２７１をオンに、ライ
トサイクルカウンタ３５のカウント値が出力選択回路３
１の第２番〜第４番の選択回路３０２〜３０４を指定し
ているときに出力セレクタ２７の第２番〜４番のセレク
タ回路２７２〜２７４をオンにする。

【００５３】コマンド制御回路２１（図３）： アドレス信号Ａ０〜Ａ３をラッチしデコードして、各回
路に出力する。すなわちＭＰＵ１が与えるコマンドデ−
タ（図８，図９）を解読して、イレ−スコントロ−ラ２
の各部にコマンド対応の指示を与える。

【００５４】ＲＡＭ２９の比較レジスタ１〜４（図
５）： それぞれ、１ライン分のイレ−スデ−タをイレ−スドラ
イバ３に出力（ラッチ）するタイミングを表わすデ−タ
（タイミングデ−タ）を収納する。デ−タ書込み時に
は、コマンド制御回路２１によりどのレジスタに書込む
かが指定され、タイミングデ−タは、デ−タバスＤ０〜
Ｄ７から与えられる。どのレジスタからデ−タを読出す
（出力する）かは、出力選択回路３１の選択回路３１１
〜３１４と、これらのオンを制御するライトサイクルカ
ウンタ３５のカウント値により定まる。すなわち、カウ
ンタ３３のカウント値と出力選択回路３１の選択出力デ
−タの値が合致する毎に、出力選択回路３１が比較レジ
スタｊの選択出力から比較レジスタｊ＋１の選択出力に
切換わり、比較回路３４に与えられるタイミングデ−タ
が第ｊ番のものから第ｊ＋１番のものに切換わる。

【００５５】カウンタ３３（図６）： コマンド制御回路２１により、ＭＰＵ１が与えるシリア
ルＯＵＴ設定コマンド６をデコ−ドした信号６が与えら
れると、タイミングパルス（クロック入力）Φをカウン
トアップする。

【００５６】比較回路３４（図６）： カウンタ３３のカウントデ−タ（現タイミング）と比較
回路の出力データ（指定タイミング）を比較し、一致す
ると一致信号を出力する。この一致信号に応答して、フ
リップフロップ３４２がセットされて第１割込み信号Ｉ
ＮＴ１を発生し、一致信号がそのままラッチ信号LATCHC
LKとしてイレ−サドライバ３に与えられ、一致信号に応
答してフリップフロップ３４７がセットされて、その出
力をインバ−タ３４８で反転した信号が出力イネ−ブル
信号ＯＥとしてイレ−サドライバ３に与えられる。また
この一致信号をライトサイクルカウンタ３５がカウント
アップする。

【００５７】ＲＡＭ２９のライトサイクルレジスタ２９
５（図５）： １枚コピー時の感光体ドラム上の画像形成領域を区画
し、また必要に応じて画像形成領域内に画像消去領域を
形成するために必要な、イレ−スパタ−ン変更回数（イ
レ−スデ−タの組数）が収納される。このレジスタ２９
５はコマンド制御回路２１により選択され、回数デ−タ
はデ−タバスＤ０〜Ｄ７で与えられる。

【００５８】ライトサイクルカウンタ３５（図６）： 比較回路３４が出力する一致信号をカウントし、カウン
トデ−タをリ−ド制御回路２５および出力選択回路３１
に与える。

【００５９】比較回路３６（図６）： ライトサイクルレジスタ２９５（図５）の回数（組数）
デ−タとライトサイクルカウンタのカウントデ−タとの
比較を行い、一致すると、一致信号を発生する。この一
致信号は１枚のコピー紙のイレース設定動作終了を意味
し、この一致信号によりフリップフロップ３６２がセッ
トされて第２割込み信号ＩＮＴ２を発生する。

【００６０】−端子説明− ＲＥＳＥＴ：”Ｌ”でコマンド制御回路２１をリセッ
ト、ＦＩＦＯ ＳＲＡＭ２３のライト制御回路２４の内
部メモリアドレス（アドレスPointer）およびリード制
御回路２５のリードPointerを初期設定する。このRESET
に応答してアンドゲ−ト２１３（図３）が発生するリセ
ット信号ＲＳにより、ＳＲＡＭ２３，ＲＡＭ２９以外
の、イレ−サコントロ−ラ２内各種要素がリセットさ
れ、イレ−サコントロ−ラ２の出力信号がリセットされ
る。

【００６１】Φ（クロック入力；タイミングパルス）：
内部回路を制御するクロック， ＣＳ（チップセレクト入力）：”Ｌ”レベルで、Ａ０〜
Ａ３，ＷＲ，ＲＤ，Ｄ０〜Ｄ７が有効， ＷＲ（ライト入力）：デ−タの書き込み、コマンド設定
を行う。

【００６２】Ａ０〜Ａ３（Address）：コマンドを設定
する信号、ＦＩＦＯ ＳＲＡＭ２３の選択，ＲＡＭ２９
の選択を行う（図９参照）。

【００６３】Ｄ０〜Ｄ７（データバス）：データバス， ＳＣＬＫ（シフトクロック出力）：シリアル・イレ−ス
デ−タSDATAをシリアルシフトするクロック， ＳＤＡＴＡ（シリアルデ−タ出力）：ＦＩＦＯ ＳＲＡ
Ｍ２９に書き込まれたデータをシリアル変換したシリア
ルデ−タ出力端。シリアルデ−タは、ＳＣＬＫに同期し
て、出力される。

【００６４】ＩＮＴ１（割り込み出力１）：１組のイレ
−スデ−タによるイレースタイミングとなったことを表
わす。

【００６５】ＩＮＴ２（割り込み出力２）：１枚のコピ
ー紙の最後のイレースデ−タによるイレ−スタイミング
になったことを表わす。

【００６６】ＬＡＴＣＨＣＬＫ（ラッチクロック出
力）：シリアルデ−タのパラレルラッチを指示するクロ
ック。

【００６７】ＯＥ（出力イネーブル）：”Ｌ”レベルで
パラレルラッチデ−タの、イレ−サ３への出力を指示。

【００６８】

【発明の効果】以上の通り、本発明のイレ−サ制御装置
(1+2+3)によれば、例えば複写機の露光除電用にイレ−
サを用いる場合には、コピ−プロセスを制御する作像制
御手段であるＭＰＵは、１コピ−サイクルと次のコピ−
サイクルの間（転写紙と転写紙の間）で、１枚のコピー
動作に必要なイレースデ−タおよびイレース切換タイミ
ングデ−タを、該１枚のコピ−のための作像を開始する
直前に、イレ−スデ−タメモリ手段(23)およびタイミン
グデ−タメモリ手段(29)に格納すれば、その後は、イレ
−サコントロ−ラ(2)が、１枚のコピ−に関するイレ−
ス処理全てを行なうことになり、ＭＰＵの、イレ−ス処
理負荷が大幅に軽減し、かつ、イレ−ス領域処理が高速
リアルタイム処理で実現する。また、作像中に、ＭＰＵ
の制御又は監視に従ってイレースデ−タをイレ−サコン
トロ−ラ(2）に転送する必要がないので、イレ−スデ−
タの切換えタイミングを精細に設定することができ、イ
レース精度（分解能）が向上する。

【図面の簡単な説明】

【図１】 本発明の一実施例の全体概要を示すブロック
図である。

【図２】 図１に示すイレ−サコントロ−ラ２の構成を
やや詳細に示すブロック図である。

【図３】 図２に示すイレ−サコントロ−ラ２の一部を
詳細に示すブロック図である。

【図４】 図２に示すイレ−サコントロ−ラ２の一部を
詳細に示すブロック図である。

【図５】 図２に示すイレ−サコントロ−ラ２の一部を
詳細に示すブロック図である。

【図６】 図２に示すイレ−サコントロ−ラ２の一部を
詳細に示すブロック図である。

【図７】 図１に示すイレ−サドライバ３の一部の構成
を示すブロック図である。

【図８】 図１に示すＭＰＵ１が発生するコマンドの種
類を示す図表である。

【図９】 図１に示すＭＰＵ１が発生するコマンドのデ
−タ構成と、それによって設定されるイレ−サコントロ
−ラ２の出力信号を示す図表である。

【図１０】 図１に示すＭＰＵ１とイレ−サコントロ−
ラ２の情報処理の概要の一部を示すフロ−チャ−トであ
る。

【図１１】 図１に示すＭＰＵ１とイレ−サコントロ−
ラ２の情報処理の概要の一部を示すフロ−チャ−トであ
る。

【図１２】 図１に示すＭＰＵ１とイレ−サコントロ−
ラ２の情報処理の概要の一部を示すフロ−チャ−トであ
る。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−105571（ＪＰ，Ａ) 特開 平２−39069（ＪＰ，Ａ) 特開 昭62−222275（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G03G 15/047 G03G 21/00 370 - 502 G03G 21/14

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】多数の発光素子を配列したイレ−サの各発
   光素子宛てのイレ−スデ−タをラッチするためのラッチ
   手段を備え、イレ−サをラッチ手段のイレ−スデ−タに
   従って発光素子単位で通電付勢するイレ−サドライバ； 複数組のイレ−スデ−タを格納するためのイレ−スデ−
   タメモリ手段，そのイレ−スデ−タをシリアル変換して
   前記イレ−サドライバに出力するイレ−スデ−タ出力手
   段，それが出力するシリアルデ−タを前記イレ−サドラ
   イバにラッチするタイミングを指定する複数組のタイミ
   ングデ−タを格納するためのタイミングデ−タメモリ手
   段，タイミングパルスをカウントするカウント手段、お
   よび、該カウント手段のカウント値が、タイミングデ−
   タメモリ手段の各組のタイミングデ−タと合致すると、
   合致したタイミングに対応する組のイレ−スデ−タのシ
   リアル出力をイレ−サドライバにラッチするためのラッ
   チ信号を、前記イレ−サドライバに出力する出力制御手
   段を含み、作像制御手段からの設定コマンドに応答して
   前記カウント手段によるタイミングパルスのカウントを
   開始する、イレーサコントローラ；および、１作像領域分の複数組のイレ−スデ−タおよびタイミン
   グデータをそれぞれ、前記イレ−スデ−タメモリ手段お
   よびタイミングデ−タメモリ手段に書込み、設定コマン
   ドをイレーサコントローラに与える、作像制御手段； を備えるイレーサ制御装置。
2. 【請求項２】 前記イレーサコントローラは、前記カウ
   ント値が、タイミングデ−タメモリ手段の各組のタイミ
   ングデ−タと合致したとき、第１割り込み信号を前記作
   像制御手段に与える；請求項１記載のイレーサ制御装
   置。
3. 【請求項３】 前記イレーサコントローラは、前記ラッ
   チ信号の出力回数を計数する計数手段を有し、該計数値
   が前記タイミングデ−タの組数に合致したとき、第２割
   り込み信号を前記作像制御手段に与える；請求項１記載
   のイレーサ制御装置。
4. 【請求項４】 前記作像制御手段は、第２割り込み信号
   に応答して、先に書込んだイレ−スデ−タおよびタイミ
   ングデータでよいときには、前記書込みを行うことな
   く、設定コマンドを前記イレ−サコントロ−ラに与え
   る；請求項３記載のイレーサ制御装置。
5. 【請求項５】 前記イレ−サコントロ−ラは、ラッチし
   たイレ−スデ−タによるイレ−サの通電付勢を指示する
   出力イネ−ブル信号をイレ−サドライバに出力する手段
   を更に備える；請求項１，請求項２，請求項３又は請求
   項４に記載のイレーサ制御装置。
6. 【請求項６】 前記イレ−サコントロ−ラは、前記出力
   イネ−ブル信号を取り消すリセット手段を更に備える；
   請求項５に記載のイレーサ制御装置。
7. 【請求項７】 前記イレ−サドライバはラッチ手段のイ
   レ−スデ−タと全点灯制御信号の論理和に応答して発光
   素子を通電付勢するための論理和手段を含み；前記イレ
   −サコントロ−ラは更に、全点灯を指示する全点灯制御
   信号をイレ−サドライバに出力する指令手段を備える；
   請求項５又は請求項６に記載のイレーサ制御装置。