JP3568971B2 - 半導体装置の保護回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、半導体装置のパッドに印加される静電気や高電圧によって起こる破壊から半導体装置を保護する保護回路の構成に関する。
【０００２】
【従来の技術】
従来、半導体装置において静電気や高電圧によって引き起こされる過大な電圧が外部入力として印加された場合、半導体装置の内部回路（以下内部回路と称する）を保護するため保護回路が用いられている。
【０００３】
代表的な保護回路は図４に示すように構成されている。すなわち、Ｐチャンネルトランジスタ１とＮチャンネルトランジスタ２とは相補型ＭＯＳＦＥＴ（以下ＣＭＯＳＦＥＴという）による内部回路３を構成し、各々のトランジスタのゲート電極は入力保護回路４を介してパッド８に接続されている。
【０００４】
入力保護回路４はパッド８と内部回路３との間に抵抗５を直列に介在させると共に、電圧クランプ用の第１のダイオード６および第２のダイオード７を並列に挿入して入力保護回路４を構成している。
【０００５】
一般に第１のダイオード６、および第２のダイオード７のブレークダウン電圧は、内部回路３を構成するトランジスタのゲート酸化膜の絶縁耐圧よりも低く設定されている。このため、パッド８に外部から過大な電圧が印加されてもゲート酸化膜はブレークダウン電圧にクランプされる。
【０００６】
また、抵抗５は第１のダイオード６および第２のダイオード７に流れる電流を制限し、これらふたつの第１のダイオード６および第２のダイオード７の破壊を保護する役割を持っている。
【０００７】
一般に抵抗５は半導体装置の基板へキャリア注入を起こし、ラッチアップ現象を引き起こすことを防止する目的からポリシリコンで形成されている。
【０００８】
【発明が解決しようとする課題】
以上説明したこのような構造の入力保護回路４において、充分な保護耐量を得ようとするには、抵抗５の抵抗値を増加させ保護回路全体に流れる電流を制限するか、あるいは第１のダイオード６および第２のダイオード７の接合部分の面積を増加させダイオード自身が流せる電流値を増加してやれば良い。
【０００９】
しかし、これらの手段は回路動作上の不都合が生じる。すなわち、第１のダイオード６および第２のダイオード７の接合には寄生接合容量Ｃ６および寄生接合容量Ｃ７が存在し、これらの寄生接合容量を充放電するために回路動作に遅れが生じる。
【００１０】
内部回路３のトランジスタのゲート電極を充放電する時定数は次式で表わされる。
ｔ＝Ｒ５（Ｃ６＋Ｃ７＋Ｃ１＋Ｃ２）・・・・・・・（１）
【００１１】
この（１）式でＲ５は抵抗５の抵抗値であり、Ｃ１およびＣ２はそれぞれＰチャンネルトランジスタ１、Ｎチャンネルトランジスタ２の各々のゲート酸化膜容量である。
【００１２】
これらのゲート酸化膜容量Ｃ１およびＣ２は、トランジスタサイズに比例するものであるが、通常の内部回路では第１のダイオード６および第２のダイオード７の寄生接合容量Ｃ６および寄生容量接合Ｃ７に比べて、無視できるほど小さいので整理すると次式のようになる。
ｔ＝Ｒ５（Ｃ６＋Ｃ７）・・・・・・・・・・・・・（２）
【００１３】
この（２）式によれば、従来の保護対策に準じ抵抗Ｒ５、あるいは寄生接合容量Ｃ６および寄生容量接合Ｃ７を大きくすると、半導体装置の動作速度が低下する。
【００１４】
さらに、抵抗５はポリシリコンで形成されているために、抵抗５自身に流れる電流による熱溶解などの破壊現象を防止するために、体積を大きくすることで熱容量を稼ぐ必要がある。すなわち、抵抗５自身の幅や厚さを大型化しなければならない。
【００１５】
これは、パッド８周辺におけるレイアウト面積を圧迫し、第１のダイオード６および第２のダイオード７に充分なレイアウト面積を割り当てることができなくなってしまう。
【００１６】
このようにレイアウト面積が制約された入力保護回路４では、パッド８に過大な入力電圧が印加された場合でも、これを充分に降圧することができなくなる。すなわち、保護耐量が低下するといった課題もある。
【００１７】
以上の説明で明らかなように、従来の入力保護回路４は保護耐量を上げようとすると半導体装置の回路動作が遅くなり、回路動作を速くしようとすると保護耐量が低下する課題がある。さらに充分な保護耐量を得ようとすると、大きなレイアウト面積が必要であるといった課題もある。
【００１８】
これら課題を解決するため、本発明の目的は、過大な入力電圧が印加された場合でも、内部回路に過大な電圧が印加しないように降圧することが可能な半導体装置の保護回路を提供するものである。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置の保護回路は、半導体装置のパッドと内部回路との間に設けられ、該パッドと該内部回路との間に接続する第１の拡散抵抗と、該第１の拡散抵抗と並列接続される第２の拡散抵抗とを有し、前記第１の拡散抵抗と前記第２の拡散抵抗とは、半導体基板に形成する導電型がお互いに異なる拡散層からなり、前記第１及び第２の拡散抵抗のパターン幅は、前記内部回路側の端部よりも前記パッド側の端部のほうが大きいことを特徴とする半導体装置の保護回路であって、前記第１の拡散抵抗は、前記半導体基板に設け、前記半導体基板と異なる導電型の拡散層からなり、前記第２の拡散抵抗は、前記半導体基板に形成する、前記半導体基板と異なる導電型のウェルに設け、該ウェルと異なる導電型の拡散層からなり、前記第１の拡散抵抗と第１の電源との間に前記第１の拡散抵抗をアノードとし前記半導体基板をカソードとする第１のダイオードを有し、前記第２の拡散抵抗と第２の電源との間に前記第２の拡散抵抗をカソードとし前記ウェルをアノードとする第２のダイオードを有し、前記第１の拡散抵抗の周囲を取り囲むように前記第１の拡散抵抗と異なる導電型の拡散層からなる第１のガードリングを設け、前記第２の拡散抵抗の周囲を取り囲むように前記第２の拡散抵抗と異なる導電型の拡散層からなる第２のガードリングを設け、前記第１のガードリングは、前記半導体基板に設け、前記半導体基板と導電型が同じ拡散層からなり、前記第１の電源とコンタクトホールを介して接続し、前記第２のガードリングは、前記ウェルに設け、前記ウェルと導電型が同じ拡散層からなり、前記第２の電源とコンタクトホールを介して接続し、前記半導体基板は、前記第１のガードリングを介して前記第１の電源の電位を供給され、前記ウェルは、前記第２のガードリングを介して前記第２の電源の電位を供給され、前記第１の拡散抵抗と前記第１のガードリングとはフィールド酸化膜で分離され、前記第２の拡散抵抗と前記第２のガードリングとはフィールド酸化膜で分離されてなることを特徴とする。
【００２０】
【作用】
本発明の要点は、パッドと内部回路との間に直列に介在する第１の電流制御用の拡散抵抗と、この第１の拡散抵抗に並列に接続される第２の電流制御用の拡散抵抗とを設け、これらふたつの拡散抵抗のＰＮ接合に分布する電圧クランプ用のダイオードの働きで、パッドに高電圧が印加された場合でもダイオードの順方向特性によってすみやかに電源と導通し、内部回路の破壊を防止するものである。
【００２１】
さらに、保護回路としての抵抗成分は、第１の拡散抵抗と第２の拡散抵抗との並列合成抵抗値となるから、従来の保護回路に用いられている抵抗と同一の抵抗値を用いても保護回路の抵抗は実質的に低くなり、半導体装置の動作を遅らせることなく充分な保護耐量を持つというものである。
【００２２】
【実施例】
以下、本発明による実施例を図面を基に説明する。図１および図２および図３は本発明の一実施例における保護回路を示し、図１は保護回路を示す等価回路図であり、図２は入力保護回路４部分を示す平面図であり、図３は図２の切断線Ａ−Ｂにて切断した場合の断面状態を示す断面図である。なお、本発明を示す図１と従来例を示す図４との図面において同一の構成要素あるいは相当する部分には同一の符号を付けてある。
【００２３】
図１と図２とに示すように、第１の拡散抵抗５１と第２の拡散抵抗５２とは、並列接続されている。
【００２４】
図２において、第１の拡散抵抗５１と第２の拡散抵抗５２とは半導体基板、もしくは半導体基板に選択的に設けられたウェルに形成され、それぞれ反対導電型の拡散層で構成されている。
【００２５】
そしてこの第１の拡散抵抗５１と第２の拡散抵抗５２とは、パッド８（図２には図示せず）に絶縁層１８（図１および図２には図示せず）上に設けられた金属配線８１でコンタクトホール１３を介して接続され、同様に内部回路３（図２には図示せず）に絶縁層１８（図１および図２には図示せず）上に設けられた金属配線８２でコンタクトホール１３を介して接続されている。
【００２６】
実施例では第１の拡散抵抗５１はＮ型の半導体基板（図示せず）にＰ型拡散層で形成し、第２の拡散抵抗５２はＮ型の半導体基板に選択的に設けられたＰ型のウェル１６にＮ型拡散層で形成している。
【００２７】
図３に示すように、第１の拡散抵抗５１のＰＮ接合部にはアノードを第１の拡散抵抗５１のＰ型拡散層で構成し、カソードをＮ型の半導体基板で構成した第１のダイオード６を設ける。
【００２８】
同様に第２の拡散抵抗５２のＰＮ接合部にも、カソードを第２の拡散抵抗５２のＮ型拡散層で構成し、アノードをＰ型のウェル１６で構成した第２のダイオード７を設けている。
【００２９】
第１の拡散抵抗５１の周囲には、フィールド酸化膜１７で分離され、そしてフィールド酸化膜１７間に設けるＮ型拡散層からなる第１のガードリング１１を設ける。
【００３０】
同様に第２の拡散抵抗５２の周囲にも、フィールド酸化膜１７で分離され、そしてフィールド酸化膜１７間の領域に設けるＰ型拡散層からなる第２のガードリング１２を設置している。
【００３１】
この第１のガードリング１１には電源電圧を給電するための第１の電源９（図３には図示せず）と接続する絶縁層１８上に設けられた金属配線１４がコンタクトホール１３を介して接続される。
【００３２】
同様に第２のガードリング１２には第２の電源１０（図３には図示せず）と接続する絶縁層１８上に設けられた金属配線１５がコンタクトホール１３を介して接続されている。
【００３３】
さらに具体的に説明すると、第１のガードリング１１および第２のガードリング１２は、第１のダイオード６および第２のダイオード７を有効的に活用するため、各々第１の拡散抵抗５１および第２の拡散抵抗５２の周囲を囲うように設置している。
【００３４】
すなわち、ダイオードが動作し、電源に電流を流す際に電源系に抵抗成分が付かないようにするためである。
【００３５】
さらに、第１のガードリング１１および第２のガードリング１２は、第１のダイオード６および第２のダイオード７が動作し、Ｎ型の半導体基板もしくはＰ型のウェル１６の電位が不安定になるのを防止することにある。
【００３６】
すなわち、Ｎ型の半導体基板もしくはＰ型ウェル１６に注入されたキャリアによってラッチアップ現象を起こすことを、防止する役割をはたす。
【００３７】
このように、第１の拡散抵抗５１と第１のダイオード６、および第２の拡散抵抗５２と第２のダイオード７とを各々ひとつの素子で構成しているために、小さなレイアウト面積で入力保護回路４を構成することができる。
【００３８】
つぎに本発明の動作を説明する。図１において、パッド８から見てふたつの第１のダイオード６および第２のダイオード７が内部回路３に対して並列に設置されている。
【００３９】
このためパッド８に静電気や高電圧によって引き起こされる過大な電圧が印加された場合、その過大な電圧の極性に係わらず、どちらかのダイオード、あるいは両方のダイオードが動作して、内部回路は低電圧にクランプされる。
【００４０】
第１の拡散抵抗５１と第２の拡散抵抗５２とは並列接続されているから、入力保護回路４の抵抗値、すなわちパッド８と内部抵抗３との間に直列に介在する抵抗値としては次式のようになる。
Ｒ＝（Ｒ５１×Ｒ５２）／（Ｒ５１＋Ｒ５２）
【００４１】
ここでＲ５１は第１の拡散抵抗５１の抵抗値であり、Ｒ５２は第２の拡散抵抗５２の抵抗値である。Ｒ５１およびＲ５２を従来の抵抗値と等しく設計すれば、保護耐量は同じで保護回路の抵抗値は１／２で済む。
【００４２】
以上、本実施例の構成について述べてきたが、本発明はこれらの構成に限定されるものではない。半導体基板に第１の拡散抵抗５１および第１のガードリング１１を形成しているが半導体基板と同一導電型のウェルを形成し、このウェルに第１の拡散抵抗５１および第１のガードリング１１を形成してもかまわない。
【００４３】
またさらに、実施例では第１の拡散抵抗５１および第２の拡散抵抗５２は同様な大きさであるが、これらを構成するＰ型拡散層およびＮ型拡散層の不純物濃度によって大きさが変わっても本発明の目的は達せられるのは言うまでもない。
【００４４】
さらに、以上説明した実施例では、内部回路３はＣＭＯＳＦＥＴで構成されているが、本発明の入力保護回路４はバイポーラトランジスタや、バイポーラトランジスタとＣＭＯＳＦＥＴとで構成される回路にも適していることは明らかである。
【００４５】
【発明の効果】
以上実施例に基づいて説明したように、本発明による保護回路は、電流制御素子である抵抗と電圧クランプ素子であるダイオードをひとつの拡散抵抗として構成し、この拡散抵抗ふたつを並列接続している。このことによって、半導体装置の高速動作に影響することなく、かつレイアウト面積を圧迫せずに充分な保護耐量を発揮することが可能で、その効果は非常に大きい。
【図面の簡単な説明】
【図１】本発明の半導体装置の保護回路を示す回路図である。
【図２】本発明の半導体装置の保護回路を示す平面図である。
【図３】本発明の半導体装置の保護回路部分の断面図である。
【図４】従来の半導体装置の保護回路を示す回路図である。
【符号の説明】
１ Ｐチャンネルトランジスタ
２ Ｎチャンネルトランジスタ
３ 内部回路
４ 入力保護回路
６ 第１のダイオード
７ 第２のダイオード
１１ 第１のガードリング
１２ 第２のガードリング
５１ 第１の拡散抵抗
５２ 第２の拡散抵抗
【産業上の利用分野】
本発明は、半導体装置のパッドに印加される静電気や高電圧によって起こる破壊から半導体装置を保護する保護回路の構成に関する。
【０００２】
【従来の技術】
従来、半導体装置において静電気や高電圧によって引き起こされる過大な電圧が外部入力として印加された場合、半導体装置の内部回路（以下内部回路と称する）を保護するため保護回路が用いられている。
【０００３】
代表的な保護回路は図４に示すように構成されている。すなわち、Ｐチャンネルトランジスタ１とＮチャンネルトランジスタ２とは相補型ＭＯＳＦＥＴ（以下ＣＭＯＳＦＥＴという）による内部回路３を構成し、各々のトランジスタのゲート電極は入力保護回路４を介してパッド８に接続されている。
【０００４】
入力保護回路４はパッド８と内部回路３との間に抵抗５を直列に介在させると共に、電圧クランプ用の第１のダイオード６および第２のダイオード７を並列に挿入して入力保護回路４を構成している。
【０００５】
一般に第１のダイオード６、および第２のダイオード７のブレークダウン電圧は、内部回路３を構成するトランジスタのゲート酸化膜の絶縁耐圧よりも低く設定されている。このため、パッド８に外部から過大な電圧が印加されてもゲート酸化膜はブレークダウン電圧にクランプされる。
【０００６】
また、抵抗５は第１のダイオード６および第２のダイオード７に流れる電流を制限し、これらふたつの第１のダイオード６および第２のダイオード７の破壊を保護する役割を持っている。
【０００７】
一般に抵抗５は半導体装置の基板へキャリア注入を起こし、ラッチアップ現象を引き起こすことを防止する目的からポリシリコンで形成されている。
【０００８】
【発明が解決しようとする課題】
以上説明したこのような構造の入力保護回路４において、充分な保護耐量を得ようとするには、抵抗５の抵抗値を増加させ保護回路全体に流れる電流を制限するか、あるいは第１のダイオード６および第２のダイオード７の接合部分の面積を増加させダイオード自身が流せる電流値を増加してやれば良い。
【０００９】
しかし、これらの手段は回路動作上の不都合が生じる。すなわち、第１のダイオード６および第２のダイオード７の接合には寄生接合容量Ｃ６および寄生接合容量Ｃ７が存在し、これらの寄生接合容量を充放電するために回路動作に遅れが生じる。
【００１０】
内部回路３のトランジスタのゲート電極を充放電する時定数は次式で表わされる。
ｔ＝Ｒ５（Ｃ６＋Ｃ７＋Ｃ１＋Ｃ２）・・・・・・・（１）
【００１１】
この（１）式でＲ５は抵抗５の抵抗値であり、Ｃ１およびＣ２はそれぞれＰチャンネルトランジスタ１、Ｎチャンネルトランジスタ２の各々のゲート酸化膜容量である。
【００１２】
これらのゲート酸化膜容量Ｃ１およびＣ２は、トランジスタサイズに比例するものであるが、通常の内部回路では第１のダイオード６および第２のダイオード７の寄生接合容量Ｃ６および寄生容量接合Ｃ７に比べて、無視できるほど小さいので整理すると次式のようになる。
ｔ＝Ｒ５（Ｃ６＋Ｃ７）・・・・・・・・・・・・・（２）
【００１３】
この（２）式によれば、従来の保護対策に準じ抵抗Ｒ５、あるいは寄生接合容量Ｃ６および寄生容量接合Ｃ７を大きくすると、半導体装置の動作速度が低下する。
【００１４】
さらに、抵抗５はポリシリコンで形成されているために、抵抗５自身に流れる電流による熱溶解などの破壊現象を防止するために、体積を大きくすることで熱容量を稼ぐ必要がある。すなわち、抵抗５自身の幅や厚さを大型化しなければならない。
【００１５】
これは、パッド８周辺におけるレイアウト面積を圧迫し、第１のダイオード６および第２のダイオード７に充分なレイアウト面積を割り当てることができなくなってしまう。
【００１６】
このようにレイアウト面積が制約された入力保護回路４では、パッド８に過大な入力電圧が印加された場合でも、これを充分に降圧することができなくなる。すなわち、保護耐量が低下するといった課題もある。
【００１７】
以上の説明で明らかなように、従来の入力保護回路４は保護耐量を上げようとすると半導体装置の回路動作が遅くなり、回路動作を速くしようとすると保護耐量が低下する課題がある。さらに充分な保護耐量を得ようとすると、大きなレイアウト面積が必要であるといった課題もある。
【００１８】
これら課題を解決するため、本発明の目的は、過大な入力電圧が印加された場合でも、内部回路に過大な電圧が印加しないように降圧することが可能な半導体装置の保護回路を提供するものである。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置の保護回路は、半導体装置のパッドと内部回路との間に設けられ、該パッドと該内部回路との間に接続する第１の拡散抵抗と、該第１の拡散抵抗と並列接続される第２の拡散抵抗とを有し、前記第１の拡散抵抗と前記第２の拡散抵抗とは、半導体基板に形成する導電型がお互いに異なる拡散層からなり、前記第１及び第２の拡散抵抗のパターン幅は、前記内部回路側の端部よりも前記パッド側の端部のほうが大きいことを特徴とする半導体装置の保護回路であって、前記第１の拡散抵抗は、前記半導体基板に設け、前記半導体基板と異なる導電型の拡散層からなり、前記第２の拡散抵抗は、前記半導体基板に形成する、前記半導体基板と異なる導電型のウェルに設け、該ウェルと異なる導電型の拡散層からなり、前記第１の拡散抵抗と第１の電源との間に前記第１の拡散抵抗をアノードとし前記半導体基板をカソードとする第１のダイオードを有し、前記第２の拡散抵抗と第２の電源との間に前記第２の拡散抵抗をカソードとし前記ウェルをアノードとする第２のダイオードを有し、前記第１の拡散抵抗の周囲を取り囲むように前記第１の拡散抵抗と異なる導電型の拡散層からなる第１のガードリングを設け、前記第２の拡散抵抗の周囲を取り囲むように前記第２の拡散抵抗と異なる導電型の拡散層からなる第２のガードリングを設け、前記第１のガードリングは、前記半導体基板に設け、前記半導体基板と導電型が同じ拡散層からなり、前記第１の電源とコンタクトホールを介して接続し、前記第２のガードリングは、前記ウェルに設け、前記ウェルと導電型が同じ拡散層からなり、前記第２の電源とコンタクトホールを介して接続し、前記半導体基板は、前記第１のガードリングを介して前記第１の電源の電位を供給され、前記ウェルは、前記第２のガードリングを介して前記第２の電源の電位を供給され、前記第１の拡散抵抗と前記第１のガードリングとはフィールド酸化膜で分離され、前記第２の拡散抵抗と前記第２のガードリングとはフィールド酸化膜で分離されてなることを特徴とする。
【００２０】
【作用】
本発明の要点は、パッドと内部回路との間に直列に介在する第１の電流制御用の拡散抵抗と、この第１の拡散抵抗に並列に接続される第２の電流制御用の拡散抵抗とを設け、これらふたつの拡散抵抗のＰＮ接合に分布する電圧クランプ用のダイオードの働きで、パッドに高電圧が印加された場合でもダイオードの順方向特性によってすみやかに電源と導通し、内部回路の破壊を防止するものである。
【００２１】
さらに、保護回路としての抵抗成分は、第１の拡散抵抗と第２の拡散抵抗との並列合成抵抗値となるから、従来の保護回路に用いられている抵抗と同一の抵抗値を用いても保護回路の抵抗は実質的に低くなり、半導体装置の動作を遅らせることなく充分な保護耐量を持つというものである。
【００２２】
【実施例】
以下、本発明による実施例を図面を基に説明する。図１および図２および図３は本発明の一実施例における保護回路を示し、図１は保護回路を示す等価回路図であり、図２は入力保護回路４部分を示す平面図であり、図３は図２の切断線Ａ−Ｂにて切断した場合の断面状態を示す断面図である。なお、本発明を示す図１と従来例を示す図４との図面において同一の構成要素あるいは相当する部分には同一の符号を付けてある。
【００２３】
図１と図２とに示すように、第１の拡散抵抗５１と第２の拡散抵抗５２とは、並列接続されている。
【００２４】
図２において、第１の拡散抵抗５１と第２の拡散抵抗５２とは半導体基板、もしくは半導体基板に選択的に設けられたウェルに形成され、それぞれ反対導電型の拡散層で構成されている。
【００２５】
そしてこの第１の拡散抵抗５１と第２の拡散抵抗５２とは、パッド８（図２には図示せず）に絶縁層１８（図１および図２には図示せず）上に設けられた金属配線８１でコンタクトホール１３を介して接続され、同様に内部回路３（図２には図示せず）に絶縁層１８（図１および図２には図示せず）上に設けられた金属配線８２でコンタクトホール１３を介して接続されている。
【００２６】
実施例では第１の拡散抵抗５１はＮ型の半導体基板（図示せず）にＰ型拡散層で形成し、第２の拡散抵抗５２はＮ型の半導体基板に選択的に設けられたＰ型のウェル１６にＮ型拡散層で形成している。
【００２７】
図３に示すように、第１の拡散抵抗５１のＰＮ接合部にはアノードを第１の拡散抵抗５１のＰ型拡散層で構成し、カソードをＮ型の半導体基板で構成した第１のダイオード６を設ける。
【００２８】
同様に第２の拡散抵抗５２のＰＮ接合部にも、カソードを第２の拡散抵抗５２のＮ型拡散層で構成し、アノードをＰ型のウェル１６で構成した第２のダイオード７を設けている。
【００２９】
第１の拡散抵抗５１の周囲には、フィールド酸化膜１７で分離され、そしてフィールド酸化膜１７間に設けるＮ型拡散層からなる第１のガードリング１１を設ける。
【００３０】
同様に第２の拡散抵抗５２の周囲にも、フィールド酸化膜１７で分離され、そしてフィールド酸化膜１７間の領域に設けるＰ型拡散層からなる第２のガードリング１２を設置している。
【００３１】
この第１のガードリング１１には電源電圧を給電するための第１の電源９（図３には図示せず）と接続する絶縁層１８上に設けられた金属配線１４がコンタクトホール１３を介して接続される。
【００３２】
同様に第２のガードリング１２には第２の電源１０（図３には図示せず）と接続する絶縁層１８上に設けられた金属配線１５がコンタクトホール１３を介して接続されている。
【００３３】
さらに具体的に説明すると、第１のガードリング１１および第２のガードリング１２は、第１のダイオード６および第２のダイオード７を有効的に活用するため、各々第１の拡散抵抗５１および第２の拡散抵抗５２の周囲を囲うように設置している。
【００３４】
すなわち、ダイオードが動作し、電源に電流を流す際に電源系に抵抗成分が付かないようにするためである。
【００３５】
さらに、第１のガードリング１１および第２のガードリング１２は、第１のダイオード６および第２のダイオード７が動作し、Ｎ型の半導体基板もしくはＰ型のウェル１６の電位が不安定になるのを防止することにある。
【００３６】
すなわち、Ｎ型の半導体基板もしくはＰ型ウェル１６に注入されたキャリアによってラッチアップ現象を起こすことを、防止する役割をはたす。
【００３７】
このように、第１の拡散抵抗５１と第１のダイオード６、および第２の拡散抵抗５２と第２のダイオード７とを各々ひとつの素子で構成しているために、小さなレイアウト面積で入力保護回路４を構成することができる。
【００３８】
つぎに本発明の動作を説明する。図１において、パッド８から見てふたつの第１のダイオード６および第２のダイオード７が内部回路３に対して並列に設置されている。
【００３９】
このためパッド８に静電気や高電圧によって引き起こされる過大な電圧が印加された場合、その過大な電圧の極性に係わらず、どちらかのダイオード、あるいは両方のダイオードが動作して、内部回路は低電圧にクランプされる。
【００４０】
第１の拡散抵抗５１と第２の拡散抵抗５２とは並列接続されているから、入力保護回路４の抵抗値、すなわちパッド８と内部抵抗３との間に直列に介在する抵抗値としては次式のようになる。
Ｒ＝（Ｒ５１×Ｒ５２）／（Ｒ５１＋Ｒ５２）
【００４１】
ここでＲ５１は第１の拡散抵抗５１の抵抗値であり、Ｒ５２は第２の拡散抵抗５２の抵抗値である。Ｒ５１およびＲ５２を従来の抵抗値と等しく設計すれば、保護耐量は同じで保護回路の抵抗値は１／２で済む。
【００４２】
以上、本実施例の構成について述べてきたが、本発明はこれらの構成に限定されるものではない。半導体基板に第１の拡散抵抗５１および第１のガードリング１１を形成しているが半導体基板と同一導電型のウェルを形成し、このウェルに第１の拡散抵抗５１および第１のガードリング１１を形成してもかまわない。
【００４３】
またさらに、実施例では第１の拡散抵抗５１および第２の拡散抵抗５２は同様な大きさであるが、これらを構成するＰ型拡散層およびＮ型拡散層の不純物濃度によって大きさが変わっても本発明の目的は達せられるのは言うまでもない。
【００４４】
さらに、以上説明した実施例では、内部回路３はＣＭＯＳＦＥＴで構成されているが、本発明の入力保護回路４はバイポーラトランジスタや、バイポーラトランジスタとＣＭＯＳＦＥＴとで構成される回路にも適していることは明らかである。
【００４５】
【発明の効果】
以上実施例に基づいて説明したように、本発明による保護回路は、電流制御素子である抵抗と電圧クランプ素子であるダイオードをひとつの拡散抵抗として構成し、この拡散抵抗ふたつを並列接続している。このことによって、半導体装置の高速動作に影響することなく、かつレイアウト面積を圧迫せずに充分な保護耐量を発揮することが可能で、その効果は非常に大きい。
【図面の簡単な説明】
【図１】本発明の半導体装置の保護回路を示す回路図である。
【図２】本発明の半導体装置の保護回路を示す平面図である。
【図３】本発明の半導体装置の保護回路部分の断面図である。
【図４】従来の半導体装置の保護回路を示す回路図である。
【符号の説明】
１ Ｐチャンネルトランジスタ
２ Ｎチャンネルトランジスタ
３ 内部回路
４ 入力保護回路
６ 第１のダイオード
７ 第２のダイオード
１１ 第１のガードリング
１２ 第２のガードリング
５１ 第１の拡散抵抗
５２ 第２の拡散抵抗
Claims (1)
- 半導体装置のパッドと内部回路との間に設けられ、該パッドと該内部回路との間に接続する第１の拡散抵抗と、該第１の拡散抵抗と並列接続される第２の拡散抵抗とを有し、
前記第１の拡散抵抗と前記第２の拡散抵抗とは、半導体基板に形成する導電型がお互いに異なる拡散層からなり、
前記第１及び第２の拡散抵抗のパターン幅は、前記内部回路側の端部よりも前記パッド側の端部のほうが大きいことを特徴とする半導体装置の保護回路であって、
前記第１の拡散抵抗は、前記半導体基板に設け、前記半導体基板と異なる導電型の拡散層からなり、
前記第２の拡散抵抗は、前記半導体基板に形成する、前記半導体基板と異なる導電型のウェルに設け、該ウェルと異なる導電型の拡散層からなり、
前記第１の拡散抵抗と第１の電源との間に前記第１の拡散抵抗をアノードとし前記半導体基板をカソードとする第１のダイオードを有し、
前記第２の拡散抵抗と第２の電源との間に前記第２の拡散抵抗をカソードとし前記ウェルをアノードとする第２のダイオードを有し、
前記第１の拡散抵抗の周囲を取り囲むように前記第１の拡散抵抗と異なる導電型の拡散層からなる第１のガードリングを設け、
前記第２の拡散抵抗の周囲を取り囲むように前記第２の拡散抵抗と異なる導電型の拡散層からなる第２のガードリングを設け、
前記第１のガードリングは、前記半導体基板に設け、前記半導体基板と導電型が同じ拡散層からなり、前記第１の電源とコンタクトホールを介して接続し、
前記第２のガードリングは、前記ウェルに設け、前記ウェルと導電型が同じ拡散層からなり、前記第２の電源とコンタクトホールを介して接続し、
前記半導体基板は、前記第１のガードリングを介して前記第１の電源の電位を供給され、前記ウェルは、前記第２のガードリングを介して前記第２の電源の電位を供給され、
前記第１の拡散抵抗と前記第１のガードリングとはフィールド酸化膜で分離され、前記第２の拡散抵抗と前記第２のガードリングとはフィールド酸化膜で分離されてなることを特徴とする半導体装置の保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10876893A JP3568971B2 (ja) | 1993-04-13 | 1993-04-13 | 半導体装置の保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10876893A JP3568971B2 (ja) | 1993-04-13 | 1993-04-13 | 半導体装置の保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06302765A JPH06302765A (ja) | 1994-10-28 |
| JP3568971B2 true JP3568971B2 (ja) | 2004-09-22 |
Family
ID=14493000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10876893A Expired - Lifetime JP3568971B2 (ja) | 1993-04-13 | 1993-04-13 | 半導体装置の保護回路 |
Country Status (1)
| Country | Link |
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| JP (1) | JP3568971B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5371274B2 (ja) | 2008-03-27 | 2013-12-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP6243720B2 (ja) * | 2013-02-06 | 2017-12-06 | エスアイアイ・セミコンダクタ株式会社 | Ｅｓｄ保護回路を備えた半導体装置 |
-
1993
- 1993-04-13 JP JP10876893A patent/JP3568971B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| JPH06302765A (ja) | 1994-10-28 |
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