JP3646723B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3646723B2 JP3646723B2 JP2003324451A JP2003324451A JP3646723B2 JP 3646723 B2 JP3646723 B2 JP 3646723B2 JP 2003324451 A JP2003324451 A JP 2003324451A JP 2003324451 A JP2003324451 A JP 2003324451A JP 3646723 B2 JP3646723 B2 JP 3646723B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- tantalum
- etching
- oxygen
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/667—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
- C23F4/00—Processes for removing metallic material from surfaces, not provided for in group C23F1/00 or C23F3/00
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
- H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
- H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H10D64/01318—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/667—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers
- H10D64/669—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers the conductor further comprising additional layers of alloy material, compound material or organic material, e.g. TaN/TiAlN
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0172—Manufacturing their gate conductors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
- H10P50/26—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials
- H10P50/264—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means
- H10P50/266—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only
- H10P50/267—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only using plasmas
Landscapes
- Chemical & Material Sciences (AREA)
- Engineering & Computer Science (AREA)
- Materials Engineering (AREA)
- Mechanical Engineering (AREA)
- Metallurgy (AREA)
- Organic Chemistry (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Drying Of Semiconductors (AREA)
Description
半導体層の上方に絶縁層を形成する工程と、
前記絶縁層の上方に、IVa,VaおよびVIa族金属、およびこれらの金属の窒化物から選択される少なくとも1種を含む導電層を形成する工程と、
SiCl4とNF3と酸素系物質とを含むガスを用いて前記導電層をエッチングする工程と、
を含む。
半導体層の上方に絶縁層を形成する工程と、
前記絶縁層の上方に、タンタル層および窒化タンタル層の少なくともいずれかを含む導電層を形成する工程と、
SiCl4とNF3と酸素系物質とを含むガスを用いて前記導電層をエッチングする工程と、
を含む。
半導体層の上方に絶縁層を形成する工程と、
前記絶縁層の上方に、タンタル層および窒化タンタル層の少なくともいずれかを含む導電層を形成する工程と、
NF3とフルオロカーボンとを含むガスを用いて前記導電層をエッチングする工程と、
SiCl4とNF3と酸素系物質とを含むガスを用いて前記導電層をエッチングする工程と、
をこの順序で含む。
半導体層の上方にゲート絶縁層となる絶縁層を形成する工程と、
前記絶縁層の上方に、第1の窒化タンタル層と体心立方格子相のタンタル層と第2の窒化タンタル層とをこの順序で形成する工程と、
SiCl4とNF3と酸素系物質とを含むガスを用いて、少なくとも前記第1の窒化タンタル層と前記体心立方格子相のタンタル層とをエッチングすることにより、ゲート電極を形成する工程と、
前記半導体層に不純物を導入して、ソース領域またはドレイン領域を構成する第1および第2の不純物層を形成する工程と、
を含む。
さらに、本発明の特徴を明らかにするために行った各種の実験例について述べる。
図5は、エッチングで用いられる混合ガス(NF3+SiCl4)に対するNF3の流量比と、絶縁物(酸化シリコンまたは窒化シリコン)とbccタンタルとの選択比との関係を示す図である。図5において、符号aで示すグラフは、酸化シリコンに対するbccタンタルの選択比を示し、符号bで示すグラフは、窒化シリコンに対するbccタンタルの選択比を示す。
図6は、エッチングで用いられる混合ガス(NF3+SiCl4)に対するNF3の流量比と、絶縁物(酸化シリコンまたは窒化シリコン)と窒化タンタルとの選択比との関係を示す。図6において、符号aで示すグラフは、酸化シリコンに対する窒化タンタルの選択比を示し、符号bで示すグラフは、窒化シリコンに対する窒化タンタルの選択比を示す。
以下の方法によって形成されたサンプルを用いて、SiCl4とNF3とO2との混合ガスによって反応性イオンエッチングを行った。エッチング条件としては、SiCl4とNF3との混合ガスに対するNF3の流量比が15%、酸素の濃度が17ppm、圧力9mTorr、基板温度50℃、RFバイアス127mW/cm2を採用した。このときのタンタルのエッチングレートは、40nm/分程度であった。その結果得られたサンプルの走査型電子顕微鏡(SEM)によって得られた写真を図7および図8(A)、(B)に示した。図7は、絶縁層が酸化シリコン層の場合であり、図8(A)、(B)は、絶縁層が窒化シリコン層の場合であり、(A)は俯瞰の状態、(B)は断面の状態の写真である。
図9は、SiCl4とNF3とO2との混合ガスを用いたエッチングにおける、堆積層とオーバーエッチング時間との関係を示す図である。図9において、横軸はオーバーエッチング時間を示し、縦軸は堆積物層の厚さを示す。この実験例では、以下のようにして堆積層は酸素濃度およびRFバイアスの強度に依存することを確認した。まず、サンプルのbccタンタル層および窒化シリコン層をエッチングし、さらにオーバーエッチングを行い、新たに形成された堆積層の膜厚を測定した。
図12(A),(B)は、本実験例に係るトランジスタのVg−Id特性を示す。図12(A)は、nチャネルMOSFETのVg−Id特性を示し、図12(B)は、pチャネルMNSFETのVg−Id特性を示す。両者のトランジスタは、いずれも窒化タンタル層(膜厚30nm)、bccタンタル層(膜厚100nm)、およびキャップ層としての窒化タンタル層(膜厚30nm)の積層構造を有する。また、nチャネルMOSFETでは、ゲート絶縁膜として熱酸化によって形成された酸化シリコン層(膜厚2.9nm)を有している。pチャネルMNSFETでは、ゲート絶縁膜としてアンモニア−アルゴン雰囲気での高密度プラズマCVDで形成された窒化シリコン層(膜厚3.55nm)を有している。この窒化シリコン層の等価酸化膜厚(EOT)は、1.75nmである。
図13は、上記(5)のVg−Id特性の測定に用いたと同一のpチャネルMNSFETにおけるオフ電流特性を示す図である。図13において、横軸はオフ電流を示し、縦軸はワイブル累積数([ln(−ln(1−F))]で得られるweibullプロット)を示す。本実験例では、6インチウェハにおける60ポイントのMNSFETについてそれぞれオフ電流を求めた。
Claims (6)
- 半導体層の上方に絶縁層を形成する工程と、
前記絶縁層の上方に、タンタル層および窒化タンタル層の少なくともいずれかを含む導電層を形成する工程と、
NF3とフルオロカーボンとを含むガスを用いて前記導電層を反応性イオンエッチングする工程と、
SiCl4とNF3と酸素系物質とを含むガスを用いて前記導電層を反応性イオンエッチングする工程と、
をこの順序で含む、半導体装置の製造方法。 - 請求項1において、
前記SiCl4と前記NF3との合計に対する前記NF3の流量比は、1〜30%である、半導体装置の製造方法。 - 請求項2において、
前記SiCl4と前記NF3との合計に対する前記NF3の流量比は、5〜25%である、半導体装置の製造方法。 - 請求項2または3のいずれかにおいて、
前記SiCl4と前記NF3との合計に対する前記酸素系物質の濃度は、10〜10000ppmである、半導体装置の製造方法。 - 請求項1ないし4のいずれかにおいて、
前記酸素系物質は、酸素である、半導体装置の製造方法。 - 請求項1ないし5のいずれかにおいて、
前記絶縁層は、酸化シリコン、窒化シリコンおよび酸窒化シリコンの少なくともいずれかの層を含む、半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003324451A JP3646723B2 (ja) | 2003-08-12 | 2003-09-17 | 半導体装置の製造方法 |
| CNB2004100710717A CN1312736C (zh) | 2003-08-12 | 2004-07-28 | 半导体装置的制造方法 |
| US10/918,114 US20050095867A1 (en) | 2003-08-12 | 2004-08-12 | Method of manufacturing semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003292041 | 2003-08-12 | ||
| JP2003292041 | 2003-08-12 | ||
| JP2003324451A JP3646723B2 (ja) | 2003-08-12 | 2003-09-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005093674A JP2005093674A (ja) | 2005-04-07 |
| JP3646723B2 true JP3646723B2 (ja) | 2005-05-11 |
Family
ID=34466846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003324451A Expired - Fee Related JP3646723B2 (ja) | 2003-08-12 | 2003-09-17 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20050095867A1 (ja) |
| JP (1) | JP3646723B2 (ja) |
| CN (1) | CN1312736C (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100663357B1 (ko) * | 2005-02-22 | 2007-01-02 | 삼성전자주식회사 | 금속 질화막 패턴을 갖는 트랜지스터의 형성방법들 |
| EP2052098A1 (en) * | 2006-07-27 | 2009-04-29 | L'AIR LIQUIDE, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude | Method of cleaning film forming apparatus and film forming apparatus |
| JP5579374B2 (ja) * | 2008-07-16 | 2014-08-27 | 株式会社日立ハイテクノロジーズ | 半導体加工方法 |
| US8796147B2 (en) | 2010-12-17 | 2014-08-05 | Stmicroelectronics, Inc. | Layer formation with reduced channel loss |
| JP5626010B2 (ja) * | 2011-02-25 | 2014-11-19 | 富士通株式会社 | 半導体装置及びその製造方法、電源装置 |
| US10176996B2 (en) * | 2014-08-06 | 2019-01-08 | Globalfoundries Inc. | Replacement metal gate and fabrication process with reduced lithography steps |
| JP2018152418A (ja) * | 2017-03-10 | 2018-09-27 | 東芝メモリ株式会社 | 半導体装置の製造方法及びエッチング用マスク |
| JP2019096814A (ja) * | 2017-11-27 | 2019-06-20 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2215151C3 (de) * | 1972-03-28 | 1979-05-23 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zum Herstellen von dünnen Schichten aus Tantal |
| US5100505A (en) * | 1990-10-18 | 1992-03-31 | Micron Technology, Inc. | Process for etching semiconductor devices |
| US6087264A (en) * | 1996-05-15 | 2000-07-11 | Samsung Electronics Co., Ltd. | Methods for patterning microelectronic structures using chlorine and oxygen |
| US6211078B1 (en) * | 1997-08-18 | 2001-04-03 | Micron Technology, Inc. | Method of improving resist adhesion for use in patterning conductive layers |
| JP2985858B2 (ja) * | 1997-12-19 | 1999-12-06 | 日本電気株式会社 | エッチング方法 |
| US6465159B1 (en) * | 1999-06-28 | 2002-10-15 | Lam Research Corporation | Method and apparatus for side wall passivation for organic etch |
| US6747289B2 (en) * | 2000-04-27 | 2004-06-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating thereof |
| JP5046452B2 (ja) * | 2000-10-26 | 2012-10-10 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US20030092280A1 (en) * | 2001-11-09 | 2003-05-15 | Applied Materials, Inc. | Method for etching tungsten using NF3 and Cl2 |
| US20040242005A1 (en) * | 2003-04-14 | 2004-12-02 | Chentsau Ying | Method of etching metal layers |
| US20050070382A1 (en) * | 2003-09-29 | 2005-03-31 | Loschiavo Mark A. | Device and method for adding weight to a hockey stick blade |
-
2003
- 2003-09-17 JP JP2003324451A patent/JP3646723B2/ja not_active Expired - Fee Related
-
2004
- 2004-07-28 CN CNB2004100710717A patent/CN1312736C/zh not_active Expired - Fee Related
- 2004-08-12 US US10/918,114 patent/US20050095867A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20050095867A1 (en) | 2005-05-05 |
| JP2005093674A (ja) | 2005-04-07 |
| CN1581442A (zh) | 2005-02-16 |
| CN1312736C (zh) | 2007-04-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7030024B2 (en) | Dual-gate structure and method of fabricating integrated circuits having dual-gate structures | |
| JP3974507B2 (ja) | 半導体装置の製造方法 | |
| JP4791332B2 (ja) | 二重金属ゲートを含む半導体構造及びその製造方法(二重金属ゲートの自己整合集積化) | |
| US7776701B2 (en) | Metal oxynitride as a pFET material | |
| EP2145349B1 (en) | Residue free patterned layer formation method applicable to cmos structures | |
| EP0908934A2 (en) | Method of manufacturing a gate electrode | |
| JP5569173B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| US20100044805A1 (en) | METAL GATES WITH LOW CHARGE TRAPPING AND ENHANCED DIELECTRIC RELIABILITY CHARACTERISTICS FOR HIGH-k GATE DIELECTRIC STACKS | |
| US20070072403A1 (en) | Semiconductor device and method for fabricating the same | |
| WO2003079444A1 (fr) | Dispositif a semi-conducteurs et procede de fabrication | |
| EP1848033A2 (en) | Semiconductor Device and Fabrication Method Therefor | |
| JP2007214538A (ja) | 半導体装置およびその製造方法 | |
| EP1892759A2 (en) | Method for Fabricating dual-metal gate CMOS transistors | |
| US6893924B2 (en) | Dual metal-alloy nitride gate electrodes | |
| JP3646723B2 (ja) | 半導体装置の製造方法 | |
| JP3646718B2 (ja) | 半導体装置の製造方法 | |
| US20080203447A1 (en) | Low-temperature electrically activated gate electrode and method of fabricating same | |
| US8445381B2 (en) | Oxide-nitride stack gate dielectric | |
| JP5195421B2 (ja) | 半導体装置 | |
| JP2006245306A (ja) | 半導体装置の製造方法 | |
| KR19980015879A (ko) | 반도체장치 및 그 제조방법(semiconductor device and method for manufacturing the same) | |
| US20080299767A1 (en) | Method for Forming a Semiconductor Device Having a Salicide Layer | |
| JP2008066378A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050118 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050131 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080218 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090218 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090218 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100218 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110218 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110218 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120218 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130218 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130218 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |