JP3664743B2

JP3664743B2 - バーンインボード

Info

Publication number: JP3664743B2
Application number: JP29360393A
Authority: JP
Inventors: 弘之 ▲吉▼岡
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-11-24
Filing date: 1993-11-24
Publication date: 2005-06-29
Anticipated expiration: 2020-06-29
Also published as: JPH07146328A

Description

【０００１】
【産業上の利用分野】
本発明は、半導体装置の試験に使用されるバーンインボードに関する。
【０００２】
近年、半導体装置はゲートアレイ型の多ピン化、高速化に伴い高発熱デバイスが増加すると共に、小型化が要求されてパッケージピンの狭ピッチ化が進んでいる。これにより、製造時の種々なプロセス障害やアセンブリ障害が増えており、バーンインを行う必要がでてきている。
【０００３】
また、同一のパッケージで電源ピンの配置が異なるデバイスが増えてきており、バーンイン時に使用するバーンインボードの多層化を余儀なくされてデバイスの供給納期の短縮に沿えずその対応が要求されている。
【０００４】
このため、実装個数を減少させずに特性を維持するバーンインボードを提供する必要がある。
【０００５】
【従来の技術】
半導体装置の多ピン化が進むと、そのパッケージがＰＧＡ（Pin Grid Array）型となり、バーンインを行うためのバーンインボードもこれに応じて多層化される。そして、ピンの狭ピッチによるノイズ緩和のために、各層毎にグランド（ＧＮＤ）を介在させている。
【０００６】
例えば、ピンが0.3 mmピッチで配列されたＰＧＡ型の半導体装置用のバーンインボードは６層で構成され、ピン配列が水平垂直で１００ミル（2.54mm）、対角で約７０ミル（1.796mm ）のＰＧＡ型の半導体装置用のバーンインボードは１０層で構成される。
【０００７】
そこで、図１０に、従来のバーンインボードのパターン構成図を示す。図１０（Ａ），（Ｂ）はバーンインボード上の半導体装置が挿入されるＩＣソケットの複数のフットパターンのうちの一つであり、図１０（Ａ）は６層（母体基板上に５層）の場合を示しており、図１０（Ｂ）は１０層（母体基板上に９層）の場合を示している。
【０００８】
図１０（Ａ）において、４つの領域１１ａ〜１１ｄのそれぞれに規則的に0.3 mmピッチでピンパターン（例えばφ0.7 mm）１２が配列されて形成されており、外側２列が１層目で引き出しパターン１３ａが形成され、順次１列ごとに２層目から５層目で引き出しパターン１３ｂ〜１３ｅが形成される。これら引き出しパターン１３ａ〜１３ｅはピンパターン１２間で１本形成される。
【０００９】
そして、ピンパターン１２にＩＣソケットのピンが挿入され、半田接続される。
【００１０】
また、図１０（Ｂ）において、空領域１４の周囲にピンパターン１５が水平垂直１００ミル、対角約７０ミルのピッチで配列される。そして、外側２列が１層目で引き出しパターン１６ａ（例えば、幅0.35mm，以下同じ）が形成され、順次２層目から８層目まで１列ごとに引き出しパターン１６ａ〜１６ｈが形成されると共に、内側２列が９層目で引き出しパターン１６ｉが形成される。この場合も引き出しパターン１６ａ〜１６ｉはピンパターン１５間で１本形成される。
【００１１】
従って、通常６層目から９層目までのピンパターン１５が電源ピンとして割り当てた場合に、電源パターンとなる引き出しパターン１６ｆ〜１６ｉの幅が信号用の引き出しパターン１６ａ〜１６ｅと同様の例えば0.35mmとなる。
【００１２】
【発明が解決しようとする課題】
しかし、上述のように、よりピンの狭ピッチ、高発熱デバイス用のバーンインボードを製作する場合、ボードの積層数を増加して、電源層を増加させるが、又はデバイスの実装個数を減少させるかの対応しかとることができず、製造工程の増加やバーンインボードの個数の増加を招きコスト高になるという問題がある。また、バーンインボードを多層板化するとリピート製作時に日数を要するという問題がある。
【００１３】
さらに、電源用の引き出しパターン１６ｆ〜１６ｉを信号用の引き出しパターン１６ａ〜１６ｅと同じ幅でしか形成することができないことから、電源電流変動によるノイズの影響を受け易いという問題がある。
【００１４】
そこで、本発明は上記課題に鑑みなされたもので、ノイズ干渉の低減、低コスト化を図り、製造容易とするバーンインボードを提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記課題は、バーンインが行われる、ＰＧＡ型の半導体デバイスを保持する所定数の保持部の、下方に延出する複数のリードピンの挿入されるリード孔が形成され、該リード孔に対応する配線パターンが形成されるバーンインボードにおいて、前記保持部を実装するためのものであって、総ての前記リード孔が形成されると共に、該リード孔のうち所定列のリード孔に対応する前記配線パターンが両面のそれぞれに形成され、該配線パターンが形成されたリード孔に対応する前記リードピンが不要長さ部分を切断除去されて挿入され接続固定される第１の基板と、該リードピン挿入方向で該第１の基板に重ねられて配置されるものであって、該第１の基板の該配線パターンが形成された該リード孔を除く前記リード孔が形成されると共に、形成された該リード孔のうち総ての又は所定列のリード孔に対応する前記配線パターンが両面のそれぞれに形成され、該配線パターンが形成されたリード孔に対応する前記リードピンが不要長さ部分を切断除去されて挿入され接続固定される第２の基板と、を有して構成することにより解決される。
【００１６】
また、前記保持部のリードピンの個数に応じて前記第２の基板の下方に所定枚数重ねられて配置される基板であって、上方に位置される所定数の基板に前記配線パターンが形成されたリード孔を除く前記リード孔が形成されると共に、形成された該リード孔のうち総ての又は所定列のリード孔に対応する前記配線パターンが両面のそれぞれに形成され、該配線パターンが形成されたリード孔に対応する前記リードピンが不要長さ部分を切断除去されて挿入され接続固定される。
【００１７】
【作用】
上述のように、第１の基板以下に、リードピン挿入方向に所定枚数の基板が重ねられて配置される。これら基板は、上方に位置される基板に挿入されて接続固定されて不要長さ部分を切断除去されたリードピン以外のリードピンに対応するリード孔が形成される。また、リード孔のうち、所定列のリード孔に対応する配線パターンが各基板の両面にそれぞれ形成され、該配線パターンが形成されたリード孔に対応するリードピンが不要長さ部分を切断除去されて挿入され、接続固定されたものである。
【００１８】
このように、配線パターンを両面に形成した基板を半導体デバイスに応じて重ねて配置することから、実装個数を減らすことなく、一枚の基板で多層化するよりも低コストかつ製造容易で短期間で製造することが可能になる。また、各基板で信号系と電源系を分離することが可能となり、電源用の配線パターンが十分な太さで形成されて電源電流変動に伴うノイズ干渉を緩和することが可能となる。
【００１９】
【実施例】
図１に、本発明の一実施例の構成図を示す。図１（Ａ）において、バーンインボード２１は、半導体デバイス（図示せず）を挿入させて保持する保持部であるＩＣソケット２２が所定数実装される第１の基板２３と、第１の基板２３の下方でＩＣソケット２２のリードピン（後述する）の挿入方向に第２の基板２４から第３の基板２５，第４の基板２６，第５の基板２７まで重ねられて配置される。
【００２０】
これら第１〜第５の基板２３〜２７は、４つのスペーサ２８をそれぞれ介在させてネジ２９で取り付けられる。また、一端には、電源を供給し、信号の送受を行うためのコネクタ（接続ピンでもよい）３０が設けられる。なお、第１〜第５の基板２３〜２７はそれぞれ両面に配線パターンが形成される（図２〜図６において説明する）。
【００２１】
そこで、図１（Ｂ）に一つのソケット２２の部分の拡大図が示されており、ＩＣソケット２２のリードピン３１がバーンインボード２１に挿入されている。すなわち、第１の基板２３には、図１（Ｃ）に示すようにＩＣソケット２２のリードピン３１の総てに対応してリード孔３２が形成されており、リードピン３１の外側３列のリードピン３１ａが該第１の基板２３に接続固定され、不要な長さ部分が切断除去される。
【００２２】
また、リードピン３１ａ以外のリードピン３１のさらに外側３列のリードピン３１ｂが第２の基板２４に接続固定されて不要な長さ部分が切断除去される。同様の残りのリードピン３１のうち外側１列のリードピン３１ｃが第３の基板２５に接続固定されて不要な長さ部分が切断除去され、さらに残りのリードピン３１のうち外側１列のリードピン３１ｄが第４の基板２６に接続固定されて不要な長さ部分が切断除去される。
【００２３】
そして、最内側１列のリードピン３１ｅが第５の基板２７に接続固定されて不要な長さ部分が切断除去されるものである。
【００２４】
ところで、上述のように図１（Ｃ）には第１の基板２３に形成されたリード孔３２が示されており、例えば、白抜き部分を信号系とし、黒塗り部分を電源系とし、電源系のうち最内側の１列をグランド（ＧＮＤ）とする。そこで、図１（Ｂ）に示すＩＣソケット２２のリードピン３１（３１ａ〜３１ｅ）に対応させると、外側３列のリード孔３２ａが当該第１の基板２３に接続固定されるリードピン３１ａに対応する。またリード孔３２ｂが下方に配置される第２の基板２４に接続固定されるリードピン３１ｂに対応し、同様にリード孔３２ｃがリードピン３１ｃに、リード孔３２ｄがリードピン３１ｄに、リード孔３１ｅがリードピン３１ｅにそれぞれ対応する。
【００２５】
ここで、図１（Ｄ）は図１（Ｃ）の一部分を示したもので、リード孔３２の形成ピッチ、及び配線パターンについて説明する。
【００２６】
図１（Ｃ），（Ｄ）において、リード孔３２は例えば水平垂直方向にｄ₁＝１００ミル（2.54mm）ピッチであり、対角方向にｄ₂＝約７０ミル（1.796 mm）で配列形成される。また、信号系のリード孔３２ａ，３２ｂより引き出される引き出しパターン３３は、異なるデバイスによっては、信号系のリード孔３２ａ，３２ｂが電源系となる場合もあり、例えば電源系のリードピン３１ｃ，３１ｄで１ピン当たり４００mmＡの電流が流れるとすると0.4 mm幅（１Ａ当たり１mm）で形成する。従って、引き出しパターン３３ａを幅0.4 mmで形成した場合、リード孔３２ａ，３２ｂと引き出しパターン３３との間隔ｄ₄は0.35mmとなる。
【００２７】
そこで、図２〜図６に、図１の第１〜第５の基板の両面パターンの説明図を示す。なお、図２〜図６では、黒塗り部分がパターンの形成されるリード孔として示している。
【００２８】
図２は第１の基板２３であり、図２（Ａ）は部品面（ＩＣソケット２２が実装される面）を示しており、図２（Ｂ）ははんだ面（裏面）を示している。すなわち、第１の基板２３には、実装されるＩＣソケット２２の総てのリードピン３１（３１ａ〜３１ｅ）に対応するリード孔３２（３２ａ〜３２ｅ）が形成される。なお、形成されるリード孔３２には基板両面ではんだによる接続固定するためのランド部（図示せず）が形成される（以下においても同様である）。
【００２９】
図２（Ａ）に示す部品面では外側２列のリード孔３２ａに信号ラインとなる引き出しパターン３３が形成され、図２（Ｂ）に示すはんだ面では外側から３列目のリード孔３２ａに引き出しパターン３３が形成される。なお、上述のランド部と引き出しパターンとが基板上の配線パターンとなる。
【００３０】
そして、図１（Ｂ）に示すように、ＩＣソケット２２のリードピン３１がリード孔３２に挿入され、はんだにより接続固定されると共に、リードピン３１ａの不要な長さ部分が切断除去されるものである。
【００３１】
図３は第２基板２４であり、図３（Ａ）が部品面、図３（Ｂ）がはんだ面を示している。図３（Ａ），（Ｂ）に示される第２の基板２４には、上方に位置される第１の基板２３で引き出しパターン３３が形成されたリード孔３２ａ以外のリード孔３２ｂ〜３２ｅが形成される。
【００３２】
図３（Ａ）に示す部品面では、外側２列のリード孔３２ｂに信号ラインとなる引き出しパターン３３が形成され、図３（Ｂ）に示すはんだ面では外側から３列目のリード孔３２ｂに引き出しパターン３３が形成される。そして、図１（Ｂ）に示すように、ＩＣソケット２２のリードピン３１ｂが該引き出しパターン３３が形成されたリード孔３２ｂに挿入されて、はんだにより接続固定され、不要な長さ部分が切断除去される。
【００３３】
図４は第３基板であり、図４（Ａ）が部品面、図４（Ｂ）がはんだ面を示している。図４（Ａ），（Ｂ）に示される第３の基板２５には、上方に位置された第１及び第２の基板２３，２４で引き出しパターン３３が形成されたリード孔３２ａ，３２ｂ以外のリード孔３２ｃ〜３２ｅが形成される。
【００３４】
図４（Ａ）に示す部品面及び図４（Ｂ）に示すはんだ面では外側１列のリード孔３２ｃのみを含んで配線パターンとして電源べた面３４がそれぞれ形成される。そして、図１（Ｂ）に示すように、ＩＣソケット２２のリードピン３１ｃが該電源べた面３４が形成されたリード孔３２ｃに挿入されてはんだにより接続固定され、不要な長さ部分が切断除去される。
【００３５】
図５は第４基板２６であり、図５（Ａ）が部品面、図５（Ｂ）がはんだ面を示している。図５（Ａ），（Ｂ）に示される第４の基板２６には、上方に位置された第１〜第３の基板２３〜２５で引き出しパターン３３が形成されたリード孔３２ａ〜３２ｃ以外のリード孔３２ｄ，３２ｅが形成される。
【００３６】
図５（Ａ）に示す部品面及び図５（Ｂ）に示すはんだ面では外側１列のリード孔３２ｄのみを含んで配線パターンとして電源べた面３４がそれぞれ形成される。そして、図１（Ｂ）に示すように、ＩＣソケット２２のリードピン３１が該電源べた面３４が形成されたリード孔３２ｄに挿入されて、はんだにより接続固定され、不要な長さ部分が切断除去される。
【００３７】
図６は第５基板２７であり、図６（Ａ）が部品面、図６（Ｂ）がはんだ面を示している。図６（Ａ），（Ｂ）に示される第５の基板２７には、上方に位置された第１〜第４の基板２３〜２６で引き出しパターン３３が形成されたリード孔３２ａ〜３２ｄ以外の内側のリード孔３２ｅが形成される。
【００３８】
図６（Ａ）に示す部品面及び図６（Ｂ）に示すはんだ面では外側１列のリード孔３２ｅのみを含んで配線パターンとして電源べた面３４がそれぞれ形成される。
【００３９】
そして、図１（Ｂ）に示すように、ＩＣソケット２２のリードピン３１ｅが該電源べた面３４が形成されたリード孔３２ｅに挿入されてはんだにより接続固定されるものである。
【００４０】
なお、図２〜図６に示す第１〜第５の基板２３〜２７で構成されるバーンインボード２１にＩＣソケット２２を実装するにあたり、第１の基板２３にまずＩＣソケット２２を挿入してはんだ付けした後にリードピン３１ａを切断し、次に第２の基板２４に残りのリードピン３１ｂ〜３１ｅを挿入してはんだ付けした後にリードピン３１ｂを切断するように順次はんだ付けとリード切断を行うことにより実装してもよい。
【００４１】
また、第１〜第５の基板２３〜２７を重ねて組立てておき、一方でＩＣソケット２２のリードピン３１を予め所定の長さに切断しておいて、当該ＩＣソケット２２を重ねられた第１〜第５の基板２３〜２７のリード孔３２ａ〜３２ｅにそれぞれに挿入して、はんだリフロー等によりはんだ接続をすることにより実装してもよい。
【００４２】
このように、多ピン狭ピッチ、高発熱の半導体デバイスのバーンインを行うにあたり、実装個数を減らすことなく両面基板を重ねて配置させることにより、一枚の基板を多層化するよりも低コストかつ製造容易で短期間で製造することができる。また、第１〜第５の基板２３〜２７で信号系と電源系（グランドＧＮＤを含む）を分離することができ、電源用の配線パターンを電源べた面３４で形成することができることにより電源電流変動に伴うノイズ干渉を緩和することができるものである。
【００４３】
次に、図７に、本発明の他の実施例の構成図を示す。図７は、バーンインボード２１の一部分（ＩＣソケット１個分）を示したもので、それぞれ両面に配線パターン（図８及び図９で説明する）が形成された第１の基板４１及び第２の基板４２で構成され、これらにＩＣソケット４３が実装される。この場合、ＩＣソケット４３のリードピン４４のうち外側３列のリードピン４４ａが第１の基板４１に挿入されてはんだにより接続固定され、不要な長さ部分が切断除去される。そして、残り３列のリードピン４４ｂが第２の基板４２に挿入されてはんだにより接続固定されるものである。
【００４４】
これにより、上記実施例と同様に低コストかつ製造容易で短期間で製造することができる。
【００４５】
そこで、図８及び図９に、図７の第１及び第２の基板の両面パターンの説明図を示す。
【００４６】
図８は第１の基板４１であり、図８（Ａ）は部品面、図８（Ｂ）ははんだ面を示している。第１の基板４１にはＩＣソケット４３のリードピン４４の総てに対応して４つの領域４５ａ〜４５ｄに例えば0.3 mmピッチで径0.7 mmのリード孔４６が形成される。
【００４７】
図８（Ａ）の部品面ではリード孔４６の外側２列のリード孔４６ａに配線パターンとして引き出しパターン４７がそれぞれ形成され、図８（Ｂ）のはんだ面では外側から３列目のリード孔４６ａに引き出しパターン４７が形成される。この両面のリード孔４６ａがＩＣソケット４３のリードピン４４ａに対応する。
【００４８】
すなわち、このリード孔４６ａにＩＣソケット４３のリードピン４４ａが挿入されてはんだにより接続固定され、不要の長さ部分が切断除去される。
【００４９】
図９は第２の基板４２であり、図９（Ａ）は部品面、図９（Ｂ）ははんだ面を示している。第２の基板４２には、４つの領域４５ａ〜４５ｄにおいてＩＣソケット４３のリードピン４４に対応するリード孔４６のうち、第１の基板４２で引き出しパターン４７が形成されたリード孔４６ａ以外のリード孔４６ｂが形成される。このリード孔４６ｂはＩＣソケット４３のリードピン４４ｂに対応する。
【００５０】
図９（Ａ）の部品面ではリード孔４６ｂの外側２列のリード孔４６ｂに配線パターンとして引き出しパターン４７がそれぞれ形成され、図９（Ｂ）のはんだ面では最内側の列のリード孔４６ｂに引き出しパターン４７が形成される。
【００５１】
そして、このリード孔４６ｂにＩＣソケット４３のリードピン４４ｂが挿入されてはんだにより接続固定されるものである。
【００５２】
【発明の効果】
以上のように本発明によれば、バーンインを行う半導体デバイスに応じて両面に配線パターンが形成される基板を所定数重ねて配置し、保持部のリードピンを各基板に順次接続固定して不要長さ部分を切断除去させて実装させる構成とすることにより、ノイズ干渉の低減、低コスト化を図ることができると共に、製造容易となって短期間の製造を行うことができるものである。
【図面の簡単な説明】
【図１】本発明の一実施例の構成図である。
【図２】図１の第１の基板の両面パターンの説明図である。
【図３】図１の第２の基板の両面パターンの説明図である。
【図４】図１の第３の基板の両面パターンの説明図である。
【図５】図１の第４の基板の両面パターンの説明図である。
【図６】図１の第５の基板の両面パターンの説明図である。
【図７】本発明の他の実施例の構成図である。
【図８】図７の第１の基板の両面パターンの説明図である。
【図９】図７の第２の基板の両面パターンの説明図である。
【図１０】従来のバーンインボードのパターン構成図である。
【符号の説明】
２１バーンインボード
２２，４３ＩＣソケット
２３，４１第１の基板
２４，４２第２の基板
２５第３の基板
２６第４の基板
２７第５の基板
２８スペーサ
２９ネジ
３０コネクタ
３１，４４リードピン
３２，４６リード孔
３３，４７引き出しパターン
３４電源べた面

Claims

バーンインが行われる、ＰＧＡ型の半導体デバイスを保持する所定数の保持部（２２，４３）の、下方に延出する複数のリードピン（３１，４４）の挿入されるリード孔（３２，４６）が形成され、該リード孔（３２，４６）に対応する配線パターン（３３，３４，４７）が形成されるバーンインボードにおいて、前記保持部（２２，４３）を実装するためのものであって、総ての前記リード孔（３２，４６）が形成されると共に、該リード孔（３２，４６）のうち所定列のリード孔（３２ａ，４６ａ）に対応する前記配線パターン（３３，４７）が両面のそれぞれに形成され、該配線パターン（３３，４７）が形成されたリード孔（３２ａ，４６ａ）に対応する前記リードピン（３１ａ，４４ａ）が不要長さ部分を切断除去されて挿入され接続固定される第１の基板（２３，４１）と、
該リードピン挿入方向で該第１の基板（２３，４１）に重ねられて配置されるものであって、該第１の基板（２３，４１）の該配線パターン（３３，４７）が形成された該リード孔（３２ａ，４６ａ）を除く前記リード孔が形成されると共に、形成された該リード孔のうち総ての又は所定列のリード孔（３２ｂ，４６ｂ）に対応する前記配線パターン（３３，４７）が両面のそれぞれに形成され、該配線パターン（３３，４７）が形成されたリード孔（３２ｂ，４６ｂ）に対応する前記リードピン（３１ｂ，４４ｂ）が不要長さ部分を切断除去されて挿入され接続固定される第２の基板（２４，４２）と、
を有することを特徴とするバーンインボード。
前記保持部（２２）のリードピン（３１）の個数に応じて前記第２の基板（２４）の下方に所定枚数重ねられて配置される基板（２５〜２７）であって、上方に位置される所定数の基板に前記配線パターンが形成されたリード孔を除く前記リード孔が形成されると共に、形成された該リード孔のうち総ての又は所定列のリード孔に対応する前記配線パターン（３３，３４）が両面のそれぞれに形成され、該配線パターン（３３，３４）が形成されたリード孔（３２ｃ〜３２ｅ）に対応する前記リードピン（３１ｃ〜３１ｅ）が不要長さ部分を切断除去されて挿入され接続固定されることを特徴とする請求項１記載のバーンインボード。
前記何れかの基板に形成される配線パターンは、前記リードピン（３１，４４）を接続固定するためのランド部と、信号ライン（３３，４７）と、電源ライン又は電源べた面（３４）との少なくとも何れかを含んで形成されることを特徴とする請求項１又は２記載のバーンインボード。
重ねられた前記第１の基板（２３，４１）及び以下の基板（２４〜２７，４２）に、電源を供給し、信号の送受を行う接続部（３０）が設けられることを特徴とする請求項１又は２記載のバーンインボード。