JP3671448B2 - 画像信号処理装置 - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は、ビデオカメラ等において動画データや静止画データを生成する画像信号処理装置に関する。
【０００２】
【従来の技術】
マルチメディアの普及に伴い、動画データや静止画データをコンピュータやワークステーション等に取り込むためのインタフェースとして、デジタルスチルカメラが注目されている。多量の画像を取り込むときなどには、スチルカメラは、従来から使用されているスキャナに比べて即時性や経済性に優れ、また、小型軽量化が可能であるので手軽に使用できるという利点がある。この経緯については、テレビジョン学会誌Ｖｏｌ．４６、Ｎｏ．７（１９９２）第８２７頁〜８２８頁において論じられている。
【０００３】
デジタルスチルカメラを実現するために使用する撮像素子としては、汎用性や従来のビデオカメラの技術を応用できる等の点から、現在のビデオカメラで一般的に使用されている画素混合方式の撮像素子を用いるのが望ましい。また、画素混合方式の撮像素子を用いた場合は、その読み出し方式を変更することにより、動画撮影に加えて静止画撮影にも使用することができる利点がある。次に、その説明を行なう。
【０００４】
画素混合方式の撮像素子を用いた動画撮影では、フィールド蓄積読み出しを行なう。フィールド蓄積読み出しは、画素混合方式のＣＣＤ撮像素子において上下２画素のデータを素子内で混合して読み出すもので、その代表的なフィルタ配列を図２に示している。最初のフィールドにおいては、図２に示すように、水平走査毎に上下ラインが加算されて、Ａ１，Ａ２の順番で信号が順次読み出される。また、次のフィールドにおいては、同様に、水平走査毎に上下ラインが加算されて、Ｂ１，Ｂ２の順番で順次読み出される。この結果、センサーからは、水平走査毎に、(Ｍｇ＋Ｙｅ），（Ｇ＋Ｃｙ）と(Ｇ＋Ｙｅ），（Ｍｇ＋Ｃｙ）が交互に出力される。ここで、Ｗｒ＝Ｍｇ＋Ｙｅ，Ｇｂ＝Ｇ＋Ｃｙ，Ｇｒ＝Ｇ＋Ｙｅ，Ｗｂ＝Ｍｇ＋Ｃｙとすれば、撮像素子からのデータ信号は、現データ信号をＳ_L、１ライン遅延したデータ信号をＳ_L-1、２ライン遅延したデータ信号をＳ_L-2として、図３に示すように表わされる。
【０００５】
画素混合方式の撮像素子を用いた静止画記録には、画素混合された各フィールドの出力データ信号をインターリーブして１フレームの画像を記録するフレームスチル画記録方式と、１フィールドの画像のみを記録するフィールドスチル画記録方式とがある。フィールドスチル画記録方式の場合には、
（１）特開平１−１４３４８２号公報に記載されているようなマトリクス補正ができなくなり垂直色モアレが増加する。
（２）垂直方向の解像度が不足し、静止画としては十分な画質が得られない。
という問題がある。従って、静止画記録にはフレームスチル画記録方式が望ましいが、フレームスチル画記録方式の場合、移動量の大きい被写体ではブレが生じて２重像となる問題点がある。
【０００６】
このような問題を解決するため、図４に示すように、最初のフィールドにおいては、水平走査毎に１ラインずつ撮像素子内で画素データを混合せずにデータ信号を読み出し、また次のフィールドにおいても同様に、水平走査毎に１ラインずつデータ信号を読み出して静止画記録を行なう方式が開発されている。このように読み出されたデータ信号は、図５に示すようになる。この方式によれば、ブレが無く解像度が劣化しない静止画を得ることが可能となる。この読み出し方法をフレーム蓄積読み出し方法と呼び、この静止画記録方式をフルフレームスチル画記録方式と名付ける。この詳細は、特開平４−２７４０３６号公報及び特開平４−３３１３９３号公報に述べられている。以下、その方法について述べる。
【０００７】
画素混合方式の撮像素子から画素混合をしないでデータ信号を読み出すことは、この撮像素子の駆動パルスを制御することで実現できる。そして、フルフレームスチル画記録方式を実現するためには、撮像素子上に配列されたフィルタ配置の順に画像データ信号を１Ｈ（ライン）ずつ順次読み出すことが必要がある。しかしながら、撮像素子からは、１枚のフレーム画を構成する画像データが、１ラインおきに１フィールドずつ出力されるので、このままでは信号処理を行なうことができない。そこで検討を行なった結果、撮像素子から出力される２フィールド（１フレーム）分の画像データを蓄積可能なフレームメモリを用い、撮像素子から出力されるデータ信号の１フレーム分をフレームメモリに記憶した後に該メモリーからノンインタレース読み出しを行えば、フルフレームスチル画記録が可能になるという結論に達した。そして画像シミュレーションによる検討の結果では、画素混合方式の撮像素子を用いたフルフレームスチル画記録でも、スチル画としては十分な画質の記録が得られることがわかった。
【０００８】
撮像素子からフィールド蓄積読み出しを行なって動画処理を行なうときには、色信号及び輝度信号を、共に、現データ信号，１ライン遅延データ信号，２ライン遅延データ信号の３ライン分のデータ信号から生成する。また、フレーム蓄積読み出しを行なって静止画処理を行なうときには、色信号に関しては、１ライン遅延データ信号，２ライン遅延データ信号，３ライン遅延データ信号の３ライン分のデータ信号から生成し、輝度信号は、現データ信号，１ライン遅延データ信号，２ライン遅延データ信号，３ライン遅延データ信号，４ライン遅延データ信号の５ライン分のデータ信号から生成する。図６は、この様子を示している。
【０００９】
このような画像信号処理を行なうためには、ビデオカメラ及びその他の映像機器には、画像データ信号の遅延信号を生成するための遅延回路が不可欠であることがわかる。
【００１０】
【発明が解決しようとする課題】
従来のデジタル信号処理では、遅延回路としてメモリを用いている。しかし、全信号処理回路を１つのＩＣに１チップ化しようとするときには、チップ面積や消費電力に占める前記メモリの比重が大きくなる。静止画信号処理を行なうときには現データ信号〜４ライン遅延データ信号を生成するための４Ｈ（ライン）分のラインメモリが必要となるが、これらのラインメモリをＩＣに内蔵しようとすると該ＩＣのチップ面積の増加や消費電力が増大するといった問題が発生する。
【００１１】
従って、本発明の目的は、画像データ信号を遅延するために使用するメモリを少なくすることができる画像信号処理装置を提供することにある。
【００１２】
【課題を解決するための手段】
本発明は、この目的を達成するために、１画面分のデータを記憶するフレームメモリと、１画面を水平方向にｎ分割して各ブロック毎にデータを読み出すようにフレームメモリを制御するメモリコントロール部と、フレームメモリから読み出された１ライン分（（１／ｎ）Ｈ分）のデータを記憶する第１の（１／ｎ）Ｈラインメモリと、第１のラインメモリから出力されるデータ信号を記憶する第２の（１／ｎ）Ｈラインメモリと、第２のラインメモリから出力されるデータ信号を記憶する第３の（１／ｎ）Ｈラインメモリと、以下第（ｍ−１）のラインメモリから出力されるデータ信号を記憶する第ｍの（１／ｎ）Ｈラインメモリと、これらのメモリを制御するメモリコントロール部を設けたことにある。
【００１３】
【作用】
画素混合方式の撮像素子で静止画を撮影する場合、その出力データ信号はフィールド単位となる。データ信号は、フレームメモリにノンインタレースで記憶した後に読み出しを行ない処理をする。静止画の場合は動画と違ってリアルタイムの処理が要求されないため、画面を水平方向に分割して処理することが可能となる。以下、水平方向に２分割して画像処理をする場合の手順を説明する。
【００１４】
（１）フレームメモリに書き込んだデータを、（１／２）Ｈ分づつ左半画面分を読み出して処理を行なう。
【００１５】
（２）左半画面分の処理データを再びフレームメモリに書き込む。
【００１６】
（３）残り右半画面分のデータを読み出し処理を行なう。
【００１７】
（４）右半画面分の処理データを再びフレームメモリに書き込む。
【００１８】
この方式により静止画処理を行なう場合は、１ライン分のデータを遅延させるには（１／２）Ｈ分の容量のメモリですむ。そのため、４ライン分の遅延データ信号を、
（１／２）Ｈ×４＝２Ｈ分
の容量のメモリで生成できる。動画処理の場合には従来どおり２Ｈ分の容量のメモリを用いたリアルタイム処理となるため、２Ｈ分のメモリにより動画及び静止画の両方の処理が可能となる。
【００１９】
なお、一枚の画面を左半画面と右半画面とに分けて処理をする場合、完全に左半分と右半分とで独立した信号処理を行なえば、左右の画面の境目で不連続部分が生じ画面上で歪となる。これは信号処理で水平方向のフィルタ処理を行なっているためであり、この不連続が生じないようにするために次のような工夫を行なう。
【００２０】
撮像素子からフレームメモリにデータを書き込む際には、あらかじめ数画素分のオフセットを水平方向のアドレスにもたせて書き込むようにする。次に左半画面分の処理結果を再びフレームメモリに書き込む際にはアドレス０から書き始めるようにすれば、水平方向に数画素分の上書きされないデータが残る。そうすれば、右半面分の処理をする際に、水平方向のフィルタ処理が左画面から右画面に連続して行なうことができ、画面中央部で歪を生じることなくフレーム静止画を得ることができる。
【００２１】
以上、デジタルカメラの信号処理について、現データ信号〜４ライン遅延データ信号までを２Ｈ分の容量のラインメモリで生成する信号遅延処理を述べたが、フレームメモリを用いて静止画処理を行なう場合は、水平分割数を増やすことによりより多くの遅延データ信号が得られる。
【００２２】
ここで、フレームメモリと１Ｈ分のラインメモリから現データ信号〜ｍライン遅延データ信号を生成する方法につき説明する。フレームメモリに記憶した１画面分のデータを遅延回路に出力するとき、１画面を水平方向にｎ等分したブロック毎にデータを読みだす。読み出したデータは第１の（１／ｎ）Ｈラインメモリに記憶し、１ライン遅延データ信号を生成する。次に第１のラインメモリから出力されるデータ信号を第２の（１／ｎ）Ｈラインメモリに記憶することにより２ライン遅延データ信号を生成し、以下同様に、第ｍの（１／ｎ）Ｈラインメモリによりｍライン遅延データ信号を生成することができる。
【００２３】
このようにすれば、１ライン分の遅延データ信号を生成するのに（１／ｎ）Ｈ分の容量のメモリで足りるので、現データ信号〜ｍライン遅延データ信号を（１／ｎ）Ｈ×ｍ＝（ｍ／ｎ）Ｈの容量のメモリで生成でき、垂直方向のフィルタリング等で多数のラインを使用するときなどにメモリの量を軽減できる。また、動画のリアルタイム処理を行なう場合には（ｍ／ｎ）Ｈのラインメモリとして使用することができる。
【００２４】
【実施例】
以下、本発明の実施例を図面を参照して説明する。
【００２５】
図１は、本発明になる画像信号処理装置のブロック図である。この画像信号処理装置は、フレームメモリと（１／ｎ）Ｈ分の容量のラインメモリをｍ個用いて現データ信号〜ｍライン遅延データ信号を生成する回路構成のものである。ここで、Ｈは、水平方向１ライン分の画像データ（画素）数である。
【００２６】
図１において、１は入力データ信号、２はフレームメモリ、３は前記フレームメモリ３から出力されるデータ信号、４は信号遅延回路、５は前記信号遅延回路４から出力される現データ信号、６は同１ライン遅延データ信号、７は同２ライン遅延データ信号、８は同ｎライン遅延データ信号、９は信号処理回路、１０は前記信号処理回路９で処理して出力されたデータ信号、８２は前記フレームメモリ２のアドレス信号、８３は前記アドレス８２を発生するメモリコントロール部である。
【００２７】
フレームメモリ２は、１フレーム分の入力データ信号１を記憶する。フレームメモリ２に記憶した画像データ信号は、メモリコントロール部８３により制御されるアドレス信号８２により、画面を水平方向にｎ等分して区分した各ブロック毎に読み出される。読み出された画像データ信号は、水平方向の長さが（１／ｎ）Ｈとなるので、（１／ｎ）Ｈの容量のメモリで１ライン遅延データ信号を生成することができる。信号遅延回路４は、フレームメモリ２から読み出したデータ信号３から現データ信号５，１ライン遅延データ信号６，２ライン遅延データ信号７…ｍライン遅延データ信号８までのデータ信号を生成し、信号処理回路９に出力する。
【００２８】
信号処理回路９は、信号遅延回路４で生成した現データ信号５〜ｍライン遅延データ信号８を処理した処理結果を出力データ信号１０として出力する。出力データ信号１０は、再びフレームメモリ２の前記読み出したデータ上に書き込むか、または、他の記憶装置に出力される。このような処理を１画面にわたりｎ回繰り返すことで、処理された１画面分の画像データ信号をフレームメモリ２に得ることができる。フレームメモリ２に記憶した画像データ信号（処理結果）は、外部出力データ信号９４として外部に出力される。
【００２９】
ここで、フレームメモリ２からのデータ読み出し方法について、図７を参照して説明する。同図において、２はフレームメモリ、１１はフレームメモリ内の画像データ信号をｎ等分したうちの最初の１ブロック、１２は次の１ブロック、１３は最後の１ブロック、３は該フレームメモリ２から読み出されるデータ信号である。
【００３０】
フレームメモリ２に記憶された１画面分の画像データは、図７に示すように、水平方向にｎ等分した状態で、メモリコントロール部８３により制御されたアドレス信号８２により、最初の１ブロック１１から読み出される。読み出したデータ信号３は、信号遅延回路４に送られる。信号遅延回路４で生成した現データ信号５〜ｍライン遅延データ信号８に対しては信号処理回路９で所定の信号処理を行ない、処理した結果を再びフレームメモリ２のブロック１１に上書きする。次に、ブロック１２のデータを同様に読み出し、処理した結果をブロック１２に上書きする。この処理を最後のブロック１３まで繰り返せば、１フレーム全体の画像データに対する処理が完了し、この処理結果がフレームメモリ２に記憶されることになる。
【００３１】
次に、前記信号遅延回路４による現データ信号５〜ｍライン遅延データ信号８の生成について、図８を参照して説明する。同図において、１は入力データ信号、２はフレームメモリ、３は前記フレームメモリ２から出力されるデータ信号、４は信号遅延回路、１４は１ライン遅延データ信号を生成するための（１／ｎ）Ｈの容量をもつラインメモリ、６は前記ラインメモリ１４により生成した１ライン遅延データ信号、１５は２ライン遅延データ信号を生成するための（１／ｎ）Ｈの容量をもつラインメモリ、６は前記ラインメモリ１５により生成した２ライン遅延データ信号、１６はｍライン遅延データ信号を生成するための（１／ｎ）Ｈの容量をもつラインメモリ、８は前記ラインメモリ１６により生成したｍライン遅延データ信号、８２は前記フレームメモリ２に対するアドレス信号、８３は前記アドレス信号８２を発生するメモリコントロール部である。
【００３２】
フレームメモリ２からは、図７に示すように、画面を水平方向にｎ等分して区分した各ブロック毎にデータを読み出す。これはメモリコントロール部８３によりフレームメモリ２のアドレス信号８２を制御して行なう。読み出したデータは、水平方向の長さが（１／ｎ）Ｈであるので、（１／ｎ）Ｈの容量のラインメモリで１ライン（Ｈ／ｎライン長）分の遅延データ信号を生成できる。信号遅延回路４では、フレームメモリ２から読み出したデータ信号３を現データ信号５として出力すると共に（１／ｎ）Ｈラインメモリ１４に記憶する。次の１ライン（Ｈ／ｎライン長）分のデータ信号３がフレームメモリ２から入力されると、（１／ｎ）Ｈラインメモリ１４からは１ライン遅延データ信号６が出力され、同データ信号６が（１／ｎ）Ｈラインメモリ１５に記憶される。以下、同様の遅延処理を行なってｎライン目のデータ信号が信号遅延回路４に入力したとき、（１／ｎ）Ｈラインメモリ１６からｍライン遅延データ信号８が出力される。このように、フレームメモリ２内部のデータを水平方向にｎ分割して各ブロック毎に処理すれば、１Ｈ分のメモリ容量で現データ信号５〜ｍライン遅延データ信号８を生成することができ、遅延データ信号生成のためのラインメモリの容量を軽減することができる。
【００３３】
次に、前記信号遅延回路４によりリアルタイムで１ライン遅延データ信号を生成するための遅延処理について、図９を参照して説明する。同図において、１は入力データ信号、４は信号遅延回路、１４，１５…１６は（１／ｎ）Ｈの容量をもつラインメモリ、１７は１ライン遅延データ信号である。
【００３４】
信号遅延回路４に入力される入力データ信号１のうちの最初の（１／ｎ）Ｈ分がラインメモリ１４に記憶される。次に新たな（１／ｎ）Ｈ分のデータ信号１が入力されると、ラインメモリ１４の内容（記憶データ）が押し出されて後段のラインメモリ１５に記憶（移動）され、新たに入力した入力データ信号１は前段のラインメモリ１４に記憶される。以下同様に、更に新たなデータが前段のラインメモリ１４に入力されると、ラインメモリ１４，１５に記憶されているデータは、順次に後段のラインメモリに記憶（移動）されていき、ｍ／ｎＨ分のデータ信号が入力されたときには、信号遅延回路４内部のラインメモリ１４〜１６がデータ信号で満ちてリアルタイムで１ライン遅延データ信号１７が生成される。
【００３５】
図１０は、本発明になる画像信号処理装置を使用したビデオカメラ等においてフレーム静止画を生成，記録するときの信号処理方式を示している。同図において、１８は画素混合方式の撮像素子、２はデータ信号を１フレーム分記憶するためのフレームメモリ、８２は前記フレームメモリ２のアドレス信号、８３は前記アドレス信号８２を生成するメモリコントロール部、３は前記フレームメモリ２から読み出した０．５Ｈ分のデータ信号、４は現データ信号〜４ライン遅延データ信号を生成するための信号遅延回路、５は前記信号遅延回路４で生成した現データ信号、６は同１ライン遅延データ信号、７は同２ライン遅延データ信号、１９は同３ライン遅延データ信号、２０は同４ライン遅延データ信号、９は色信号及び輝度信号を生成するための信号処理回路、２１は前記信号処理回路９で生成した色信号、２２は同輝度信号である。
【００３６】
画素混合方式の撮像素子１８からフレーム読み出しにより得た入力データ信号１は、１フレーム分をフレームメモリ２に書き込む。このとき、水平方向のアドレスには数画素分のオフセットをもたせて書き込むようにする。これは、画面中央部の処理を連続した状態で行なえるようにするためである。次に、メモリコントロール部８３によりフレームメモリ２へのアドレス信号８２を制御して、このフレームメモリ２から左半画面分のデータ（１水平走査あたり０．５Ｈ分）を順次に読み出して信号遅延回路４に入力する。信号遅延回路４に入力したデータ信号３は、図１１に示す遅延方式で遅延することにより、現データ信号５，１ライン遅延データ信号６，２ライン遅延データ信号７、３ライン遅延データ信号１９、４ライン遅延データ信号２０を生成する。遅延回路４で生成した現データ信号５〜４ライン遅延データ信号２０は、信号処理回路９に送り、色信号２１及び輝度信号２２を生成する。生成した色信号２１及び輝度信号２２は、外部の記憶装置に出力されるか、もしくはフレームメモリ２の左半画面分の領域にアドレス０から書き込む。右半画面についても同様の処理を行なえば、２ライン分の容量のメモリで現データ信号〜４ライン遅延データ信号を用いた静止画処理を行なうことができ、高精細のフルフレーム静止画をフレームメモリ２に得ることができる。フレームメモリ２からは外部に画像データ信号９４を出力する。
【００３７】
図１１は、本発明になる画像信号処理装置を使用したデジタルスチルカメラの静止画処理における回路構成を示している。同図において、１は入力データ信号、２はフレームメモリ、３は前記フレームメモリ２から読み出されるデータ信号、５は現データ信号、２３は１ライン遅延データ信号生成用ラインメモリ、６は１ライン遅延データ信号、２４は２ライン遅延データ信号生成用ラインメモリ、７は２ライン遅延データ信号、２５は３ライン遅延データ信号生成用ラインメモリ、１９は３ライン遅延データ信号、２６は４ライン遅延データ信号生成用ラインメモリ、２０は４ライン遅延データ信号、２７は各ラインメモリ２３〜２６に供給するアドレス信号、４は現データ信号〜４ライン遅延データ信号を生成する前記信号遅延回路である。
【００３８】
入力されるデータ信号１は、一旦、フレームメモリ２に１画面分記憶する。このとき、水平方向のアドレスには数画素分のオフセットをもたせて書き込むようにする。次に、フレームメモリ２からデータをノンインタレースで左半画面分（０．５Ｈ分）だけ読み出して信号遅延回路４に入力する。
【００３９】
信号遅延回路４は、入力したデータ信号３を０．５Ｈ分の容量の１ライン遅延データ信号生成用ラインメモリ２３に送り、１ライン遅延データ信号６を生成する。以下同様に、２ライン遅延データ信号生成用メモリ２４，３ライン遅延データ信号生成用メモリ２５，４ライン遅延データ信号生成用メモリ２６で、それぞれ、２ライン遅延データ信号７，３ライン遅延データ信号１９，４ライン遅延データ信号２０を生成し、後段の信号処理回路９に送る。
【００４０】
図１２は、本発明になる画像信号処理装置における前記静止画処理の際に各ラインメモリ２３〜２６にデータを書き込む場合のアドレス信号及び書き込み信号のタイミングを示している。同図において、２８は信号遅延回路４の入力データ信号（３）、２７は各ラインメモリ２３〜２６のアドレス信号、２９はラインメモリ２３の書き込み信号、３０はラインメモリ２４の書き込み信号、３１はラインメモリ２５の書き込み信号、３２はラインメモリ２６の書き込み信号、３３はラインメモリ２３に記憶したデータ、３４はラインメモリ２４に記憶したデータ、３５はラインメモリ２５に記憶したデータ、３６はラインメモリ２６に記憶したデータである。なお、各ラインメモリ２３〜２６は、図１１における各ラインメモリ２３〜２６に対応する。
【００４１】
入力データ信号２８及びアドレス信号２７は、同じ周期でラインメモリ２３に入力する。入力データ信号２８は、書き込み信号２９によってラインメモリ２３におけるアドレス信号２７の番地に書き込む。また、ラインメモリ２３から出力されるデータ信号は、書き込み信号３０によってラインメモリ２４におけるアドレス信号２７の番地に書き込む。以下同様に、書き込み信号３１と書き込み信号３２により、ラインメモリ２４，２５からの出力データをそれぞれラインメモリ２５，２６に書き込む。
【００４２】
図１３は、本発明になる画像信号処理装置における前記静止画処理の際に各ラインメモリ２３〜２６からデータを読み出す場合のアドレス信号及び読み出し信号のタイミングを示している。同図において、２７は各ラインメモリ２３〜２７のアドレス信号、３７はラインメモリ２３の読み出し信号、３８はラインメモリ２４の読み出し信号、３９はラインメモリ２５の読み出し信号、４０はラインメモリ２６の読み出し信号、４１はラインメモリ２３から読み出される読み出しデータ信号、４２はラインメモリ２４から読み出される読み出しデータ信号、４３はラインメモリ２５から読み出される読み出しデータ信号、４４はラインメモリ２６から読み出される読み出しデータ信号、４５は各ラインメモリ２３〜２６から読み出される各読み出しデータ信号の位相を揃えるための同期信号、４６は読み出しデータ信号４１を同期信号４５と同相にした出力データ信号、４７は読み出しデータ信号４２を同期信号４５と同相にした出力データ信号、４８は読み出しデータ信号４３を同期信号４５と同相にした出力データ信号、４９は読み出しデータ信号４４を同期信号４５と同相にした出力データ信号を表わしている。なお、各ラインメモリ２３〜２６は、図１１の各ラインメモリ２３〜２６に対応している。
【００４３】
アドレス信号２７及びメモリ読み出し信号３７は同じ周期でラインメモリ２３に入力する。ラインメモリ２３に記憶されているデータは、アドレス信号２７の番地から読み出し信号３７により該ラインメモリ２３の読み出しデータ信号４１として読み出される。以下同様に、読み出し信号３８，読み出し信号３９，読み出し信号４０により各ラインメモリ２４〜２６のデータを読み出してデータ信号４２〜４４を出力する。読み出した各読み出しデータ信号４１〜４４は、同期信号４５により同期化してそれぞれ出力データ信号４６〜４９とし、該信号遅延回路４から出力する。
【００４４】
図１４は、本発明になる画像信号処理装置による動画処理のための遅延処理回路構成を示している。同図において、４は信号遅延回路、３はこの信号遅延回路４の入力データ信号、２３，２４は１ライン遅延データ信号生成用ラインメモリ、５０，５１は２系統のデータ信号を同時化するための選択器、５３は１ライン遅延データ信号、２５，２６は２ライン遅延データ信号生成用ラインメモリ、５４は２ライン遅延データ信号、２７は各ラインメモリ２３〜２６にデータを書き込み、または読み出すためのアドレス信号、５２は２系統のデータ信号を同時化するために前記選択器５０，５１を切り換える切り換え信号である。
【００４５】
信号遅延回路４に入力した１Ｈ分のデータ信号３は、０．５Ｈ分をラインメモリ２３に記憶し、残りの０．５Ｈ分をラインメモリ２４に記憶する。次の１Ｈ分の処理では、ラインメモリ２３から出力されるデータ信号をラインメモリ２５に記憶し、ラインメモリ２４から出力されるデータ信号をラインメモリ２６に記憶する。
【００４６】
また、ラインメモリ２３，２４から出力されたデータ信号は、選択器５０で同時化して１ライン遅延データ信号５３を生成する。そして、ラインメモリ２５，２６から出力されたデータ信号は、選択器５１で同時化して２ライン遅延データ信号５４を生成する。
【００４７】
図１５は、本発明になる画像信号処理装置による前記動画処理の際にラインメモリ２３〜２６にデータを書き込む場合のアドレス信号と書き込み信号のタイミングを示している。同図において、５５は入力データ信号（３）、２７は各ラインメモリ２３〜２６に供給するアドレス信号、２９はラインメモリ２３に対する書き込み信号、３０はラインメモリ２４に対する書き込み信号、３１はラインメモリ２５に対する書き込み信号、３２はラインメモリ２６に対する書き込み信号、５６はラインメモリ２３に記憶された０．５Ｈ分のデータ信号、５７はラインメモリ２４に記憶された０．５Ｈ分のデータ信号、５８はラインメモリ２５に記憶された０．５Ｈ分のデータ信号、５９はラインメモリ２６に記憶された０．５Ｈ分のデータ信号である。なお、各ラインメモリ２３〜２６は、図１４の各ラインメモリ２３〜２６に対応する。
【００４８】
撮像素子からサンプリング周波数ｆｓ（周期１／ｆｓ）で読み出された入力データ信号５５は、その２倍の周期（２／ｆｓ）のアドレス信号２７でラインメモリ２３，２４に書き込まれる。
【００４９】
ラインメモリ２３に対する書き込み信号２９は、入力データ信号５５の奇数番目のデータ信号（図中でＤ₁₁，Ｄ₁₃，Ｄ₁₅…）に同期した形で該ラインメモリ２３に入力する。その結果、図に示すように、ラインメモリ２３のアドレス０にはデータ信号Ｄ₁₁が、アドレス１にはデータ信号Ｄ₁₃が、アドレス２にはデータ信号Ｄ₁₅がそれぞれ書き込まれることになる。
【００５０】
ラインメモリ２４に対する書き込み信号３０は、入力データ信号５５の偶数番目の信号（図中でＤ₁₂，Ｄ₁₄，Ｄ₁₆…）に同期した形で該ラインメモリ２４に入力する。その結果、図に示すように、ラインメモリ２４のアドレス０にはデータ信号Ｄ₁₂が、アドレス１にはデータ信号Ｄ₁₄が、アドレス２には信号Ｄ₁₆がそれぞれ書き込まれることになる。このように、０．５Ｈの容量をもつ２つのラインメモリ２３，２４に対して１ライン目の１Ｈ分のデータ信号を記憶する。２ライン目の１Ｈ分のデータ信号５５が入力されたときは、入力した２ライン目のデータ信号５５は、ラインメモリ２３，２４にそれぞれ０．５Ｈ分記憶される。そして、ラインメモリ２３から出力される１ライン目の０．５Ｈ分のデータ信号はラインメモリ２５に、ラインメモリ２４から出力される残りの０．５Ｈ分のデータ信号はメモリ６にそれぞれ記憶される。
【００５１】
図１６は、本発明になる画像信号処理装置による前記動画処理の際にラインメモリ２３〜２６からデータを読み出す場合のアドレス信号と読み出し信号のタイミングを示している。同図において、２７はラインメモリ２３〜２６からデータを読み出す際のアドレスを示すアドレス信号、３７はラインメモリ２３からデータを読み出すための読み出し信号、３８はラインメモリ２４からデータを読み出すための読み出し信号、３９はラインメモリ２５からデータを読み出すための読み出し信号、４０はラインメモリ２６からデータを読み出すための読み出し信号、６０はラインメモリ２３から読み出した読み出しデータ信号、６１はラインメモリ２４から読み出した読み出しデータ信号、６２はラインメモリ２５から読み出した読み出しデータ信号、６３はラインメモリ２６から読み出した読み出しデータ信号、４５は、ラインメモリ２３，２４からの読み出しデータ信号６０，６１の位相を揃え、ラインメモリ２５からの読み出しデータ信号６２，６３の位相を揃えるための同期信号、６４は読み出しデータ信号６０を同期信号４５と同相にした読み出しデータ信号、６５は読み出しデータ信号６１を同期信号４５と同相にした読み出しデータ信号、６６は読み出しデータ信号６２を同期信号４５と同相にした読み出しデータ信号、６７は読み出しデータ信号６３を同期信号４５と同相にした読み出しデータ信号である。なお、各ラインメモリ２３〜２６は、図１４の各ラインメモリ２３〜２６に対応する。
【００５２】
アドレス信号２７とラインメモリ２３に対する読み出し信号３７，ラインメモリ２４に対する読み出し信号３８，ラインメモリ２５に対する読み出し信号３９及びラインメモリ２５に対する読み出し信号４０は、メモリにデータを書き込むときと同じ周期（２／ｆｓ）で、各ラインメモリ２３〜２６に入力される。ラインメモリ２３では、入力したアドレス信号２７の番地に記憶しているデータを読み出し信号３７により読み出す。また、ラインメモリ２４〜２６でも同様に、入力したアドレス信号２７の番地に記憶しているデータを各読み出し信号３８〜４０により読み出す。その結果、各ラインメモリ２３〜２６の各読み出しデータ信号６０〜６３は、各読み出し信号３７〜４０と同じ周期（２／ｆｓ）で読み出される。
【００５３】
そして、各読み出しデータ信号６０〜６３は、同期信号４５により位相が揃えられ、出力データ信号６４〜６７として出力される。
【００５４】
図１７は、本発明になる前記画像信号処理装置による前記動画処理において、各ラインメモリ２３〜２６から読み出した出力データ信号６４〜６７を選択器５０，５１により同時化する方法を示している。同図において、６４はラインメモリ２３からの出力データ信号、６５はラインメモリ２４からの出力データ信号、６６はラインメモリ２５からの出力データ信号、６７はラインメモリ２６からの出力データ信号、５０はデータ信号６４とデータ信号６５を同時化するための選択器、５１はデータ信号６６とデータ信号６７を同時化するための選択器、５２はこれらの選択器５０，５１の入力を切り換える切り換え信号、６８はデータ信号６４とデータ信号６５を同時化した出力データ信号、６９はデータ信号６６とデータ信号６７を同時化した出力データ信号を表わしている。
【００５５】
選択器５０，５１は、切り換え信号５２がハイレベルのときに上側の入力データ信号を選択し、切り換え信号５２がローレベルのときに下側の入力データ信号を選択する。切り換え信号５２のレベルの変化と選択器５０，５１の各出力データ信号６８，６９の関係は、図示のようになる。
【００５６】
図１８は、本発明になる画像信号処理装置において入力される画像（入力データ信号）をフレームメモリ２に記録する際の記録方式を示している。同図において、２はフレームメモリ、７０はこのフレームメモリ２に記憶した１画面分の入力データのうちの左半画面分のデータ、７１は残りの右半画面分のデータ、７２は処理して再記憶した左半画面分の画像データ信号、７３は最初に記憶したデータ信号７０，７１を処理た画像データ信号７２をフレームメモリ２に再書き込みする際のアドレスの差分、７４は最初に記憶したデータ信号７０のうちで処理済みデータ信号７２により上書きされずに残ったデータ信号７０のアドレスの差分である。
【００５７】
図１０に示した方式で静止画を処理する場合、最初に、撮像素子１８から出力される１フレーム分の入力データ信号１をフレームメモリ２に記憶する。このときは、水平方向にｎ画素分ずらした位置（水平方向のアドレスｎの場所）からデータ信号７０，７１を書き始めるようにする。次に、記憶したデータのうち左半画面分のデータ信号７０を読み出して信号処理を行ない、処理結果を処理済みデータ信号７２として水平方向のアドレスが０の位置より書き始める。これによって、中央部より左のｎ画素が上書きされずに残るため、次に右半画面分のデータ信号７１に対して水平方向の信号処理を行なうとき、中央部のデータ（左半画面のデータ７０と右半画面のデータ７１の境目）に対し連続的な処理が行なえるようになる。従って、画像に歪を生じることなくフルフレームの静止画を生成できるようになる。なお、この処理は、画面を水平方向にｎ分割し、現データ信号〜ｎライン遅延データ信号を生成し、処理する場合にも適用すると有効である。
【００５８】
図１９は、本発明になる画像信号処理装置における静止画処理のための遅延データ信号と動画処理のための遅延データ信号と共通の回路で生成するようにした信号遅延回路４の実施例を示している。同図において、１は入力データ信号、２はフレームメモリ、８２はこのフレームメモリ２のアドレス信号、８３はこのアドレス信号８２を生成するメモリコントロール部、３は前記フレームメモリ２から出力したデータ信号、７５は静止画処理と動画処理のときに該信号遅延回路４に入力するデータ信号を切り換える選択器、４はこの信号遅延回路、２３は０．５Ｈの容量をもつ第１のラインメモリ、６は第１のラインメモリ２３から出力されるデータ信号、２４は０．５Ｈの容量をもつ第２のラインメモリ、７は第２のラインメモリ２４から出力されるデータ信号、２５は０．５Ｈの容量をもつ第３のラインメモリ、１９は第３のラインメモリ２５から出力されるデータ信号、２６は０．５Ｈの容量をもつ第４のラインメモリ、２０は第４のラインメモリ２６から出力される手データ信号、５０は第１のラインメモリ２３から出力されたデータ信号６と第２のラインメモリ２４から出力されたデータ信号７を切り換える選択器、５３は選択器５０から出力されるデータ信号、５１は第３のラインメモリ２４から出力されたデータ信号１９と第４のラインメモリ２６から出力されたデータ信号２０を切り換える選択器、５４は選択器５１から出力されるデータ信号、２７は前記各ラインメモリ２３〜２６に供給するアドレス信号、５２は２系統のデータ信号を同時化するための切り換え信号、７６は静止画処理と動画処理のときに第２のラインメモリ２４の入力データ信号を切り換える選択器、７７は静止画処理と動画処理のときに１ライン遅延データ信号の出力データを切り換える選択器、７８は選択器７７からの出力データ信号、７９は静止画処理と動画処理のときに２ライン遅延データ信号の出力出たを切り換える選択器、８０は選択器７９からの出力データ信号、８１は静止画処理と動画処理を切り換える切り換え信号を示している。
【００５９】
静止画処理を行なう場合は、静止画処理／動画処理切り換え信号８１をローレベルにする。そのとき、この信号遅延回路４の構成は、図１１に示す信号遅延回路と等価になる。入力データ信号１は、フレームメモリ２に１画面分記憶する。このとき、水平方向のアドレスに数画素分のオフセットをもたせて書き込むようにする。次に、フレームメモリ２から、メモリコントロール部８３によりノンインタレースで左半画面分（０．５Ｈ分）だけデータを読み出す。選択器７５は、このとき、フレームメモリ２から出力されるデータ信号３を選択するので、信号遅延回路４にはこのデータ信号３が入力する。
【００６０】
信号遅延回路４は、入力した現データ信号３を第１のラインメモリ２３に送り、１ライン分遅延したデータ信号６を生成する。以下同様に、第２のラインメモリ２４，第３のラインメモリ２５，第４のラインメモリ２６で、それぞれ、２ライン遅延デー信号７，３ライン遅延データ信号１９，４ライン遅延データ信号２０を生成する。選択器７７では第１のラインメモリ２３から出力されるデータ信号６を選択し、選択器７９では第３のラインメモリ２５から出力されるデータ信号１９を選択することにより、該信号遅延回路４から１ライン遅延データ信号７８と２ライン遅延データ信号８０として出力する。選択器７６では第３のラインメモリ２５から出力されるデータ信号１９を選択することにより、第２のラインメモリ２４には第３のラインメモリ２５から出力されるデータ信号１９が入力して３ライン遅延データ信号７を生成する。また、第４のラインメモリ２６には第２のラインメモリ２４から出力されるデータ信号７が入力して４ライン遅延データ信号２０を生成する。
【００６１】
動画処理をする場合は、静止画処理／動画処理切り換え信号８１をハイレベルにする。そのとき、この信号遅延回路４の構成は、図１４に示す信号処理回路と等価になる。選択器７５は、このとき、入力データ信号１を選択するので、信号遅延回路４にはこの入力データ信号１が入力する。信号遅延回路４に入力した入力データ信号１は、現データ信号２１となる。この現データ信号２１は、１Ｈ分のうちの０．５Ｈ分をラインメモリ２３に記憶する。選択器７６は現データ信号２１を選択して、残りの０．５Ｈ分をラインメモリ２４に記憶する。次の１Ｈ分の信号処理では、ラインメモリ２３から出力されるデータ信号６をラインメモリ２５に、ラインメモリ２４から出力されるデータ信号７をラインメモリ２６にそれぞれ記憶する。このときの入力データ信号，アドレス信号及びメモリ書き込み信号のタイミングは、図１５に示すとおりである。
【００６２】
また、ラインメモリ２３，２４から出力したデータ信号６，７は、選択器５０で同時化して１ライン遅延データ信号５３を生成する。そして、ラインメモリ２５，２６から出力したデータ信号１９，２０は、選択器５１で同時化して２ライン遅延データ信号５４を生成する。
【００６３】
選択器７７は１ライン遅延データ信号５３を選択し、選択器７９は２ライン遅延データ信号５４を選択するので、この信号遅延回路４は、１ライン遅延データ信号７８としてデータ信号５３を出力し、２ライン遅延データ信号８０としてデータ信号５４を出力する。
【００６４】
なお、各メモリに供給する書き込み信号，読み出し信号，アドレス信号は、図１２，図１３，図１５，図１６からわかるように、静止画処理と動画処理とで共通になり、同じタイミングで静止画／動画の信号処理ができるので回路規模を少なくすることができる。
【００６５】
この結果、この処理回路によれば、フレームメモリ２及び２Ｈ分の容量のラインメモリ２３〜２６で、現データ信号〜４ライン遅延データ信号を使用する静止画処理と、現データ信号〜２ライン遅延データ信号を使用する動画処理とに対応することができ、回路規模とメモリ容量の削減を実現することができる。
【００６６】
図２０は、本発明になる画像信号処理装置における信号処理回路９のブロック図である。同図において、５は信号遅延回路４から出力される現データ信号、６は１ライン遅延データ信号、７は２ライン遅延データ信号、１９は３ライン遅延データ信号、２０は４ライン遅延データ信号、８４は色信号生成回路、８５は補色信号を分離及び補間する色分離回路、８６は補色信号からＲＧＢ原色信号を生成するマトリクス回路、８７はホワイトバランス回路、８８はγ補正回路、８９はＲＧＢ原色信号から色差信号を生成する色差マトリクス回路、２１は色差信号、９０は輝度信号生成回路、９１は低域輝度信号生成回路、９２は垂直エンハンサ信号生成回路、９３は加算回路、２２は輝度信号である。
【００６７】
信号遅延回路４から出力される現データ信号５〜４ライン遅延データ信号２０のうち、１ライン遅延データ信号６，２ライン遅延データ信号７，３ライン遅延データ信号１９は、色分離回路８５に入力する。色分離回路８５は、入力した３ラインのデータ信号６，７，１９から補色信号を分離及び補間し、マトリクス回路８６に送る。マトリクス回路８６は、入力した補色信号に対してマトリクス演算を行なってＲＧＢ原色信号を生成し、ホワイトバランス回路８７に送る。ホワイトバランス回路８７は、光源の明るさに応じてＲＧＢ原色信号のゲインを調節してγ補正回路８８に送る。γ補正回路８８は、入力したＲＧＢ原色信号にγ補正を施して色差マトリクス回路８９に送る。色差マトリクス回路８９は、入力したＲＧＢ原色信号に対してマトリクス演算を施して、Ｒ−Ｙ，Ｂ−Ｙの色差信号２１を生成する。
【００６８】
輝度信号生成回路９０は、現データ信号５〜４ライン遅延データ信号２０を入力する。低域輝度信号生成回路９１は、入力した２ライン遅延データ信号に対して、水平方向のフィルタ処理と輪郭補正を施して低域輝度信号を生成する。垂直エンハンサ信号生成回路９２は、現データ信号５〜４ライン遅延データ信号２０から垂直輪郭補正信号を生成する。加算回路９３は、前記低域輝度信号と垂直輪郭補正信号を加算して輝度信号２２を生成する。
【００６９】
【発明の効果】
本発明によれば、１Ｈ分のメモリ容量があれば現データ信号〜ｎライン遅延データ信号を生成できるので、映像機器等において多数ラインによる垂直方向のフィルタリング等を行なうときなどに少ない容量のメモリで高画質な画像を得ることができる。
【００７０】
また、デジタルカメにおける信号処理では、２Ｈ分の容量のメモリにより、現データ信号〜４ライン遅延データ信号を用いた静止画処理と現データ信号〜２ライン遅延データ信号を用いた動画処理を実現するることができ、高精細のフレーム静止画及びフィールド画（動画）を得ることができる。
【図面の簡単な説明】
【図１】本発明になる画像信号処理装置のブロック図である。
【図２】ＣＣＤ撮像素子における画素混合読み出しの説明図である。
【図３】画素混合読み出しによる現データ信号，１ライン遅延データ信号，２ライン遅延データ信号の信号成分を示す説明図である。
【図４】ＣＣＤ撮像素子におけるフレーム読み出しの説明図である。
【図５】フレーム読み出しによる現データ信号，１ライン遅延データ信号，２ライン遅延データ信号の信号成分を示す説明図である。
【図６】動画処理及び静止画処理における遅延データ信号を示す説明図である。
【図７】フレームメモリからデータを読み出す方法の説明図である。
【図８】本発明になる画像信号処理装置における信号遅延回路で現データ信号〜ｍライン遅延データ信号を得るための回路構成を詳述したブロック図である。
【図９】本発明になる画像信号処理装置における信号遅延回路で１ライン遅延データ信号を得るための回路構成を詳述したブロック図である。
【図１０】本発明になる画像信号処理装置によりビデオカメラでフレーム静止画を生成及び記録するときの信号処理方式を説明するブロック図である。
【図１１】本発明になる画像信号処理装置によりデジタルスチルカメラにおける静止画処理を行なうときのブロック図である。
【図１２】静止画処理の際にメモリにデータを書き込むときのアドレス信号及び書き込み信号のタイミングを示すタイムチャートである。
【図１３】静止画処理の際にメモリからデータを読み出すときのアドレス信号及び書き込み信号のタイミングを示すタイムチャートである。
【図１４】本発明になる画像信号処理装置により動画処理を行なうときのブロック図である。
【図１５】動画処理の際にメモリにデータを書き込むときのアドレス信号及び書き込み信号のタイミングを示すタイムチャートである。
【図１６】動画処理の際にメモリからデータを読み出すときのアドレス信号及び書き込み信号のタイミングを示すタイムチャートである。
【図１７】動画処理の際にメモリから読み出したデータを同時化するタイミングを示すタイムチャートである。
【図１８】画面中央部の処理を連続した状態で行なうためにフレームメモリに対するデータの書き込みと読み出し方法を示す説明図である。
【図１９】本発明になる画像信号処理装置により静止画処理なおけるデータ遅延と動画処理におけるデータ遅延と行なうためのブロック図である。
【図２０】本発明になる画像信号処理装置における信号処理回路の詳細を示すブロック図である。
【符号の説明】
１…入力データ信号、 ２…フレームメモリ、 ４…信号処理回路、 ３…読み出しデータ信号、 ９…信号処理回路、 １８…画素混合方式の撮像素子、 ８３…メモリコントロール部、２３〜２６…ラインメモリ。

Claims (5)

1. フレームメモリ（２）と、メモリコントロール部（８３）と、信号遅延回路（４）と、信号処理回路（９）と、静止画処理モードと動画処理モードの２種類の処理モードを切り替える手段（７５，７６）を備えた画像信号処理装置において、
   前記メモリコントロール部（８３）は、入力データ信号（１）を前記フレームメモリ（２）に記憶するように該フレームメモリ（２）を制御する第１の制御と、前記フレームメモリ（２）に記憶したデータを、画面を水平方向にｎ個のブロックに分割して分割したブロック毎に水平方向のデータ数が（１／ｎ）Ｈ分のデータ信号（３）をライン順に読み出すようにフレームメモリ（２）のアドレス（８２）を制御する第２の制御と、前記信号処理回路（９）の処理結果を再び前記フレームメモリ（２）の読み出したデータに上書きするか他の記憶媒体に記憶し、同様の処理をｎ個の全水平ブロックについて繰り返し行うことで、１画面分の信号処理を完了するように該フレームメモリ（２）または他の記憶媒体を制御し、処理結果の画像を出力する第３の制御を実行し、
   前記信号遅延回路（４）は、（１／ｎ）Ｈ分の容量のｍ個のラインメモリ（１４〜１６）を備え、前記第２の制御によりフレームメモリ（２）から読み出した画面を水平方向にｎ個のブロックに分割して該分割したブロック毎に水平方向のデータ数が（１／ｎ）Ｈ分のデータ信号（３）をｍライン分記憶することで、順次、各ブロック毎に現データ信号（５）〜ｍライン遅延データ信号（８）を生成することができる構成であって、静止画処理モードにおいては、前記フレームメモリ（２）から読み出したデータ信号（３）をｍライン分記憶することで、順次、現データ信号（５）〜ｍライン遅延データ信号（８）を生成し、動画処理モードにおいては、前記入力データ信号（１）は、該フレームメモリ（２）を介在せず該信号遅延回路（４）に導びいて前記ｍ個のラインメモリ（１４〜１６）をＨ分の記憶装置として使用し、
   前記信号処理回路（９）は、各ブロック毎に、前記信号遅延回路（４）で生成した各遅延データ信号から画像信号を生成することを特徴とする画像信号処理装置。
2. 請求項１において、前記メモリコントロール部（８３）は、入力データ信号（１）をフレームメモリ（２）に記憶する際には水平方向にアドレスをオフセットした位置から書き込み、最初に処理したブロックのデータ信号（７２）を再び該フレームメモリ（２）に記憶するときには水平方向のアドレスを０の位置から書き込むことで、次のブロックの処理をするときには水平方向に前記オフセット量に相当する画素分前から処理を行ない、両ブロックの境目部分において連続したデータ処理を行なうようにしたことを特徴とする画像信号処理装置。
3. 分光感度の異なる複数の色フィルタをもち、１水平ラインにおいては、第１の色及び第２の色に対応する色フィルタをもつ光電変換素子から生成されるデータ信号を出力し、次の水平ラインにおいては、第３の色及び第４の色に対応する色フィルタをもつ光電変換素子から生成されるデータ信号を出力する撮像素子（１８）と、フレームメモリ（２）と、メモリコントロール部（８３）と、信号遅延回路（４）と、信号処理回路（９）を備えた画像信号処理装置において、
   この画像信号処理装置は、静止画処理モードと動画処理モードの２種の処理モードを切り替える手段を備え、
   静止画処理モードにおいては、
   前記撮像素子（１８）から出力したデータ信号（１）をフレームメモリ（２）に１フレーム分記憶し、記憶したデータを左半画面ブロックと右半画面ブロックとに分けて各ブロック毎に前記データを１ラインづつライン順に出力するようにフレームメモリ（２）を制御するメモリコントロール部（８２）と、
   前記フレームメモリ（２）から出力した１／２Ｈ分の現データ信号（３）と、該現データ信号（３）を１ライン遅延した１ライン遅延データ信号（６）と、該１ライン遅延データ信号（６）を１ライン遅延した２ライン遅延データ信号（７）と、該２ライン遅延データ信号（７）を１ライン遅延した３ライン遅延データ信号（１９）と、該３ライン遅延データ信号（１９）を１ライン遅延した４ライン遅延データ信号（２０）とを生成する信号遅延回路（４）と、
   前記信号遅延回路（４）で生成した前記現データ信号（５）と１ライン遅延データ信号（６）と２ライン遅延データ信号（７）と３ライン遅延データ信号（１９）と４ライン遅延データ信号（２０）から映像の色信号（２１）と輝度信号（２２）を生成する信号処理回路（９）とを有効にして、
   前記メモリコントロール部（８２）により前記フレームメモリ（２）を制御し、前記信号処理回路（９）で生成した前記色信号（２１）と輝度信号（２１）を前記フレームメモリ（２）から読み出したデータ信号（３）上に上書きするか他の記憶媒体に出力することで静止画を得、
   動画処理モードにおいては、
   前記撮像素子（１８）から出力されたデータ信号（１）より、１Ｈ分の現データ信号（３）と、該現データ信号（３）を１ライン遅延した１ライン遅延データ信号（５３）と、該１ライン遅延データ信号（５３）を１ライン遅延した２ライン遅延データ信号（５４）とを生成する信号遅延回路（４）と、
   前記信号遅延回路（４）で生成した前記現データ信号（３）と１ライン遅延データ信号（５３）と２ライン遅延データ信号（５４）から映像の色信号（２１）と輝度信号（２２）を生成する信号処理回路（９）とを有効にして動画を得ることを特徴とする画像信号処理装置。
4. 請求項３において、前記信号遅延回路（４）は、（１／２）Ｈ分の容量をもつ第１のラインメモリ（２３）と、（１／２）Ｈ分の容量をもつ第２のラインメモリ（２４）と、（１／２）Ｈ分の容量をもつ第３のラインメモリ（２５）と、（１／２）Ｈ分の容量をもつ第４のラインメモリ（２６）とを備え、該信号遅延回路（４）は静止画処理モードと動画処理モードの２種の処理モードとそれらを切り替える手段を備え、
   静止画処理モードにおいては、
   前記フレームメモリ（２）より出力される半画面分のデータ信号を前記第１のラインメモリ（２３）に１ライン（（１／２）Ｈ）分記憶して１ライン遅延データ信号（６）を生成し、第１のラインメモリ（２３）より出力されるデータ信号を前記第２のラインメモリ（２４）に１ライン分記憶して２ライン遅延データ信号（７）を生成し、
   前記第２のラインメモリ（２４）より出力されるデータ信号を前記第３のラインメモリ（２５）に１ライン分記憶して３ライン遅延データ信号（１９）を生成し、
   前記第３のラインメモリ（２５）より出力されるデータ信号を前記第４のラインメモリ（２５）に１ライン分記憶して４ライン遅延データ信号（２０）を生成し、
   動画処理モードにおいては、
   １Ｈづつ入力される入力データ信号（１）に対して、該入力データ信号（１）を、前記第１のラインメモリ（２３）と第２のラインメモリ（２４）に記憶し、
   前記第１のラインメモリ（２３）から読み出されるデータ信号を前記第３のラインメモリ（２５）に記憶し、
   前記第２のラインメモリ（２４）から読み出されるデータ信号を前記第４のラインメモリ（２６）に記憶し、
   前記第１のラインメモリ（２３）と第２のラインメモリ（２４）から出力されるデータ信号を第１の選択器（５０）により切り換えることで１ライン遅延データ信号（６）をリアルタイムで生成し、
   前記第３のラインメモリ（２５）と第４のラインメモリ（２６）から出力されるデータ信号を第２の選択器（５１）により切り換えることで２ライン遅延データ信号（７）をリアルタイムで生成することを特徴とする画像信号処理装置。
5. 入力データ信号（１）を１フレーム分記憶するフレームメモリ（２）と、該入力データ信号（１）と該フレームメモリ（２）から出力されるデータ（３）を切り換える第１の選択器（７５）と、
   前記入力データ信号（１）を前記フレームメモリ（２）に１フレーム分記憶し、記憶したデータを左半画面ブロックと右半画面ブロックとに分けて各ブロック毎に読み出すように前記フレームメモリ（２）を制御するメモリコントロール部（８２）と、
   （１／２）Ｈ分の容量をもち、前記第１の選択器（７５）から出力されるデータ信号を（１／２）Ｈ分記憶する第１のラインメモリ（２３）と、
   （１／２）Ｈ分の容量をもち、前記第１のラインメモリ（２３）から出力されるデータ信号（６）を（１／２）Ｈ分記憶する第２のラインメモリ（２５）と、
   前記入力データ信号（１）とラインメモリ（２５）から出力されるデータ（１９）を切り換える第２の選択器（７６）と、
   （１／２）Ｈ分の容量をもち、前記第２の選択器（７６）から出力されるデータ信号を（１／２）Ｈ分記憶する第３のラインメモリ（２４）と、
   （１／２）Ｈ分の容量をもち、前記第３のラインメモリ（２４）から出力されるデータ信号を（１／２）Ｈ分記憶する第４のラインメモリ（２６）と、
   前記第１のラインメモリ（２３）と第３のラインメモリ（２４）から出力されるデータ信号を切り換えて１ライン遅延データ信号を生成するする第３の選択器（５０）と、
   前記第２のラインメモリ（２５）と第４のラインメモリ（２６）から出力されるデータ信号を切り換えて２ライン遅延データ信号を生成する第４の選択器（５１）と、
   前記第１のラインメモリ（２３）から出力されるデータ信号（６）と第３の選択器（５０）から出力されるデータ信号（５３）を切り換える第５の選択器（７８）と、
   前記第２のラインメモリ（２５）から出力されるデータ信号（１９）と第４の選択器（５１）から出力されるデータ信号（５４）を切り換える第６の選択器（７９）とを備え、
   前記第１の選択器（７５）と第２の選択器（７６）と第５の選択器（７７）と第６の選択器（７９）を同時に切り換えることで、
   静止画処理の場合は、前記フレームメモリ（２）から出力されるデータ信号（３）を前記ラインメモリ（２３）に記憶し、該ラインメモリ（２３）から出力されるデータ信号は前記ラインメモリ（２５）に記憶し、前記ラインメモリ（２５）から出力されるデータ信号はラインメモリ（２４）に記憶し、前記ラインメモリ（２４）から出力されるデータ信号はラインメモリ（２６）に記憶し、
   前記フレームメモリ（２）から入力した現データ信号（３）と、該第１のラインメモリ（２３）で生成した１ライン遅延データ信号（６）と、該第２のラインメモリ（２４）で生成した２ライン遅延データ信号（７）と、該第３のラインメモリ（２５）で生成した３ライン遅延データ信号（１９）と、該第４のラインメモリ（２６）で生成した４ライン遅延データ信号（２０）とを出力し、
   動画処理の場合は、入力データ信号（１）を第１のラインメモリ（２３）と第２のラインメモリ（２４）に記憶し、
   前記第１のラインメモリ（２３）から読み出されるデータ信号を第３のラインメモリ（２５）記憶し、前記第２のラインメモリ（２４）から読み出されるデータ信号を第４のラインメモリ（２６）に記憶し、
   前記第１のラインメモリ（２３）と第２のラインメモリ（２４）から出力されるデータ信号から第１の選択器（５０）で１ライン遅延データ信号（６）を生成し、
   前記第３のラインメモリ（２５）と第４のラインメモリ（２６）から出力されるデータ信号から第２の選択器（５１）で２ライン遅延データ信号（７）を生成することを特徴とする画像信号処理装置。

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