JP3860582B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、シリコン膜製のフィン（ｆｉｎ）を備える半導体装置の製造方法に関するもので、特に、立体構造を有するＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタに関する。

近年、立体構造を有するＭＯＳトランジスタに関して、いくつかの構造とその製造方法が提案されている（たとえば、非特許文献１参照）。この立体構造を有するＭＯＳトランジスタは、ソース領域およびドレイン領域として機能するシリコン膜製のフィンを備えている。立体構造を有するＭＯＳトランジスタの場合、短チャネル効果の抑制など、トランジスタ特性に対する要求から、フィンの幅（厚さ）をゲート長よりも細く（薄く）形成することが不可欠であった。

しかしながら、立体構造を有するＭＯＳトランジスタにおいて、ゲート長よりも幅の細いフィンを横倒れなく、しかも、フィンの寸法ばらつきを抑えて形成するのは困難である。また、トランジスタの電流駆動能力を高めるためには、フィンを高く形成する必要がある。しかし、高アスペクト比をもつ幅の細いフィンを、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）レベルで形成するのは非常に難しい。

また、立体構造を有するＭＯＳトランジスタを形成する場合にも、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）やＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などのプロセスに際しては、フィンの上面にストッパー層およびキャップ層を形成する必要がある。しかし、フィンの幅が細いために、これらストッパー層およびキャップ層の幅も細くなり、プロセス耐性が低くなってしまう。

また、幅の細いフィンの上面ではゲート電極の幅も細くなる。そのため、フィンの上面において、直接、第１のメタル層に接続されたメタルプラグをゲート電極と接続することができない。したがって、ゲート電極を基板上に引き出し、そこでメタルプラグをゲート電極に接続しなければならず、面積のロスになっている。特に、高アスペクト比をもつフィンを覆うようにしてゲート電極を形成する場合においては、非ゲート領域に堆積しているゲートポリシリコンを完全に取り除くために、かなりのオーバーエッチングが必要である。このオーバーエッチングは、基板までエッチングしたり、フィンの上面のキャップ層をすべてエッチングしてしまった場合にはフィンまでもエッチングしてしまう可能性があった。

さらに、側壁絶縁膜（サイドウォール）の形成時においては、ソース領域およびドレイン領域のシリサイド化（ｓｉｌｉｃｉｄａｔｉｏｎ）を妨げないようにしなければならない。そのために、ソース領域およびドレイン領域となるフィンの側面から、サイドウォールとなる絶縁膜を完全に除去する必要がある。この場合も、ゲート電極の形成と同様に、かなりのオーバーエッチングが必要である。もし、フィンの側面に絶縁膜が残った場合には、ソース領域およびドレイン領域のシリサイド化が不均一になるという問題があった。
Ｅ．Ｊ．Ｎｏｗａｋ，ｅｔ ａｌ．"Ａ Ｆｕｎｃｔｉｏｎａｌ ＦｉｎＦＥＴ−ＤＧＣＭＯＳ ＳＲＡＭ Ｃｅｌｌ" Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ ２００２，Ｐ．４１１〜Ｐ．４１４

本発明は、上記の問題に鑑みなされたもので、トランジスタ特性を向上できるとともに、高集積化にとって好適な半導体装置の製造方法を提供することを目的としている。

本願発明の一態様によれば、基板上に、半導体層を介して第１の絶縁膜を堆積する工程と、前記第１の絶縁膜および前記半導体層を選択的にエッチングして、長方形状の平面を有する開口部を形成する工程と、前記第１の絶縁膜を選択的にエッチングして、第１および第２の半導体膜の幅に応じたプルバック部を形成する工程と、前記開口部および前記プルバック部を第２の絶縁膜により埋め込んで、Ｔ字形状の断面を有する絶縁膜層を形成する工程と、前記第１の絶縁膜をすべて除去した後、前記絶縁膜層をマスクに前記半導体層をエッチングし、前記絶縁膜層の第１および第２の側面に、ゲート長よりも幅の細い前記第１および第２の半導体膜を形成する工程と、前記絶縁膜層および前記第１および第２の半導体膜を、それぞれ上部より挟み込むようにしてゲート電極を形成する工程とを具備したことを特徴とする半導体装置の製造方法が提供される。

この発明によれば、ゲート長よりも幅の細いシリコン製のフィン（Ｓｉ−Ｆｉｎ）を安定に形成することが可能となる結果、トランジスタ特性を向上できるとともに、高集積化にとって好適な半導体装置の製造方法を提供できる。

以下、本発明の実施の形態について図面を参照して説明する。

［第１の実施形態］
図１および図２（ａ），（ｂ）は、本発明の第１の実施形態にしたがった、立体構造を有するＭＯＳトランジスタの構成例を示すものである。なお、ここでは、６つのトランジスタからなるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルを構成する場合を例に説明する。また、図１は斜視図、図２（ａ）は平面図であり、図２（ｂ）は図２（ａ）のIIＢ−IIＢ線に沿う断面図である。

この実施形態の場合、たとえば図１および図２（ａ）に示すように、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板１１上に４つの突起部２０Ａ，２０Ｂ，２０Ｃ，２０Ｄが設けられている。４つの突起部２０Ａ，２０Ｂ，２０Ｃ，２０Ｄのそれぞれは、たとえば図２（ｂ）に示すように、２つのトランジスタ部（ｎ型ＭＯＳトランジスタまたはｐ型ＭＯＳトランジスタ）２１，２２が１つのゲート電極２３を共有してなる構造とされている。

すなわち、上記ＳＯＩ基板１１のシリコン（Ｓｉ）基板１１ａ上には、埋め込み酸化膜（ＢＯＸ）層１１ｂを介して、４つの絶縁膜層２４が設けられている。各絶縁膜層２４は、上記ＢＯＸ層１１ｂの表面に対して、ほぼ垂直方向にそれぞれ起立した状態で設けられている。この絶縁膜層２４は、それぞれ、ほぼＴ字形状の断面を有するとともに、矩形状の一対の側面を有している。各絶縁膜層２４の一対の側面、つまり、各絶縁膜層２４の両側面には、それぞれ、第１，第２の半導体膜であるｎ型またはｐ型となるシリコン膜製のフィン（Ｓｉ−フィン）２５ａ，２５ｂが設けられている。Ｓｉ−フィン２５ａ，２５ｂは、上記各絶縁膜層２４の突出部２４ａの長さとほぼ同じ膜厚（幅）を有して形成されている。そして、上記Ｓｉ−フィン２５ａ，２５ｂと上記絶縁膜層２４とによってそれぞれ構成される突起部を、その上部より挟み込むようにして、上記ゲート電極２３が設けられている。このゲート電極２３と上記Ｓｉ−フィン２５ａ，２５ｂとの間には、それぞれ、ゲート絶縁膜２６が形成されている。これにより、１つのゲート電極２３を２つのトランジスタ部２１，２２が共有してなる構造の、４つの突起部２０Ａ，２０Ｂ，２０Ｃ，２０Ｄがそれぞれ構成されている。なお、上記した２つのトランジスタ部２１，２２において、上記ゲート電極２３に対応する上記Ｓｉ−フィン２５ａ，２５ｂにはゲート領域が形成されている。また、上記Ｓｉ−フィン２５ａ，２５ｂにおける上記ゲート領域の両側には、それぞれ、ソース領域およびドレイン領域が形成されている。

このような構成とした場合、４つの突起部２０Ａ，２０Ｂ，２０Ｃ，２０Ｄにおいて、各チャネル（トランジスタ部２１，２２）を流れる電流の方向は、上記ＳＯＩ基板１１の表面とほぼ平行となる。なお、上記ＳＯＩ基板１１は、Ｓｉ基板１１ａ上にＢＯＸ層１１ｂを介して、上記Ｓｉ−フィン２５ａ，２５ｂとなるＳｉ層１１ｃが設けられてなる構成とされている。

ここで、図３（ａ），（ｂ）〜図７（ａ），（ｂ）を参照して、突起部２０Ａ，２０Ｂ，２０Ｃ，２０Ｄの形成方法について説明する。まず、ＳＯＩ基板１１上に第１の絶縁膜、たとえばシリコン窒化（ＳｉＮ）膜３１を堆積する。リソグラフィー工程およびＲＩＥ工程により、上記絶縁膜層２４の形成領域に対応するＳｉＮ膜３１とＳｉ層１１ｃとをエッチングする。Ｓｉ層１１ｃは、上記ＢＯＸ層１１ｂに達するまでエッチングされる。これにより、上記Ｓｉ層１１ｃには、長方形状の平面を有するくぼみ部（開口部）３２が形成される。次いで、残されたＳｉＮ膜３１をｗｅｔエッチング、たとえばリン酸により、形成しようとするＳｉ−フィン２５ａ，２５ｂの幅に応じた分だけ後退（プルバック）させる。次いで、上記Ｓｉ層１１ｃに形成されたくぼみ部３２内とＳｉＮ膜３１の後退により形成されたプルバック形成部３２ａ内とを、第２の絶縁膜、たとえばＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｏｘｙ Ｓｉｌａｎｅ）膜３３で埋め込む（以上、図３（ａ），（ｂ）参照）。

次に、上記ＴＥＯＳ膜３３をレジスト３４によってマスクする。このとき、ＴＥＯＳ膜３３の長手方向の両端に、上記プルバック形成部３２ａの長さ（Ｓｉ−フィン２５ａ，２５ｂの幅）よりも長い非マスク領域３４ａが形成されるようにする（図４（ａ），（ｂ）参照）。次に、このレジスト３４をマスクに、非マスク領域３４ａのＴＥＯＳ膜３３をＳｉＮ膜３１の膜厚の分だけエッチングする（図５（ａ），（ｂ）参照）。次に、レジスト３４を剥離した後、ＳｉＮ膜３１をリン酸によりエッチングして除去し、上記絶縁膜層２４を形成する（図６（ａ），（ｂ）参照）。次に、絶縁膜層２４をそれぞれマスクに、Ｓｉ層１１ｃをエッチングし、その下のＢＯＸ層１１ｂを露出させる。これにより、絶縁膜層２４の両側面に、それぞれ、突出部２４ａの長さに応じた幅をもつ、Ｓｉ層１１ｃからなる薄いＳｉ−フィン２５ａ，２５ｂが形成される（図７（ａ），（ｂ）参照）。

このように、ほぼＴ字形状の断面を有する絶縁膜層２４をマスクに、Ｓｉ層１１ｃをＲＩＥ処理することにより、絶縁膜層２４の第１，第２の側面のみに膜厚の薄いＳｉ層１１ｃを残すことができる。すなわち、上記した方法によれば、絶縁膜層２４の一対の側面に、突出部２４ａに応じた長さ（たとえば、数十オングストローム）程度まで幅の細いＳｉ−フィン２５ａ，２５ｂをもつ構造を得ることが可能である。

続いて、酸化処理などによりＳｉ−フィン２５ａ，２５ｂの側面にそれぞれゲート絶縁膜２６を形成した後、ゲート電極材料、たとえばポリシリコン（ｐｏｌｙ−Ｓｉ）を全面に堆積させる。そして、そのポリシリコンを、リソグラフィー工程とＲＩＥ工程とによりエッチングして、所望のゲート電極２３を形成する。これにより、図１および図２（ａ），（ｂ）に示した構造のＭＯＳトランジスタ（突起部２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ）がそれぞれ完成する。

なお、各突起部２０Ａ，２０Ｂ，２０Ｃ，２０Ｄは、Ｓｉ−フィン２５ａ，２５ｂのそれぞれが、ゲート電極２３の非形成部に対するイオン注入法（Ｉ／Ｉ）などにより、所望の導電型（ｎ型またはｐ型）に設定される。これにより、１つのゲート電極２３を共有する２つのトランジスタ部２１，２２が、それぞれ独立したＭＯＳトランジスタとして機能する。つまり、各突起部２０Ａ，２０Ｂ，２０Ｃ，２０Ｄは、２つのトランジスタ部２１，２２が共にｎ型、または、共にｐ型、もしくは、いずれか一方がｎ型で、他方がｐ型のＭＯＳトランジスタとなる。

上記したように、ゲート長よりも幅の細いＳｉ−フィンを形成できるようになる。すなわち、ＳＯＩ基板に対し、ほぼ垂直なリソグラフィー工程の限界よりも膜厚の薄い、たとえば数十オングストローム程度の幅を有するＳｉ−フィンを形成できるようになる。これにより、短チャネル効果が抑制された、完全空乏型の立体構造を有するＭＯＳトランジスタを形成することが可能である。また、この構成によれば、Ｓｉ−フィンの幅を容易に制御できる。そのため、Ｓｉ−フィンの寸法ばらつきを少なくすることが可能となり、トランジスタ特性のそろった多数の突起部を製造できる。

しかも、本実施形態にしたがった構成の場合、ＳＯＩ基板にほぼ垂直な、たとえば数十ｎｍ程度の膜厚を有する絶縁膜層の一対の側面に、ゲート長よりも幅の細いＳｉ−フィンを形成するようにしている。このため、ゲート長よりも幅の細いＳｉ−フィンであっても横倒に強く、かつ、Ｓｉ−フィンの高さを容易に高くすることが可能であり、トランジスタの電流駆動能力を高める場合などにおいて、特に好適である。

特に、ＲＩＥやＣＭＰなどのプロセスにおけるキャップ層やストッパー層の幅を広くとることが可能となるため、プロセス耐性を向上できる。また、ゲート電極を基板上に引き出したりすることなく、突起部の上面にて、直接、メタルプラグをゲート電極と接続することも可能で、面積の縮小化に好適である。

なお、上記ゲート電極２３としては、ダマシン構造のゲート電極を採用することも可能である。また、ゲート絶縁膜２６は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法によっても形成できる。

［第２の実施形態］
図８は、本発明の第２の実施形態にしたがった、６つのトランジスタにより構成されるＳＲＡＭセルの一例を示すものである。ここでは、第１の実施形態に示した４つのＴ字形状を有する絶縁膜層と２つの半導体膜（Ｓｉ−フィン）とを備える突起部を用いて、１つのＳＲＡＭセルを構成する場合について説明する。

４つの突起部２０Ａ，２０Ｂ，２０Ｃ，２０Ｄを用いて、１つのＳＲＡＭセルを構成する場合、たとえば図９に示すように、突起部２０Ａのトランジスタ部２２、突起部２０Ｂのトランジスタ部２１、突起部２０Ｃのトランジスタ部２２、および、突起部２０Ｄのトランジスタ部２１が、それぞれｎ型ＭＯＳトランジスタとされる。また、突起部２０Ｂのトランジスタ部２２および突起部２０Ｃのトランジスタ部２１が、それぞれｐ型ＭＯＳトランジスタとされる。

すなわち、本実施形態の場合、少なくとも、突起部２０Ａはｎ型のＳｉ−フィン２５ｂを有し、突起部２０Ｂはｎ型のＳｉ−フィン２５ａおよびｐ型のＳｉ−フィン２５ｂを有し、突起部２０Ｃはｐ型のＳｉ−フィン２５ａおよびｎ型のＳｉ−フィン２５ｂを有し、突起部２０Ｄはｎ型のＳｉ−フィン２５ａを有している。なお、突起部２０ＡのＳｉ−フィン２５ａ（トランジスタ部２１）および突起部２０ＤのＳｉ−フィン２５ｂ（トランジスタ部２２）は、多数のＳＲＡＭセルを形成する場合にそれぞれｎ型とされて、隣接する他のＳＲＡＭセルによって利用される。

そして、たとえば図８に示したように、突起部２０Ｂのｎ型Ｓｉ−フィン２５ａとｐ型Ｓｉ−フィン２５ｂとの一端が、第２の配線層であるメタル配線４１ａにより接続されている。上記ｎ型Ｓｉ−フィン２５ａの他端にはＶｓｓコンタクト４２ａが、上記ｐ型Ｓｉ−フィン２５ｂの他端にはＶｄｄコンタクト４３ａが、それぞれ接続されている。これにより、突起部２０Ｂにおける２つのトランジスタ部２１，２２からなる、第１のインバータ回路が構成されている。

同様に、突起部２０Ｃのｐ型Ｓｉ−フィン２５ａとｎ型Ｓｉ−フィン２５ｂとの一端が、第２の配線層であるメタル配線４１ｂにより接続されている。上記ｐ型Ｓｉ−フィン２５ａの他端にはＶｄｄコンタクト４３ｂが、上記ｎ型Ｓｉ−フィン２５ｂの他端にはＶｓｓコンタクト４２ｂが、それぞれ接続されている。これにより、突起部２０Ｃにおける２つのトランジスタ部２１，２２からなる、第２のインバータ回路が構成されている。

また、上記メタル配線４１ａは、突起部２０Ｃのゲート電極２３に接続されている。上記メタル配線４１ｂは、突起部２０Ｂのゲート電極２３に接続されている。これにより、２つの突起部２０Ｂ，２０Ｃからなる、セルデータを保持するためのラッチ回路が構成されている。

さらに、上記メタル配線４１ａは、突起部２０Ａのｎ型Ｓｉ−フィン２５ｂの一端側に接続されている。ゲート電極２３を挟んで、このｎ型Ｓｉ−フィン２５ｂの他端側には、ビット線コンタクト４４ａが接続されている。同様に、上記メタル配線４１ｂは、突起部２０Ｄのｎ型Ｓｉ−フィン２５ａの一端側に接続されている。ゲート電極２３を挟んで、このｎ型Ｓｉ−フィン２５ａの他端側には、ビット線コンタクト４４ｂが接続されている。

そして、突起部２０Ａ，２０Ｄの各ゲート電極２３，２３には、それぞれ、ワード線コンタクト４５ａ，４５ｂが接続されている。また、突起部２０Ａ，２０Ｄの各ゲート電極２３，２３が、上層配線４６により相互に接続されて、２つのトランスファ・トランジスタが構成されている。

このように、４つの突起部２０Ａ，２０Ｂ，２０Ｃ，２０Ｄにより、１つのラッチ回路と２つのトランスファ・トランジスタと備える、６トランジスタ構造のＳＲＡＭセルを製造できる。このＳＲＡＭセルの場合、ＲＩＥやＣＭＰなどのプロセスにおけるキャップ層やストッパー層の幅を広くとることが可能となるため、プロセス耐性を向上できる。また、ゲート電極に対し、突起部の上面にて、直接、メタルプラグ（ワード線コンタクト４５ａ，４５ｂ）を接続することが可能となり、セル面積の縮小化に好適である。

さらに、各コンタクト４２ａ，４２ｂ，４３ａ，４３ｂ，４４ａ，４４ｂは、Ｓｉ−フィン２５ａ，２５ｂの水平方向および垂直方向の各面とのコンタクトにより、より確実なコンタクトが可能である。

以下に、上記したＳＲＡＭセルの製造方法について説明する。その前に、ゲート電極の形成方法およびゲート電極の側壁部分に対するサイドウォール（側壁絶縁膜）の形成方法について、具体的に説明する。すなわち、実際にＳＲＡＭセルを製造する場合、ゲート電極の形成にともなって側壁絶縁膜の形成が行われる。

まず、上記Ｓｉ−フィン２５ａ，２５ｂの側面にゲート絶縁膜２６を形成した後、突起部２０Ａ，２０Ｂ，２０Ｃ，２０Ｄの相互間を第３の絶縁膜、たとえばＢＳＧ（Ｂｏｒｏｎ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜５１で埋め込む。そして、そのＢＳＧ膜５１の表面を、ＣＭＰ工程により平坦化する（図１０（ａ），（ｂ）参照）。次に、ゲート電極２３の形成領域にそれぞれ対応する上記ＢＳＧ膜５１を、リソグラフィー工程とＲＩＥ工程とにより除去し、開口部５２を形成する（図１１（ａ），（ｂ）参照）。次に、その開口部５２内が埋まるように、たとえばＣＶＤ法により、ポリシリコン５３を堆積させる。そして、そのポリシリコン５３の表面をＣＭＰ工程により平坦化する（図１２（ａ），（ｂ）参照）。

そして、突起部２０Ａ，２０Ｂ，２０Ｃ，２０Ｄの相互間に残るＢＳＧ膜５１を選択的にエッチングし、ポリシリコン５３を露出させる。これにより、たとえば図２（ａ），（ｂ）に示したような、Ｓｉ−フィン２５ａ，２５ｂと絶縁膜層２４とによってそれぞれ構成される突起部を、その上部から挟み込む形のゲート電極２３が形成される。また、この状態において、ゲート電極２３をマスクに、ＳＯＩ基板１１にほぼ垂直な上記Ｓｉ−フィン２５ａ，２５ｂに対してＩ／Ｉを行い、エクステンション領域（図示していない）を形成する。

次に、突起部２０Ａ，２０Ｂ，２０Ｃ，２０Ｄの相互間を、再度、たとえばＢＳＧ膜（第４の絶縁膜）５５により埋め込み、ＣＭＰ工程によって、その表面を平坦化する（図１３（ａ），（ｂ）参照）。次に、ＢＳＧ膜５５の表面をエッチングバックし、ゲート電極２３の一部を露出させる（図１４（ａ），（ｂ）参照）。次に、側壁絶縁膜の一部となる第５の絶縁膜、たとえば上記ＢＳＧ膜５５とはエッチング時の選択比が異なるＳｉＮ膜５６を堆積させる。その後に、このＳｉＮ膜５６のエッチングを行って、側壁残しによりゲート電極２３の周囲部にのみＳｉＮ膜５６を残す（図１５（ａ），（ｂ）参照）。次に、このＳｉＮ膜５６をマスクに、上記ＢＳＧ膜５５を選択的にエッチングする。これにより、ゲート電極２３の周囲部のみにＢＳＧ膜５５が残り、上記ＳｉＮ膜５６と上記ＢＳＧ膜５５とからなる側壁絶縁膜５７が形成される（図１６（ａ），（ｂ）参照）。

そして、この状態において、上記側壁絶縁膜５７をマスクに、ＳＯＩ基板１１にほぼ垂直な上記Ｓｉ−フィン２５ａ，２５ｂの側面に対してＩ／Ｉを行う。これにより、上記したように、ｎ型またはｐ型のＳｉ−フィン２５ａ，２５ｂが形成される。その後、コバルト（Ｃｏ）などをスパッタし、シリサイド化（Ｓｉｌｉｃｉｄａｔｉｏｎ）を行う。これにより、側壁絶縁膜５７によって覆われていないＳｉ−フィン２５ａ，２５ｂの側面のみに、シリサイド膜（図示していない）が形成される。このように、ｎ型またはｐ型のＳｉ−フィン２５ａ，２５ｂの形成およびシリサイド膜の形成は、上記側壁絶縁膜５７をマスクに自己整合的に行われる。

なお、上記した本実施形態においては、Ｓｉ−フィン２５ａ，２５ｂと絶縁膜層２４とによって構成される突起部２０Ａ，２０Ｂ，２０Ｃ，２０Ｄを例に、側壁絶縁膜の形成方法について説明した。これに限らず、たとえば図１７（ａ），（ｂ）に示すように、１つのＳｉ−フィン２５のみにより形成されてなる構成の突起部（立体構造を有するＭＯＳトランジスタ）２０Ａ_-1，２０Ｂ_-1，２０Ｃ_-1，２０Ｄ_-1の場合にも、本形成方法は同様に適用できる。

上記した製造方法によれば、突起部において、ゲート電極を形成する際に、Ｓｉ−フィンの非ゲート領域にあるゲート電極材料を取り除く必要がない。よって、オーバーエッチングによる基板のエッチングやＳｉ−フィンの上面のキャップ層がすべてエッチングされることによる不具合を回避できる。

また、側壁絶縁膜の形成においては、形成領域を除く領域の絶縁膜の除去が容易であるため、Ｓｉ−フィンの側面を完全に露出させることができ、Ｓｉ−フィンのシリサイド化をより均一に行うことが可能となる。つまり、オーバーエッチングを必要とすることなしに、ゲート電極の周囲のみに側壁絶縁膜を形成できるようになる。したがって、ソース領域およびドレイン領域の形成およびシリサイド化を、その側壁絶縁膜をマスクに自己整合的に行うことが可能となる。

上記のように、適宜、ｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタを作り分けた後（たとえば、図９参照）、ＳＲＡＭセルは以下のようにして製造される。まず、４つの突起部２０Ａ，２０Ｂ，２０Ｃ，２０Ｄの相互間を絶縁膜、たとえばＢＳＧ膜６１により埋め込み、その表面を平坦化する（図１８（ａ），（ｂ）参照）。次に、上記メタル配線４１ａ，４１ｂの形成個所および上記各コンタクト４２ａ，４２ｂ、４３ａ，４３ｂ、４４ａ，４４ｂの形成個所にそれぞれ対応する上記ＢＳＧ膜６１を、リソグラフィー工程とＲＩＥ工程とによって除去し、開口部６１ａをそれぞれ形成する（図１９（ａ），（ｂ）参照）。次に、上記各開口部６１ａ内にメタル６２を埋め込み、平坦化を行う（図２０（ａ），（ｂ）参照）。これにより、上記メタル配線４１ａ，４１ｂおよび上記Ｖｓｓコンタクト４２ａ，４２ｂ、上記Ｖｄｄコンタクト４３ａ，４３ｂ、上記ビット線コンタクト４４ａ，４４ｂが、それぞれ形成される。

次に、全面に層間絶縁膜、たとえばＴＥＯＳ膜６３を堆積させる。そして、上記ワード線コンタクト４５ａ，４５ｂの形成箇所および上記上層配線４６の形成箇所にそれぞれ対応する上記ＴＥＯＳ膜６３を除去し、開口部６３ａおよび溝部６３ｂを形成する（図２１（ａ），２１（ｂ）参照）。このとき、上記溝部６３ｂは、上層配線４６が上記Ｖｓｓコンタクト４２ａ，４２ｂおよび上記Ｖｄｄコンタクト４３ａ，４３ｂなどと交わらないようにして形成される。次に、その開口部６３ａ内および溝部６３ｂ内に、ダマシン法などによりメタル６４を埋め込み、上記上層配線４６を形成するとともに、上記ワード線コンタクト４５ａ，４５ｂ間を接続させる（図２２（ａ），（ｂ）参照）。

最後に、上記Ｖｓｓコンタクト４２ａ，４２ｂのＶｓｓ配線（図示していない）との接続、上記Ｖｄｄコンタクト４３ａ，４３ｂのＶｄｄ配線（図示していない）との接続、および、上記ビット線コンタクト４４ａ，４４ｂのビット線（図示していない）との接続がそれぞれ行われる。これにより、たとえば図８に示した構成の、４つの突起部２０Ａ，２０Ｂ，２０Ｃ，２０Ｄからなる６トランジスタ構造のＳＲＡＭセルが完成する。

本実施形態の場合、突起部（絶縁膜層およびＳｉ−フィン）の上面において、ゲート電極に対するメタルプラグ（ワード線コンタクト４５ａ，４５ｂ）の接続が可能となる。その結果、セル面積を縮小化（小面積化）できる。

図２３は、上記したように、４つの突起部を用いてそれぞれ構成される複数のＳＲＡＭセルを、集積化するようにした場合の例を示すものである。複数のＳＲＡＭセルを集積化する場合、たとえば図２３に示すように、２つのＳｉ−フィン２５ａ，２５ｂと１つの絶縁膜層２４とからなる複数の突起部２０のうち、一部の突起部２０ａを長く形成する。また、この長い突起部２０ａを互いに平行に配置し、各突起部２０ａに多くのトランスファ・トランジスタを形成する。このような構成とした場合、複数のＳＲＡＭセルを、突起部２０よりも長い突起部２０ａの長手方向に集積することが可能となる。

なお、この例の場合、各突起部２０，２０ａ、各メタル配線４１ａ，４１ｂ、および、各ゲート電極２３の相互間には絶縁膜２０ｂが埋め込まれる。そのため、複数のＳＲＡＭセルを集積した場合においても、不要な短絡を防ぐことができる。

このように、Ｓｉ−フィンは幅が細くとも強度が高く、横倒れしにくい。そのため、Ｓｉ−フィンの高さのみならず、Ｓｉ−フィンの長さをも容易に長くすることが可能である。よって、突起部を集積する場合、たとえばＳＲＡＭセルを集積する場合においては、特に、レイアウト的に有利である。

［第３の実施形態］
図２４（ａ），（ｂ）〜図２７（ａ），（ｂ）は、本発明の第３の実施形態にしたがった、突起部の他の構成例を示すものである。ここでは、上記した２つのＳｉ−フィンと１つの絶縁膜層とからなる突起部の製造に、Ｓｉ製のバルク（ｂｕｌｋ）基板を用いるようにした場合について説明する。

バルク基板７０を用いる場合、たとえば図２４（ａ），（ｂ）に示すように、あらかじめ、ｎ型ＭＯＳトランジスタを形成しようとする個所にはＰ型ウェル（第１のウェル領域）７１を、ｐ型ＭＯＳトランジスタを形成しようとする個所にはＮ型ウェル（第２のウェル領域）７２を、それぞれＩ／Ｉにより作成する。ウェル７１，７２を作成しておくことにより、導電型が異なるタイプのＳｉ−フィンの相互間を効果的に素子分離できる。次いで、ｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタの形成個所にそれぞれ対応させて、突出部を有する絶縁膜層（たとえば、ＴＥＯＳ膜）７３を形成する。各絶縁膜層７３はほぼＴ字形状の断面を有し、一対の側面に形成されるＳｉ−フィンの高さよりも長くなるように、それぞれ形成される。これにより、各突起部における２つのＳｉ−フィンの相互間を有効に素子分離できる。

次に、たとえば図２５（ａ），（ｂ）に示すように、絶縁膜層７３をマスクに、形成されるＳｉ−フィンの高さに応じて、上記Ｐ型ウェル７１および上記Ｎ型ウェル７２をエッチングする。これにより、各絶縁膜層７３の両側面の、上記Ｐ型ウェル７１中および上記Ｎ型ウェル７２中に、それぞれ、幅の細いＳｉ−フィン７４ａ，７４ｂが形成される。つまり、各絶縁膜層７３の一対の側面のみにＳｉ−フィン７４ａ，７４ｂが形成されてなる構成の、４つの突起部７０Ａ，７０Ｂ，７０Ｃ，７０Ｄが形成される。なお、この例の場合、突起部７０ＡのＳｉ−フィン７４ａ，７４ｂはｎ型、突起部７０ＢのＳｉ−フィン７４ａはｎ型、突起部７０ＢのＳｉ−フィン７４ｂはｐ型、突起部７０ＣのＳｉ−フィン７４ａはｐ型、突起部７０ＣのＳｉ−フィン７４ｂはｎ型、突起部７０ＤのＳｉ−フィン７４ａ，７４ｂはｎ型となるように、Ｉ／Ｉなどが行われる。

次に、たとえば図２６（ａ），（ｂ）に示すように、互いに向かい合うＳｉ−フィン７４ａ，７４ｂ間の素子分離を行うために、第６の絶縁膜、たとえばＳｉＮ膜７５を堆積させる。そして、その表面を平坦化する。次に、たとえば図２７（ａ），（ｂ）に示すように、上記ＳｉＮ膜７５を全面エッチバックし、上記Ｐ型ウェル７１上および上記Ｎ型ウェル７２上のみにＳｉＮ膜７５が残るようにする。この場合、残存するＳｉＮ膜７５は、上記Ｓｉ−フィン７４ａ，７４ｂの垂直方向の高さに比べて、十分に薄く形成される。これにより、突起部７０ＡのＳｉ−フィン７４ｂと突起部７０ＢのＳｉ−フィン７４ａとの間、突起部７０ＢのＳｉ−フィン７４ｂと突起部７０ＣのＳｉ−フィン７４ａとの間、および、突起部７０ＣのＳｉ−フィン７４ｂと突起部７０ＤのＳｉ−フィン７４ａとの間を、それぞれ素子分離できる。

しかる後、上記した方法によってゲート電極の形成などが行われる。これにより、ゲート電極の対応する部位にゲート領域、そのゲート領域の両側にそれぞれソース領域およびドレイン領域を有する突起部７０Ａ，７０Ｂ，７０Ｃ，７０Ｄが完成する。このように、絶縁膜層７３の一対の側面にそれぞれゲート長よりも幅の細いＳｉ−フィン７４ａ，７４ｂが形成されてなる構成の突起部７０Ａ，７０Ｂ，７０Ｃ，７０Ｄを、バルク基板７０上に形成することができる。したがって、上述したＳＯＩ基板を用いる場合よりもコストの低減が可能である。

［第４の実施形態］
図２８（ａ），（ｂ）〜図３３（ａ），（ｂ）は、本発明の第４の実施形態にしたがった、突起部のさらに別の構成例を示すものである。ここでは、上記した２つのＳｉ−フィンと１つの絶縁膜層とからなる突起部を、エピタキシャル技術を用いて製造するようにした場合について説明する。

まず、ＳＯＩ基板１１上に、第７の絶縁膜、たとえばＢＳＧ膜８１を堆積させる。そして、このＢＳＧ膜８１とその下のＳｉ層１１ｃとを、リソグラフィー工程およびＲＩＥ工程により、ＢＯＸ層１１ｂに達するまでエッチングする。また、上記エッチングにより形成された開口部８２内に、第８の絶縁膜、たとえばＴＥＯＳ膜８３を埋め込み、その表面を平坦化する。これにより、ＴＥＯＳ膜８３からなる第１の絶縁膜層が形成される（以上、図２８（ａ），（ｂ）参照）。次に、埋め込んだＴＥＯＳ膜８３と上記ＢＳＧ膜８１との間に、所定の空隙部８４を形成する。この空隙部８４は、たとえばＴＥＯＳ膜８３との境界部にある上記ＢＳＧ膜８１を、リソグラフィー工程とＲＩＥ工程とによって、上記Ｓｉ層１１ｃに達するまで選択的にエッチングすることにより形成される（以上、図２９（ａ），（ｂ）参照）。なお、本実施形態の場合、上記空隙部８４は、ＴＥＯＳ膜８３の向かい合う一対の側面（第１，第２の側面）にのみ形成されるようになっている。

次に、上記空隙部８４の形成によって露出したＳｉ層１１ｃからのエピタキシャル成長により、上記空隙部８４内にＳｉ−フィンとなるエピタキシャル成長層８５を形成する。このエピタキシャル成長層８５は、上記空隙部８４の一部を残して形成される（以上、図３０（ａ），（ｂ）参照）。次に、キャップとなる第９の絶縁膜（第２の絶縁膜層）、たとえばＳｉＮ膜８６を埋め込み、全面エッチバックを行う。これにより、上記空隙部８４内の、上記エピタキシャル成長層８５の上部にのみＳｉＮ膜８６が残存する構造となる（以上、図３１（ａ），（ｂ）参照）。次に、先に堆積させた上記ＢＳＧ膜８１をＲＩＥ工程などにより、すべて除去する（図３２（ａ），（ｂ）参照）。

次に、上記ＢＳＧ膜８１の除去により露出した上記Ｓｉ層１１ｃを、ＲＩＥ工程などによって、Ｓｉ層１１ｃのみが削れる条件により選択的にエッチングする。これにより、たとえば図３３（ａ），（ｂ）に示すような、２つのＳｉ−フィン８５ａ，８５ｂと、その相互間に設けられた絶縁膜層８３とを有してなる構成の突起部が形成される。しかる後、上記した方法によってゲート電極の形成などが行われる。これにより、ゲート電極に対応する部位にゲート領域、そのゲート領域の両側にそれぞれソース領域およびドレイン領域を有する突起部２０Ａ’，２０Ｂ’，２０Ｃ’，２０Ｄ’が完成する。

本実施形態によっても、上述した第１の実施形態とほぼ同様の効果が得られる。すなわち、ＳＯＩ基板に対し、ほぼ垂直なリソグラフィー工程の限界よりも膜厚の薄い、たとえば数十オングストローム程度の幅を有するＳｉ−フィンを形成できるようになる。これにより、短チャネル効果が抑制された、完全空乏型の立体構造を有するＭＯＳトランジスタを形成することが可能である。また、この構成によれば、Ｓｉ−フィンの寸法ばらつきを少なくすることができるので、トランジスタ特性のそろった多数の突起部を製造できる。

しかも、本実施形態にしたがった構成においても、ＳＯＩ基板にほぼ垂直な、たとえば数十ｎｍ程度の膜厚を有する絶縁膜層の一対の側面に、ゲート長よりも幅の細いＳｉ−フィンを形成するようにしている。このため、幅の細いＳｉ−フィンであっても横倒に強く、Ｓｉ−フィンの高さを容易に高くすることが可能で、トランジスタの電流駆動能力を高める場合などにおいて、特に好適である。

特に、Ｓｉ−フィンをエピタキシャル成長により形成するようにした本実施形態の場合は、上記した第１および第３の実施形態のように、Ｓｉ−フィンの形成にＲＩＥなどのプロセスを用いる場合と比べて、チャネルとなるＳｉ−フィンの側面の面方位のばらつきが少なく、また、表面のラフネスも少なくなる。そのため、上述した第１および第３の実施形態よりも、トランジスタ特性の向上が可能である。

［第５の実施形態］
図３４は、本発明の第５の実施形態にしたがった、６つのトランジスタにより構成されるＳＲＡＭセルの他の例を示すものである。ここでは、２つの突起部を用いて、１つのＳＲＡＭセルを構成する場合について説明する。

それぞれ３つのトランジスタを有する２つの突起部９０Ａ，９０Ｂを用いて、１つのＳＲＡＭセルを構成する場合、たとえば、突起部９０Ａのトランジスタ部２１ａ，２１ｂ、および、突起部９０Ｂのトランジスタ部２２ａ，２２ｂが、それぞれｎ型ＭＯＳトランジスタとされる。また、突起部９０Ａのトランジスタ部２２、および、突起部９０Ｂのトランジスタ部２１が、それぞれｐ型ＭＯＳトランジスタとされる。すなわち、本実施形態の場合、少なくとも、上記突起部９０Ａはｎ型のＳｉ−フィン２５ａ（トランジスタ部２１ａ，２１ｂ）およびｐ型のＳｉ−フィン２５ｂ（トランジスタ部２２）を有し、上記突起部９０Ｂはｐ型のＳｉ−フィン２５ａ（トランジスタ部２１）およびｎ型のＳｉ−フィン２５ｂ（トランジスタ部２２ａ，２２ｂ）を有している。

そして、突起部９０Ａのｎ型Ｓｉ−フィン２５ａとｐ型Ｓｉ−フィン２５ｂとが、第２の配線層であるメタル配線４１ａにより接続されている。また、上記ｎ型Ｓｉ−フィン２５ａの一端にはＶｓｓコンタクト４２ａが、上記ｎ型Ｓｉ−フィン２５ａの他端にはビット線コンタクト４４ａが、それぞれ接続されている。一方、上記ｐ型Ｓｉ−フィン２５ｂの一端には、Ｖｄｄコンタクト４３ａが接続されている。これにより、突起部９０Ａにおける３つのトランジスタ部２１ａ，２１ｂ，２２からなる、第１のインバータ回路および第１のトランスファ・トランジスタが構成されている。同様に、突起部９０Ｂのｐ型Ｓｉ−フィン２５ａとｎ型Ｓｉ−フィン２５ｂとが、第２の配線層であるメタル配線４１ｂにより接続されている。また、上記ｎ型Ｓｉ−フィン２５ｂの一端にはＶｓｓコンタクト４２ｂが、上記ｎ型Ｓｉ−フィン２５ｂの他端にはビット線コンタクト４４ｂが、それぞれ接続されている。一方、上記ｐ型Ｓｉ−フィン２５ａの一端には、Ｖｄｄコンタクト４３ｂが接続されている。これにより、突起部９０Ｂにおける３つのトランジスタ部２１，２２ａ，２２ｂからなる、第２のインバータ回路および第２のトランスファ・トランジスタが構成されている。

ここで、上記突起部９０Ａ，９０Ｂには、それぞれ、Ｓｉ−フィン２５ａ，２５ｂと絶縁膜層２４とによって構成される突起部を、その上部より挟み込むようにして、２つのゲート電極２３ａ，２３ｂが設けられている。つまり、２つのゲート電極２３ａ，２３ｂは、１つの突起部を互いに共有するように設けられている。そして、上記メタル配線４１ａは、突起部９０Ｂの一方のゲート電極、たとえばゲート電極２３ａに接続されている。また、上記メタル配線４１ｂは、突起部９０Ａの一方のゲート電極、たとえばゲート電極２３ｂに接続されている。また、上記突起部９０Ａのゲート電極２３ａにはワード線コンタクト４５ａが、上記突起部９０Ｂのゲート電極２３ｂにはワード線コンタクト４５ｂが、それぞれ接続されている。そして、上記突起部９０Ａのゲート電極２３ａおよび上記突起部９０Ｂのゲート電極２３ｂの相互が、上層配線４６により接続されている。これにより、２つの突起部９０Ａ，９０ＢからなるＳＲＡＭセルが構成されている。

このように、本実施形態の構成によれば、２つの突起部９０Ａ，９０Ｂにより、１つのラッチ回路と２つのトランスファ・トランジスタとを備える、６トランジスタ構造のＳＲＡＭセルを製造できる。すなわち、Ｓｉ−フィン２５ａ，２５ｂと絶縁膜層２４とによって構成される２つの突起部を一直線上に配置して、２つの突起部９０Ａ，９０Ｂをそれぞれ構成する。これにより、ＳＲＡＭセルを構成するのに必要な６つのトランジスタを効率的に配置することが可能となる。したがって、上述した第２の実施形態で示した構成のＳＲＡＭセルよりも、さらにセル面積を縮小化できる。

図３５は、上記した２つの突起部９０Ａ，９０Ｂを用いてそれぞれ構成される複数のＳＲＡＭセル９０を、集積化するようにした場合の例を示すものである。この場合、たとえば図３５に示すように、上下方向に関して、１つのビット線コンタクト４４を２つのＳＲＡＭセル９０，９０により共有できるように、互いのＳＲＡＭセル９０，９０を構成して配置する。すなわち、一方のＳＲＡＭセル９０のビット線コンタクト４４ａと他方のＳＲＡＭセル９０のビット線コンタクト４４ｂとを互いに共有できるように、２つのＳＲＡＭセル９０，９０を配置する。このような構成とすることにより、セル面積のより一層の縮小化が可能となる。

なお、便宜上、複数のＳＲＡＭセル９０（突起部９０Ａ，９０Ｂ）の相互間に埋め込まれる絶縁膜、および、ゲート電極２３ａ，２３ｂの相互を接続するための上層配線については、省略している。

その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態にしたがった、立体構造を有するＭＯＳトランジスタ（突起部）の基本構成を示す斜視図。 図１に示した突起部の構成図。 図１の突起部の形成方法を説明するために示す図。 図１の突起部の形成方法を説明するために示す図。 図１の突起部の形成方法を説明するために示す図。 図１の突起部の形成方法を説明するために示す図。 図１の突起部の形成方法を説明するために示す図。 本発明の第２の実施形態にしたがった、４つの突起部を用いてなる６トランジスタ構造のＳＲＡＭセルの構成例を示す平面図。 図８のＳＲＡＭセルにおける突起部のレイアウト例を示す平面図。 突起部における、ゲート電極の形成方法を説明するために示す図。 突起部における、ゲート電極の形成方法を説明するために示す図。 突起部における、ゲート電極の形成方法を説明するために示す図。 突起部における、側壁絶縁膜の形成方法を説明するために示す図。 突起部における、側壁絶縁膜の形成方法を説明するために示す図。 突起部における、側壁絶縁膜の形成方法を説明するために示す図。 突起部における、側壁絶縁膜の形成方法を説明するために示す図。 側壁絶縁膜の形成方法を説明するために、突起部の他の構成例を示す図。 図８に示したＳＲＡＭセルの製造方法を説明するために示す図。 図８に示したＳＲＡＭセルの製造方法を説明するために示す図。 図８に示したＳＲＡＭセルの製造方法を説明するために示す図。 図８に示したＳＲＡＭセルの製造方法を説明するために示す図。 図８に示したＳＲＡＭセルの製造方法を説明するために示す図。 図８に示したＳＲＡＭセルを集積化させるようにした場合を例に示す平面図。 本発明の第３の実施形態にしたがった、突起部の他の形成方法を説明するために示す図。 同じく、突起部の他の形成方法を説明するために示す図。 同じく、突起部の他の形成方法を説明するために示す図。 同じく、突起部の他の形成方法を説明するために示す図。 本発明の第４の実施形態にしたがった、突起部のさらに別の形成方法を説明するために示す図。 同じく、突起部のさらに別の形成方法を説明するために示す図。 同じく、突起部のさらに別の形成方法を説明するために示す図。 同じく、突起部のさらに別の形成方法を説明するために示す図。 同じく、突起部のさらに別の形成方法を説明するために示す図。 同じく、突起部のさらに別の形成方法を説明するために示す図。 本発明の第５の実施形態にしたがった、それぞれ３つのトランジスタを有する２つの突起部を用いてなる６トランジスタ構造のＳＲＡＭセルの他の構成例を示す平面図。 図３４のＳＲＡＭセルを集積化させるようにした場合を例に示す平面図。

符号の説明

１１…ＳＯＩ基板、１１ａ…Ｓｉ基板、１１ｂ…埋め込み酸化膜（ＢＯＸ）層、１１ｃ…シリコン（Ｓｉ）層、２０…突起部、２０ａ…長い突起部、２０ｂ…絶縁膜、２０Ａ，２０Ａ’，２０Ｂ，２０Ｂ’，２０Ｃ，２０Ｃ’，２０Ｄ，２０Ｄ’…突起部、２１，２１ａ，２１ｂ，２２，２２ａ，２２ｂ…トランジスタ部、２３…ゲート電極、２４…絶縁膜層、２４ａ…突出部、２５，２５ａ，２５ｂ…Ｓｉ−フィン、２６…ゲート絶縁膜、３１，５６…シリコン窒化（ＳｉＮ）膜、３２…くぼみ部、３２ａ…プルバック形成部、３３，６３…ＴＥＯＳ膜、３４…レジスト、３４ａ…非マスク領域、４１ａ，４１ｂ…メタル配線、４２ａ，４２ｂ…Ｖｄｄコンタクト、４３ａ，４３ｂ…Ｖｓｓコンタクト、４４ａ，４４ｂ…ビット線コンタクト、４５ａ，４５ｂ…ワード線コンタクト、４６…上層配線、５１，５５，６１…ＢＳＧ膜、５２，６１ａ，６３ａ…開口部、５３…ポリシリコン、５７…側壁絶縁膜、６２，６４…メタル、７０…バルク基板、７０Ａ，７０Ｂ，７０Ｃ，７０Ｄ…突起部、７１…Ｐ型ウェル、７２…Ｎ型ウェル、７３…絶縁膜層、７４ａ，７４ｂ…Ｓｉ−フィン、７５…ＳｉＮ膜、８１…ＢＳＧ膜、８２…開口部、８３…ＴＥＯＳ膜（絶縁膜層）、８４…空隙部、８５…エピタキシャル成長層、８５ａ，８５ｂ…Ｓｉ−フィン、８６…ＳｉＮ膜。

Claims (5)

1. 基板上に、半導体層を介して第１の絶縁膜を堆積する工程と、
   前記第１の絶縁膜および前記半導体層を選択的にエッチングして、長方形状の平面を有する開口部を形成する工程と、
   前記第１の絶縁膜を選択的にエッチングして、第１および第２の半導体膜の幅に応じたプルバック部を形成する工程と、
   前記開口部および前記プルバック部を第２の絶縁膜により埋め込んで、Ｔ字形状の断面を有する絶縁膜層を形成する工程と、
   前記第１の絶縁膜をすべて除去した後、前記絶縁膜層をマスクに前記半導体層をエッチングし、前記絶縁膜層の第１および第２の側面に、ゲート長よりも幅の細い前記第１および第２の半導体膜を形成する工程と、
   前記絶縁膜層および前記第１および第２の半導体膜を、それぞれ上部より挟み込むようにしてゲート電極を形成する工程と
   を具備したことを特徴とする半導体装置の製造方法。
2. 前記プルバック部は、前記開口部の長手方向の各側面に対応する、前記第１の絶縁膜を後退させることによって形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記絶縁膜層を形成した後、その長手方向の両端部を除く、前記絶縁膜層上にレジスト膜を形成し、前記レジスト膜をマスクに、前記第２の絶縁膜を選択的にエッチングする工程をさらに備えることを特徴とする請求項１に記載の半導体装置の製造方法。
4. 前記レジスト膜は、前記第２の絶縁膜を選択的にエッチングするために、前記プルバック部よりも長い非マスク領域を有して形成されることを特徴とする請求項３に記載の半導体装置の製造方法。
5. 前記第２の絶縁膜は、前記第１の絶縁膜の膜厚分だけエッチングされることを特徴とする請求項３に記載の半導体装置の製造方法。

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